JPH11510934A - 高稼働率コンピュータおよびこれに関連する方法 - Google Patents

Abstract

(57)【要約】 高稼働率コンピュータシステムおよび方法は少なくとも一本のバックプレーン通信バス（２０８ａ−ｄ）と診断バス（２０６）を有しているバックプレーンと、各々が診断バス（２０６）にインタフェースしている複数枚のマザーボード（２０２ａ−ｈ）を含んでいる。各マザーボード（２０２ａ−ｈ）は複数枚のマザーボード（２０２ａ−ｈ）の間に分散されたメインメモリを含んでいるメモリシステム（２５２）と、少なくとも一枚のドータボード（２５０ａ−ｂ）と、各マザーボード（２０２ａ−ｈ）およびドータボード（２５０ａ−ｂ）に実装された機能性構成要素を電気的に相互接続する走査チェーンをも含んでいる。システムは走査チェーンを使用して機能性構成要素ならびに電気接続を自動的にテストし、障害構成要素の存在を判定し、障害構成要素をコンピュータシステムから機能的に除去する命令および基準を含んでいる。

Description

【発明の詳細な説明】 高稼働率コンピュータおよびこれに関連する方法 本出願は１９９５年８月１４日出願の米国仮出願番号第６０／００２３２０号 の利益を主張するものであり、該出願の教示は参照することにより本明細書の一 部となるものである（付録Ａも参照）。 発明の分野 本発明はコンピュータシステムに関し、詳細にいえば、障害が生じたコンピュ ータシステムを自動的に感知し、診断し、構成解除（デコンフィギュア）／再構 成（リコンフィギュア）して、稼働率を改善する高稼働率コンピュータシステム 、ならびに高い稼働率を提供するための関連した方法に関する。 発明の背景 ビジネス環境においてコンピュータシステムを調達する場合、考慮する重要な 要因はコンピュータが実行／動作する稼働率である。これは収益性、ならびに作 業／ジョブの実績に影響を及ぼす。稼働率を改善するために単独で、あるいは組 み合せて使用される四つの基本的な設計概念がある。 設計技法の一つは一般に「フォールトトレラント」と呼ばれ ているものである。この技法を用いているコンピュータシステムは他のタイプの コンピュータであればシャットダウンさせてしまうであろう重障害にも耐え得る ように設計される。このような設計は通常、ハードウェアおよびソフトウェアを 重複させて、アプリケーションプログラムが複数のプロセッサで同時に動作する ようにすることを含んでいる。このようにすれば、重障害がプロセッサまたはサ ブシステムの一つで生じた場合に、他のプロセッサ／サブシステムで動作してい るアプリケーションプログラムが依然として出力を行う。それ故、ユーザに関し て、コンピュータシステムはその指定されたタスクを実行していることとなる。 複数のプロセッサに加えて、ボーティング手法を実施し、これにより複数のプロ セッサからの出力を比較して、適正な出力を決定することができる。 フォールトトレラントシステムは複雑なものであり、複数の独立した処理シス テムを本質的に必要とするものであり、それ故、きわめて高価なものである。さ らに、システムがフォールトトレラントであったとしても、いったん障害が発生 したら、サービス担当員が現場へ赴き、障害が生じたパス／サブシステムを診断 し、修理する必要がある。これにより保守の費用がか さむ。 他の技法は構成要素が信頼性がきわめて高く、したがって、動作サイクル中に 障害を生じる可能性がないように、構成要素を設計することを含んでいる。この 技法は意図している用途（たとえば、人工衛星）の大きさおよび重量の制限が通 常利用可能な設計技法を限定する宇宙用、軍事用および航空用に一般的なもので ある。高信頼性の構成要素は通常高価であり、またこれらの設計特性を維持する ためには、保守活動も費用のかさむものとなる。 このような経費はコンピュータシステムを所与の用途に関して商業的に受け入 れられないものとしてしまう。いずれにせよ、システムがいったん障害を起こす と、サービス担当員を派遣して、障害を起こしたシステムの診断および修理を行 わなければならない。軍事用／航空用のものを取り扱う場合、障害を起こした構 成要素を収納している車両／品目を修理施設に持ち込まなければならない。しか しながら、システムは修理されるまで、利用できなくなる。それ故、これは保守 コストを高くし、このような修理／交換活動をクリティカルパスの問題としてし まう。 第三の技法は複数の独立したコンピュータシステムをクラス タ化して、コンピュータシステムの一つが故障した場合に、その作業をクラスタ 内の他のシステムの一つで行うようにすることを含んでいる。この技法はいくつ かの独立したシステムが存在するか、必要とされる用途に限定される。独立型の システムには使用できない。また、この種のシステムが動作するには、独立した 各システムがクラスタ内のいずれのシステムのデータおよびアプリケーションプ ログラムにもアクセスできなければならない。たとえば、いずれのコンピュータ システムもアクセスできる中央データ記憶装置（たとえば、ハードディスク）を 設ける。適用性が限定されていることに加えて、これは複雑であり、高価であり 、しかもデータセキュリティの問題を生じる。 第四の技法は冗長電源およびブロワを設けることを含んでいる。それ故、ブロ ワや電源の故障がコンピュータシステムのシャットダウンにつながることはない 。しかしながら、サービス担当員をつれてきて、機械を修理し、動作可能な状態 に復帰させられるように故障の原因を診断させなければならないため、他のコン ピュータシステム構成要素に冗長性を与えることは実行できない。 第四の技法はコンピュータシステムに、システムのクラッシ ュまたはハング後にシステムを自動的にリブートする機構を設けることも含んで いる。この技法は一時的な問題からの回復を可能とするものではあるが、動作可 能状態へのシステムの復元に関連した診断は行われない。それ故、システムが故 障した場合には、サービス担当損をつれてきて、機械を修理し、動作可能な状態 に復帰させられるように故障の原因を診断させなければならない。 それ故、大きな割合の潜在的な障害モードから自動的に回復できる（すなわち 、操作員／サービス担当員の活動を必要とすることなく回復できる）コンピュー タシステムが必要とされている。特に、コンピュータおよびその構成要素の機能 に関するコンピュータによる自動診断を含んでいる方法、ならびに障害を起こし た構成要素を分離するためにシステムを構成解除／再構成でき、それ故、おそら くはデグレード状態であってもコンピュータがシステム動作を自動的に継続でき るコンピュータが必要とされている。また、このような高稼働率設計特性を有す るコンピュータシステムも必要とされている。 発明の概要 本発明の方法およびマルチプロセッサコンピュータシステム は、複数プロセッサコンピュータシステムの稼働率を、システムの動作を中断さ せるいくつかの障害のいずれをも自動的に感知し、診断するようにシステムを設 計して改善することを実現することによってもたらされる。さらに、継続したシ ステム動作を阻害する障害を診断し、分離するにあたり、コンピュータシステム はシステムを自動的に構成解除して、分離された障害を生じた構成要素／サブシ ステムがシステムから機能的に除去されるようにする。コンピュータシステムは 次いでそれ自体、オペレーティングシステムおよびアプリケーションプログラム を自動的にリブートする。 障害を生じた構成要素がサービス担当員によって交換／修理されるまで、コン ピュータシステムはデクレード状態ではあるが、動作を継続する。しかしながら 、他のコンピュータシステムと異なり、この交換については正規のシステム運用 を回避してスケジュールを組むことができる（たとえば、非生産時間中の交換） 。このようにして、修理および／または交換活動はシステムを動作可能状態に回 復するのにクリティカルパスの問題ではなくなる。一般に、ほとんどのシステム 、特にマルチプロセッサタイプのコンピュータシステムは、実際のパフォーマン スをほとんどあるいはまったく損なうことなく、デグレード状態で動作させるこ とができる。 コンピュータシステムはシステム（すなわち、チップおよび回路基板）を走査 して、構成要素／サブシステムの障害を特定することによって、完全なシステム 診断を電源投入時に並列に行うようにも設計される。このようにして、コードの ロード前に動作状態になっているものとしてシステムを検査する。これはシステ ムが動作するようになってから、障害状態を見つけ出すよりも好ましい。走査は 統合されたＪＴＡＧテスト論理を使用して、チップにおいて、また回路基板レベ ルにおいて開回路および短絡回路を突き止め、またシステムを構成する特定用途 向け集積回路、プロセッサおよび回路基板の機能を判定することを含んでいる。 電源投入時に行われる走査動作はいくつかのＡＳＩＣのうちのいずれかのものを 初期化することも含んでいる。 このことはコンピュータシステムのコストおよび使い方に比例したさまざまな 段階またはレベルで実施できる簡単で、迅速で、しかも低コストな診断修理方針 をもたらす。その広範囲にわたる用途において、システム障害につながるほとん どすべて の障害についてシステムは自動的にシステムを構成解除および再構成するととも に、正確で完全な障害分離および検出をもたらす。ただし、意図している用途に 基づいて継続したシステム動作を可能とするとともにユーザのコストを最小限と するのに必要なシステム冗長性の量を調整することも、本発明の範囲に含まれる 。 さらに、コンピュータシステムの処理動作に関する構成要素に対しては、Ｎ＋ １個の冗長ブロワと電源を含めるようにシステムを構成する。電源をグルーブ化 して、各電源グループがシステムの個別の部分に電源を供給するようにすること が好ましい。各グループにＮ＋１個の電源を設けることが好ましい。ブロワおよ び電源がホット修理可能であって、現場でシステムを遮断せずにこれらを交換す ることができる。 高稼働率コンピュータシステムはさらに、アプリケーションプログラムおよび 基板実装構成要素（たとえば、走査チェーン、テストバスコントローラ）ととも に、診断テストを行って、いずれかのアプリケーションプログラムのローディン グに先立って、システムの完全性を判定する、各マザーボードに実装されたマイ クロコントローラおよび診断バスを含んでいる。 各マザーホードおよびドータボード上の特定用途向け集積回路は論理フリップ ／フロップ（Ｆ／Ｆ）へクロックを供給するゲート式バランスクロックツリーを 含んでいる。クロックツリーはクロックトランクと、これから延びている複数の ブランチとを含んでいる。ＡＮＤゲートを少なくとも一つのブランチに配置し、 いくつかのクロックパルスだけが論理Ｆ／Ｆへ通るように制御回路の制御の下に おく。 制御回路はＡＮＤゲートによって、自動的にパルスがコンピュータシステムの 第一の動作状態、すなわち正規のシステム動作中にブランチを通過でき、システ ムが第二の動作状態、すなわちシステムに致命的なエラーが生じているときにＡ ＮＤゲートがパルスをブロックするように構成される。また、制御回路はコンピ ュータシステムが診断テストを受けているときにパルスが通過するようにも構成 される。 システムは一方の回路がシステムクロック源と指定されている二つの冗長クロ ック生成分配回路も含んでいる。クロックパルスの生成障害が特定された場合に は、クロック生成分配回路は自動的にシステムが冗長クロック回路にフェイルオ ーバし、システムをサービス状態に戻す。回路をシステムの各マザーボ ードに実装するのが好ましい。特定の実施の形態において、バックプレートのス ロット０にあるマザーボード上のクロック生成分配回路は正規のシステムクロッ ク源であり、バックアップ源はスロット１のマザーボード上に実装された回路と なる。 要約すると、本発明の上記の方法は、システムの意図している用途およびコス トに基づいて構成することのできる高稼働率コンピュータシステムをもたらす。 それ故、連続したシステム運用を可能とするのに必要とされるシステムの冗長性 の量は用途に合わせて、またユーザのコストを最小限とするように調整できる。 このようなシステムによって、障害を起こした構成要素の修理または交換のスケ ジュールをユーザに与える影響が最も少ない時間に組むことが可能となる。 定義 本発明は以下の定義を参照することにより、もっともよく理解されよう。 「ＡＳＩＣ」は特定用途向け集積回路を意味する。 「ボードマスタＪＰ」は各マザーボード上の最下位の機能的ジョブプロセッサ ／中央演算処理装置を意味する。ボードマスタボードレベルテストで分離した動 作により決定される。 「デグレード」および関連する用語は、構成要素の、たとえばＦＲＵ、コンピ ュータシステムからの喪失または除去を意味する。コンピュータシステムの動作 またはパフォーマンスの実際の低下は、構成要素の喪失または除去によって生じ ることもあれば、生じないこともある。 「診断マスタＪＰ（ＤＭ）」はシステムが初めてメインユーザインタフェース で停止したときに、すべての基板内テストと制御を調整する、システム内のジョ ブプロセッサ／中央演算処理装置を意味する。 「障害検出」は障害が発生し、現行のシステムデータがだめになったことを認 識できることを意味する。 「障害分離／障害の分離」および関連する用語は定義のあるレベルまで障害の 位置を特定できることを意味する。分離はシステム、サブシステム、基板、構成 要素、ＦＲＵ、またはサブＦＲＵレベルで定義できる。 「ＦＲＵ」は現場交換可能ユニットを意味する。現場交換可能ユニットはコン ピュータシステムの構成要素（たとえば、基板、ドータボード、バス、電源、ブ ロワ）であって、フィールドサービス担当員によって現場でユニットとして取り 外され、 交換されるように（すなわち、現場で修理されない）設計されたものである。 「マスタマイクロコントローラ」はどの基板がシステム内にあるかの基本的な サイジングを行い、ミッドプレーンＳＥＥＰＲＯＭを含めオフボード走査をテス トする、システム内のマイクロコントローラを意味する。 「走査可能メールボックス」は通信手段としてマイクロコントローラによりＤ ＢＵＳを介してアクセスされるレジスタを意味する。 「ＳＥＥＰＲＯＭ」は電気的に消去可能なシリアルプログラマブルリードオン リーメモリを意味する。これらのうちの一つがＳＩＭＭ以外の各ＦＲＵ上に存在 している。 「ＴＣＫ」はテストクロック、すなわちＩＥＥＥ１１４９．１テストクロック 信号を意味する。 「ＴＭＳ」はＩＥＥＥ１１４９．１テストモード選択信号を意味する。 「ＴＤＩ」はＩＥＥＥ１１４９．１テストデータイン信号を意味する。 「ＴＤＯ」はＩＥＥＥ１１４９．１テストデータアウト信号 を意味する。 「ＴＲＳＴ」はＩＥＥＥ１１４９．１テストリセット信号を意味する。 図面の簡単な説明 本発明の性質および望ましい目的を完全に理解するためには、類似した参照記 号が数枚の図面にわたり対応する部品をさしている添付図面に関して行われる以 下の詳細な説明を参照されたい。 第１Ａ図から第１Ｃ図は複数並列プロセッサ用の高稼働率方法のハイレベルの 流れ図である。 第２図は本発明の高稼働率コンピュータシステムのハイレベルのブロック図で ある。 第３図は第２図のコンピュータ用のマザーボードのブロック図である。 第４図は第３図のマザーボード用のドータボードのブロック図である。 第５図は本発明のＡＳＩＣ用ＰＬＬゲート式バランスクロックツリーのブロッ ク図である。 第６図はＢＣＴの階層図である。 第７図は本発明によるＡＳＩＣのＰＬＬモジュールのブロック図である。 第８図はＡＳＩＣ内部リセットおよびクロック生成用の回路／論理のブロック 図である。 第９図は本発明のクロック生成および検出回路／論理のブロック図である。 第１０図はクロック障害検出回路のブロック図である。 第１１図はマザーボードおよびドータボードへのクロックの配布に関する例示 的ブロック図である。 第１２図はバックプレートの位置「０」に配置されたマザーボード用の走査チ ェーン／走査論理の図である。 第１３Ａ図および第１３Ｂ図はマイクロプロセッサが行う電源投入時テストの 表である。 第１４図はジョブプロセッサ（ＪＰ）が行う電源投入時テストの表である。 第１５Ａ図および第１５Ｂ図は診断マスタＪＰが行う電源投入時テストの表で ある。 第１６図は診断マスタＪＰが行う電源テストの表である。 好ましい実施の形態の説明 類似した参照符号が類似した部品を指している各種の図面を参照すると、第１ Ａ図から第１Ｃ図には本発明の複数プロセッサコンピュータシステム用の高稼働 率方法の流れ図が示されている。本発明のコンピュータシステムおよび関連する 方法は、ユーザアプリケーションコードの実行中に生じる障害事象を正常に検出 し、事象を少なくとも一つのＦＲＵに分離し、ＦＲＵ／障害構成要素を構成解除 し、オペレーティングシステムをリブートし、ユーザアプリケーションコードを リブートするシステムをもたらす。検出、分離、構成解除およびリブートという このプロセスは、コンピュータシステムによって自動的に行われ、ユーザ／サー ビス担当員の対話／入力を必要としない。 コンピュータシステムの電源投入すなわち起動を行っているときに（ステップ １００）、電源システムコントローラがいくつかの機能を実行する。これには動 作電圧を正規の値にし、ブロワファンを正規の速度まで上げ、診断割込みまたは その制御下にある他の状況をクリアすることが含まれている。このモードの間、 コンピュータシステムの他の機能は禁止されている。システムの動作が図示の動 作順序に限定されるものではなく、 動作を並列におよび／または異なる順序で行ってもよいことに留意すべきである 。 システムが起動すると、システムクロックが適切なシステム動作に必要なクロ ック信号（すなわち、クロック）を与える。以下で説明するように、クロック回 路／論理２５６（第３図）が正規のシステムクロック源の動作を監視し、正規の システムクロック源が障害を起こすと、クロック障害出力をもたらす（ステップ １０２）。システムクロック監視機能は起動時に開始され、システムの電源を切 断するまで、システム動作のすべてのモードの間継続する。 好ましい実施の形態において、コンピュータシステムは冗長ないしバックアッ プクロック回路／論理を含んでいるので、システムは単一のシステムクロック障 害に耐えることができる。それ故、正規のシステムクロック源の障害が特定され た場合、コンピュータシステムは冗長クロック回路をシステムクロックの指定さ れたクロック源であると自動的に再指定する（ステップ１０４）。スロット０の マザーボード上のクロック回路／論理２５６の障害が、スロット０のマザーボー ドをシステムから機能的に構成解除することを自動的に必要とするものではない ことに留意すべきである。システムクロックの喪失が検索不能な障害であるから 、コンピュータシステムは診断テストプロセスの始まりへ自動的に復帰する。本 発明の目的では、システムのこのような再起動をシステムのコールドリセットと 呼ぶ。しかしながら、このコールドリセットはシステムへの電力の除去および再 確立を含むものではない。 コールドリセット電源投入プロセス時に、他のシステム障害が発見されなかっ たものと想定すると、以下で説明するように、オペレーティングシステムが自動 的にブートされ、再呼出しされる。また、システム起動プロセスの一部として、 クロック障害に関するメッセージがユーザおよび当地のサービスセンタへ送られ る。要約すると、上述のクロックフェイルオーバプロセスはシステムによって自 動的に行われ、ユーザが介入して、クロックを切り替えることを必要としない。 上記の初期電源投入プロセスが完了すると、コンピュータシステムはいくつか の診断テストおよび評価動作を行うように解除される。これらの動作は各種の構 成要素（たとえば、チップ、基板、バス）を調べ、アプリケーション（たとえば 、オペレーティングシステム）のロード前に、コンピュータシステムの完 全性および動作可能性を確認する。好ましい実施の形態において、コンピュータ システムは統合ＪＴＡＧテスト回路／論理および走査チェーンを含むように設計 されているので、診断テストおよび評価はシステムによって自動的に行われる。 詳細にいえば、コンピュータシステムは基板およびチップレベルで電気的連続 性を調べる（すなわち、短絡および開回路を調べる）（ステップ１１０）。連続 性チェックに加えて、コンピュータは機能性チェックを行って、たとえば、ハー ドスタックを特定する（ステップ１１２）。障害があると特定されたすべての構 成要素には、その旨のタグがつけられる。 障害構成要素がある場合には（ステップ１１４のＹＥＳ）、コンピュータシス テムは障害構成要素を構成解除して、これらがコンピュータシステムの論理的ま たは動作上機能的な構成要素ではなくなるようにしようと試みる（ステップ１１ ６）。実際問題としてコンピュータシステムはシステム動作に必要な構成要素の 最低限の数未満にシステム自体を構成解除するべきではない。たとえば、システ ムは最後のシステムボードを機能的に除去することはできない。コンピュータシ ステムの構成解除が可能でない場合（ＮＯ）、システムはそれ自体をシャットダ ウンする（ステップ１１８）。 コンピュータシステムを構成解除できる場合には（ステップ１１６のＹＥＳ） 、コンピュータシステムは障害構成要素をシステムから機能的および動作上除去 するのに必要な活動を行う（ステップ１２０）。コンピュータシステムは動作し て、障害分離が障害を起こしたＦＲＵに対するものとするか、あるいは障害を起 こしたと考えられる構成要素が位置するＦＲＵに対するものとすることが好まし い。ＦＲＵまでの分離は診断および障害分離プロセスを正確で、迅速で、完全な ものとする。システムはシステムメモリチップ（たとえば、ＥＥＰＲＯＭ）の更 新を行って、障害システムクロックを含む活動しており、構成解除された構成要 素の特定も行う。 構成解除が完了した後、プロセスおよびコンピュータシステムは復帰して、診 断テストを再度行う（ステップ１１０〜１１４）。それ故、構成解除されたシス テムの動作可能性および完全性がアプリケーションのローディング前に確認され る。診断テストおよび評価プロセスは障害が特定されなくなるか、システムシャ ットダウンが必要となるまで繰り返される。 他の障害が検出されなくなった場合、あるいは初期診断テス トで障害が検出されなかった場合（ステップ１１４のＮＯ）、システムはオペレ ーティングシステムのロードへ進む（ステップ１２２）。オペレーティングシス テムが正常にロードされた場合には（ステップ１２４のＹＥＳ）、コンピュータ システムは使用可能である。すなわち、ユーザのアプリケーションプログラムを ロードし、実行することができる（ステップ１２６）。 以下で説明するように、システムは構成解除またはシャットダウンに関するメ ッセージをユーザに、また、好ましくは、該当するサービスセンターへ出力する 。これには障害を起こしたシステムクロック（すなわち、冗長性の喪失）に関す る勧告も含まれている。このようにして、サービスセンタおよびユーザには障害 が通知される。また、これによって、ユーザおよびサービスセンタはユーザに都 合のよいときに構成要素を交換するスケジュールを組むことも可能となる。 アプリケーションプログラムが実行されている間中、コンピュータシステムは 障害構成要素が存在していることを表すことがあるエラーを監視している。エラ ーが検出されない場合には（ステップ１２８のＮＯ）、ユーザはアプリケーショ ンプログラムの実行を継続する。エラーが検出された場合には（ステッ プ１２８のＹＥＳ）、オペレーティングシステムおよび／またはコンピュータシ ステムはエラーが致命的なものであるか、非致命的なものであるかを判定する（ ステップ１３０）。 非致命エラーはコンピュータシステムの瞬時シャットダウンおよび／または情 報、データまたは状態の検索不能な変造を結果として生じないエラーをいう。非 致命エラーの例としてはシングルビットエラーがある。一方、致命エラーはシス テムシャットダウンを引き起こす構成要素の潜在的な障害を示すエラー、動作し ているプログラムがクラッシュまたはハングしたもの、情報、データまたは状態 のコラプションがある障害である。致命エラーの例としては、所与の動作／構成 要素に対するウォッチドッグタイマがタイムアウトして、ハング状態を示してい る場合である。 エラーが致命であると判断された場合（ＹＥＳ）、コンピュータシステムはシ ステムのメモリおよび構成要素バッファ／レジスタで見出されるもののようなコ ンピュータシステム情報をセーブする状態にされる（ステップ１５０）。以下で 検討するように、ボード実装ＡＳＩＣは状態またはバストランザクション情報を 格納するレジスタを含んでいる。また、ＡＳＩＣは一 般に、致命エラーが検出された場合に、その状態を維持するように構成されてい る。しかしながら、この情報のセーブにはいくつかの従来技術で示唆されている 技法で必要とされるようなシステムクロックをフリーズさせることを必要としな い。このように、システムは情報を自動的にセーブして、情報はたとえば、製造 ／修理施設で障害を起こした構成要素／障害の原因を特定するために後で使用す ることができる。 システムをその情報セーブ状態とした後、コンピュータシステムはシステムの 状態に関する情報を検索する（ステップ１５２）。好ましくは、統合ＪＴＡＧテ スト論理／回路および走査チェーンを使用してこれを達成し、システム内の各種 のレジスタ／バッファおよびＡＳＩＣフリップ／フロップ（Ｆ／Ｆ）から情報を 走査する。情報を検索した後、ウォームリセットがアサートされる（ステップ１ ５４）。 コンピュータシステム／オペレーティングシステムは可能な場合に、特定され たエラーを解決できる処置を行って、メモリの内容を検索することを目的として 、コンピュータシステムをウォームリセットによって再起動できるようにする。 それ故、ウォームリセットが成功した場合（ステップ１５６のＹＥＳ）、 コンピュータシステムはメモリをダンプさせて、たとえば、システムのハードデ ィスクにセーブする。メモリダンプの完了後、あるいはシステムが再度障害を起 こした場合には、ウォームリセットのアサート後に（ステップ１５６のＹＥＳ） 、プロセスは復帰して、システム診断評価プロセスを行う（ステップ１０２）（ すなわち、コールドリセットをアサートする）。それ故、システムの動作を継続 する前に、コンピュータシステムの完全性および動作可能性が再度確認される。 エラーが致命的なものでない場合（ステップ１３０のＮＯ）、コンピュータシ ステム／オペレーティングシステムは必要な処置を行って、当初特定されたエラ ーを修正ないし解決する（ステップ１３２）。たとえば、シングルビットエラー に関与するデータの再取得／再書込みを行う。非致命エラーのある種のものに対 しては、コンピュータシステム／オペレーティングシステムはこのプロセスの一 部として、非致命エラーのオカレンスが閾値基準を超えたかどうかも判定する。 超えている場合、表記を行って、構成要素または関係するＦＲＵをシステムの次 の電源投入またはコールドリセット時に構成解除するようにする。たとえば、所 与のＳＩＭＭに対するシングルビットエラーが閾 値限度を超えた場合には、後で構成解除するためにＳＩＭＭにタグをつける。コ ンピュータシステムの動作およびアプリケーションシステムの作動は継続される （すなわち、コンピュータシステムは遮断されない）。 第２図には、本発明の高稼働率マルチプロセッサコンピュータシステム２００ のハイレベルブロック図を示す。本発明のマルチプロセッサコンピュータシステ ム２００は「ＳＹＭＭＥＴＲＩＣ ＭＵＬＴＩＰＲＯＣＥＳＳＩＮＧ ＣＯＭＰ ＵＴＥＲＷＩＴＨ ＮＯＮ−ＵＮＩＦＯＲＭ ＭＥＭＯＲＹ ＡＣＣＥＳＳ Ａ ＲＣＨＩＴＥＣＴＵＲＥ」なる名称の同一出願人に譲渡された係属米国出願第０ ８／ 、 号（代理人整理番号４６．５８５、１９９６年８月 日出願 ）に記載されているＣＣ−ＮＵＭＡアーキテクチャを用いていることが好ましい 。この教示は参照することによって、本明細書の一部となる。マルチプロセッサ コンピュータシステム２００は複数の基板複合体すなわちマザーボード２０２ａ −ｈを含んでおり、これらの各々はＰＩＢＵＳ２０８を構成する４本のバス２０ ８ａ−ｄに相互接続されている。ＰＩＢＵＳ２０８はバックプレートを横切り、 システムのすべてのマザーボードを相互接続するバスで ある。４本のバス２０８ａ−ｄは情報、データおよび命令をマザーボード間で通 信することを可能とする。各マザーボード２０２は各マザーボードを診断バス（ ＤＢＵＳ）２０６に相互接続する診断バスインタフェース（ＤＢＩ）２０４も含 んでいる。図示のコンピュータシステムは８枚のマザーボード２０２ａ−ｈを含 んでいるが、システムを最低限２枚のマザーボードで構成できるため、これは限 定条件ではない。 マザーボードのブロック図である第３図も参照すると、各マザーボード２０２ はマザーボードに差し込まれる２枚のジョブプロセッサ（ＪＰ）ドータボード２ ５０ａ、ｂ、メモリサブシステム２５２、Ｉ／Ｏサブシステム２５４、クロック 回路／論理２５６、バス／ＰＩＢＵＳインタフェースサブシステム２５８、およ びローカルリソース２６０を含んでいる。スロット０でマザーボードに組み込ま れたクロック回路２５６は通常システムクロックおよびテストクロックを生成し 、これをすべてのバックプレート一／スロットにあるマザーボードに与える。ク ロック回路／論理２５６についてはその分配を含めて、第９図から第１１図に関 して以下で説明する。同様に、ジョブプロセッサドータボード２５０ａ、ｂにつ いても第４図に関連して以下で 説明する。 各マザーボード２０２上のメモリサブシステム２５２は複数のＳＩＭＭ２７０ 、二つのエラー検出および修正ユニットＡＳＩＣ（ＥＤｉｉＡＣ）２７２、ディ レクトリ２７４およびメモリコントローラＡＳＩＣ（ＭＣ）２７６を含んでいる 。メモリサブシステム２５２は各マザーボード２０２上の最大５１２ＭＢのメモ リをコンピュータシステム２００に与えることができる。実際のランダムアクセ スメモリ記憶装置はマザーボード２０２上に設けられた最大８個の１６Ｍ×３６ のＳＩＭＭ２７０によって提供される。マザーボード２０２にはしかしながら、 ４ないし８個のＳＩＭＭを搭載することができる。二つのＥＤｉｉＡＣ ＡＳＩ Ｃ２７２を使用して生成／修正されるＥＣＣを使用して、メモリデータを保護す る。各ＥＤｉｉＡＣは６４ビットのデータパスを備えており、そのうち二個はキ ャッシュブロックとインタリーブするために使用される。 メモリサブシステム２５２はキャッシュコヒーレンシィを維持するために使用 されるディレクトリ２７４用の記憶域も含んでいる。ディレクトリ２７４は４Ｍ ×４のダイナミックランダムアクセスメモリを含んでおり、これらはマザーボー ド２０２ に実装されている。ディレクトリおよびメインデータ記憶装置（すなわち、ＳＩ ＭＭ）両方に対するＥＣＣコードはすべてのシングルビットエラーを修正し、す べてのダブルビットエラーを検出することができる。 ＭＣ ＡＳＩＣ２７６は物理メモリ操作の実行を管理する。これはシステムコ ヒーレンシィを維持するディレクトリ２７４およびメモリデータ記憶ＳＩＭＭ２ ７０の両方を管理することを含んでいる。ＭＣ ＡＳＩＣ２７６はＢＡＸＢＡＲ ２９２によってＭＣＢＵＳ上へ駆動されるメモリトランザクションパケットを処 理する。 各マザーボード２０２上のＩ／Ｏサブシステム２５４は二つのＩ／Ｏサブシス テムインタフェースＡＳＩＣ（ＧＧ）２８０、二枚の周辺構成要素インタフェー ス（ＰＣＩ）拡張カード２８２、二つのスモールコンピュータシステムインタフ ェース（ＳＣＳＩ）２８４、および一つのローカルエリアネットワーク（ＬＡＮ ）インタフェース２８６を含んでいる。これらの各々はマザーボード２０２に実 装されている。 各マザーボードのＩ／Ｏサブシステム２５４は２５ＭＨｚで動作する二つのＰ ＣＩチャネルを備えている。各ＰＣＩチャネ ルはＧＧ ＡＳＩＣ２８０によってバス／バスインタフェースサブシステムのＧ Ｇバスとインタフェースしている。各ＧＧ２８０はＩ／Ｏトランザクション用の 統合キャッシュを含んでおり、またＧＧバスとＰＣＩバスの間にインタフェース をもたらすのに必要な、ＰＣＩアービトレーションを含むすべての論理も含んで いる。ＧＧ２８０はマザーボード及び接続されたペリフェラルからの割込みの集 束器としても働き、これらの割込みを組み合わせ、バスパケットによってＪＰド ータボード２５０ａ、ｂ上の該当するジョブプロセッサ（ＪＰ）へ送る。 二本のＰＣＩバスの各々は統合ＳＣＳＩインタフェース２８４に接続され、ま た単一のＰＣＩ拡張ボード２８２にも接続されている。二本のＰＣＩバスの一本 も統合１０Ｍｂ ＬＡＮインタフェース２８６に接続されている。二つのＳＣＳ ＩインタフェースはＮＣＲ８２５統合ＰＣＩ−ＳＣＳＩコントローラを使用して 、一対の広帯域差動ＳＣＳＩ−２インタフェースとして実現される。各コントロ ーラは一組の差動トランシーバによって、エアダム上の６８ピン高密度ＳＣＳＩ コネクタに接続されている。ＳＣＳＩバスのオンボード終端は設けられておらず 、マザーボード２０２のマルチイニシエータまたは他のＳＣＳＩ クラスタ構成への接続が可能である。単一ＬＡＮ接続がＤＥＣｃｈｉｐ２１０４ ０ＰＣＩ−イーサネットコントローラを使用して行われる。これはエアダム上の ＲＪ−４５に接続される単一チップ統合ＬＡＮを提供する。 各マザーボード２０２上のバス／ＰＩＢＵＳインタフェースサブシステム２５ ８は四つのＰＩＢＵＳインタフェースＡＳＩＣ（ＰＩ）２９０、マザーボードレ ベルバス用の相互接続パスとして働くクロスバー交換機（ＢＡＸＢＡＲ）２９２ 、アービトレーションＡＳＩＣ（ＯＲＢ）２９４および複数のボードレベルバス を含んでいる。ＯＲＢ ＡＳＩＣ２５４はマザーボードレベルバス用のアービト レーションとＢＡＸＢＡＲバストランシーバを管理する。ＢＡＸＢＡＲ（ＢＢ） ２９２は四つのＡＳＩＣとして実施され、ＯＲＢ ＡＳＩＣ機能とＢＡＸＢＡＲ ＡＳＩＣ機能を選択するためのモードスイッチを含んでいる。 バックプレートを横切るジョブプロセッサ間の一次通信はバス／ＰＩＢＵＳイ ンタフェースサブシステム２５８のＰＩＢＵＳインタフェース部分を使用して達 成される。単一ＰＩＢＵＳ２０８ａは多重化７２ビットアドレス制御／データバ ス、ならびに関連するアービトレーションおよび制御信号からなってい る。各マザーボード２０２は四つの同一のＰＩ２８０を含んでおり、各ＰＩはＰ ＩＢＵＳ２０８を構成するバス２０８ａの一つに相互接続されている。トラフィ ックは四本のバス２０８ａ−ｄを横切って区分されているので、各バスはほぼ均 等に利用される。 上述したように、サブシステム２５８は複数のボードレベルのバスを含んでい る。以下はここのリストの各々を列挙したものであり、各々の簡単な説明を含ん でいる。 ＲＩバス。ＢＡＸＢＡＲ２９２をリソースインタフェースＡＳＩＣ（ＲＩ）３ ０６およびデバッグバッファ／デバッグコネクタへ相互接続するバスである。 ＧＧバス。ＢＡＸＢＡＲ２９２を二つのＧＧ ＡＳＩＣ２８０へ相互接続する バスである。 ＭＣバス。ＢＡＸＢＡＲ２９２をＭＣ ＡＳＩＣ２７６へ相互接続するバスで ある。 ＣＩ₀バス。ＢＡＸＢＡＲ２９２をＪＰ₀ドータボード２５０ａに実装されたキ ャッシュインタフェースＡＳＩＣ（ＣＩ）４１４へ相互接続するバスである。 ＣＩ₁バス。ＢＡＸＢＡＲ２９２をＪＰ₁ドータボード２５０ ｂに実装されたキャッシュインタフェースＡＳＩＣ（ＣＩ）４１４へ相互接続す るバスである。 ＰＩＸバス。ＢＡＸＢＡＲ２９２を四つのＰＩ ＡＳＩＣ２９０へ相互接続す るバスである。 ＭＵＤ Ｌ、ＭＵＤ Ｈバス。ＢＡＸＢＡＲ２９２をメモリサブシステムのＥ ＤｉｉＡＣ ＡＳＩＣ２７２へ相互接続する二本のバスである。 各マザーボード２０２はバックパネルに含まれているシステムＩＤ ＰＲＯＭ ２０４を除き、システムで必要とされるすべてのローカルリソースを含んでいる 。ローカルリソース２６０はマイクロコントローラ（μＣ）３００、ＥＥＰＲＯ Ｍ３０２、ＳＲＡＭ、ＮＯＶＲＡＭ、ＤＵＡＲＴ、ＳＣＡＮインタフェース論理 ３０４、ＭＡＣＨ論理、およびリソースインタフェース（ＲＩ）ＡＳＩＣ３０６ を含んでいる。ローカルリソース２６０は各マザーボード２０２上で重複してい るが、コンピュータシステム２００はバックプレート上のスロット０またはスロ ット１のいずれかの基板のローカルリソース部分だけを、システム全体にわたる グローバルリソースとして使用する。ＲＩ ＡＳＩＣ３０６はＲＩバス／ＢＡＸ ＢＡＲ２９２とローカルリソー ス２６０内の装置との間のインタフェースを提供する。 マイクロコントローラ３００はシステムのローレベル早期電源投入診断を行っ てから、ＪＰドータボード２５０ａ、ｂＪＰに対するＲＥＳＥＴのアサート解除 を行う。これはすべての走査動作に使用されるコントローラ／エンジンでもある 。ドータボード２５０ａ上のＪＰ４００ａ、ｂが走査動作を行う必要がある場合 、マイクロコントローラ３００に対して要求を行い、該マイクロコントローラは 必要な動作を行う。走査は電源投入時にＡＳＩＣを構成し、電源およびブロワと 通信を行い、システム内の各種のＩＤ ＰＲＯＭとの通信を行い、ハードウェア 致命エラー後に障害情報のダンプを行うために使用される。 すべてのＪＰ４００ａ、ｂおよびマイクロコントローラ３００のファームウェ アを格納する四つの５１２Ｋ×８のＥＥＰＲＯＭ３０２がある。ＥＥＰＲＯＭ３ ０２は電源投入時にＪＴＡＧ走査テストを行うための適切なテストベクトルも含 んでいる。５１２Ｋ×８のＳＲＡＭがローカルリソース２６０に含まれていて、 早期電源投入用およびマイクロプロセッサスタックスペース用のスクラッチパッ ドＲＡＭとして使用される。１２８Ｋ×８のＮＯＶＲＡＭ／ＲＴＣも設けられて おり、重要な情報を 不揮発性記憶装置に格納するための特別な領域を与え、システムにリアルタイム のクロックを与える。 ローカルリソース２６０は三つの必要なＵＡＲＴポートを実施するためのＤＵ ＡＲＴをシステムに与える。四番目のＵＡＲＴポートはループバック回路の一部 としても使用されて、ＪＰが主システムコンソールで何が駆動されているかを監 視することを可能とする。 さらに、ローカルリソース部分２６０はすべての基板実装ＡＳＩＣ、電源、ブ ロワ、ＳＥＥＰＲＯＭおよびＳＹＳＩＤ ＰＲＯＭのＪＴＡＧベースの走査を行 うための論理３０４も備えている。この論理は外部テスタを使用した製造テスト 中、あるいはマザーボード２０２上のマイクロコントローラ３００を使用した正 規の動作／電源投入中のいずれかにおいてシステムを走査できるようにするため におかれている。この論理により、故障している可能性のある構成要素（たとえ ば、ＦＲＵ）を検出し、分離するための電源投入時システムテストの一部として 簡単な境界走査テストを使用することが可能となる。 さらに、リソースバス上のＭＡＣＨを外部コネクタからのそのＪＴＡＧインタ フェースを使用してプログラムすることがで きる。また、マイクロコントローラを外部コネクタとともに使用して、リソース バス上のＥＥＰＲＯＭをプログラムすることができる。これにより、組立て中に 実装される部品の「バーン済み」のものを在庫しておくのではなく、製造時に基 板にブランクのＭＡＣＨとＥＥＰＲＯＭを組み付けてから、テスト手順の一部と してこれらを「バーン」することが可能となる。この「回路内プログラム可能性 」機能もＥＣＯ活動に関する更新を、古い部品を取り外してから、新しい部品を 代りに実装するのではなく、プログラミングコネクタを差し込み、部品を再プロ グラムするという簡単なものとする。 再度第２図を参照すると、コンピュータシステム２００はマザーボード２０２ の各対に対する三つの電源２１０ａ−ｃのグループ、システムを冷却する三個の ブロワ２１２、およびシステムＩＤ ＳＥＥＰＲＯＭ２０４も含んでいる。八枚 のマザーボード２０２がある場合には、合計十二の電源がある。各グループ内の 三つの電源２１０ａ−ｃはマザーボードの対に対するＮ＋１の冗長電源を表して いる。また、三個のブロワ２１２はシステム２００に対するＮ＋１個のブロワを 表している。 各グループに対する電源２１０ａ−ｃもマザーボードの対応 する対の各マザーボード２０２に相互接続されている。このようにして、また以 下で説明するように、各マザーボード２０２はマザーボードのこの対に対する電 源の動作可能性状態を確認する（たとえば、走査、診断する）機能を有している 。ブロワ２１２もバックプレートのスロット０および１のマザーボード２０２に 相互接続されている。このようにして、また以下で説明するように、これらのス ロットのマザーボード２０２はブロワ２１２の動作可能性状態を確認する（たと えば、走査、診断する）機能を有している。 システムＩＤ ＳＥＥＰＲＯＭ２０４は製造番号やバックパネル構成などの重 要なシステム情報を格納するための不揮発性部分を備えている。システムＩＤ ＳＥＥＰＲＯＭ２０４が本当の意味のＪＴＡＧインタフェースを持っていないた め、ＩＥＥＥ１１４９．１走査チェーンへ直接接続することができない（以下の 検討参照）。それ故、バッファを使用して、二つのシリアルプロトコルの間にイ ンタフェースを提供する。 第４図を参照すると、ＪＰプロセッサドータボード２５０の例示的なブロック 図が示されている。各ＪＰドータボードは二つの５０ＭＨｚのモトローラ８８１ １０中央演算処理装置ない しＪＰプロセッサ（ＪＰ）４００ａ、ｂを含んでおり、各ＪＰはこれに関連付け られたレベル２キャッシュとしての１ＭＢのスタティックランダムアクセスメモ リ（ＳＲＡＭ）４０２ａ、ｂと８８４１０キャッシュコントローラ（ＳＬＣＣ） ４０４ａ、ｂを有している。各ドータボード２５０には、１６ＭＢのダイナミッ クランダムアクセスメモリ（ＤＲＡＭ）、第三レベルのキャッシュ（ＴＬＣ）４ ０６およびＴＬＣを制御する第三レベルのキャッシュコントローラ（ＴＬＣＣ） ＡＳＩＣ４０８も実装されている。第三レベルキャッシュ４０８は両方のＪＰ４ ００ａ、ｂによって共用されている。ＤＲＡＭはＥＣＣによって保護されており 、このＥＣＣはＴＬＣＣ ＡＳＩＣ４０８の制御下にある二つのＥＤｉｉＡＣ ＡＳＩＣ４１０によって生成され、チェックされる。第三レベルキャッシュ４０ ６のキャッシュタグはＳＲＡＭ４１２に格納されている。 各ＪＰドータボード２５０はキャッシュインタフェース（ＣＩ）ＡＳＩＣ４１ ４も含んでいる。ＣＩ ＡＳＩＣ４１４の主な機能はマザーボード２０２上のパ ケット交換ローカルバスプロトコルとＪＰドータボード２５０上の８８４１０キ ャッシュコントローラバスプロトコルとの間の変換／シーケンサとして 働くことである。クロックとリセットを除く、すべてのオフＪＰドータホード通 信はマザーボードレベルのバスの一部であり、ＣＩはＣＩＢＵＳに直結される。 二つのＥＤiiＡＣ ＡＳＩＣ４１０は六つのＡＢＴ１６２６０ラッチング２： １マルチプレクサ４１６を介してドータボードレベルのバスに相互接続されてい る。多重化のために、３２ビットのＳ Ａバスおよび３２ビットのＳ Ｄバスが 四つのＬＶＴ１６２２４５バスクロスオーバ４１８によってＳ ＡＤバスへ多重 化されている。 各ドータボード２５０は基板番号、製造番号および改訂履歴などの重要なドー タボード情報を格納するための不揮発性部分を備えているＳＥＥＰＲＯＭ４２０ を含んでいる。ＳＥＥＰＲＯＭ４２０が本当の意味でのＪＴＡＧインタフェース を持っていないため、バッファ４２２を使用して、二つのシリアルプロトコール の間のインタフェースを提供する。 上述のＡＳＩＣの各々は、第５図に示すように位相ロックループ（ＰＬＬ）ベ ースの「ゲート式」バランスクロックツリー（ＢＣＴ）設計を使用している。Ａ ＳＩＣのクロック制御は各基板実装ＡＳＩＣのテストアクセスポート（ＴＡＰ） モジュー ルとＡＳＩＣクロック／リセット（ＣＬＫ ＲＳＴ）モジュール６０２によって 処理される。ＢＣＴ回路／論理６００はクロックトランク６０４を含んでおり、 これは複数のブランチを有している。これらのうち一つを除くすべてがゲート式 ブランチ６０６であり、これはＣＬＫ ＲＳＴモジュールからのイネーブル機能 ＡＳＩＣ ＣＬＫ ＥＮによって制御されるＡＮＤゲート６０８を含む。第６図 はＡＳＩＣ階層（Ｇ１０００レベル）でのＢＣＴの接続方法を示す。 無制御ブランチ６１０はクロックツリーの「自由動作」脚であり、クロックデ スキュー用のＰＬＬ６１２に対する遅延クロック入力をもたらす。ＰＬＬ６１２ へ入力されるクロックは遅延セル６１４を介して渡されるものであり、この遅延 セルはフィードバッククロックを調節して、これらが設定ブランチ長さでの移動 時間遅延を表すようにする。遅延セル６１４は最長のブランチおよび最短のブラ ンチに対して期待される移動時間ないしブランチ線長が設定ブランチ長さ／時間 に対する許容範囲内にあるように構成／設定されるのが好ましい。それ故、ＰＬ Ｌフィードバックパスは常に活動状態であるから、ＰＬＬ６１２はＡＳＩＣの基 準クロック入力ＣＬＫとの同期を維持すること ができる。無制御ブランチはＬＯＯＰＢＡＣＫ ＣＬＫ６１６を、テストクロッ ク（ＴＣＫ）の同期に使用されるクロックリセット（ＣＬＫ ＲＳＴ）モジュー ル６０２へ給送することも行う。 第７図に示すようなＰＬＬモジュールは、上述のＢＣＴ ＡＳＩＣ設計を使用 しているすべてのシステムＡＳＩＣに対する共通モジュールである。ＡＴＥ Ｔ ＥＳＴ入力を使用して、ＶＣＯ論理に対するテストモジュールを制御する。ＥＮ 、ＴＳＴＮおよびＩＤＤＴＮ信号をパッケージ製造テスト中にＡＳＩＣピンレベ ルで制御して、すべてのＰＬＬベースＡＳＩＣがこれらのピンを個別に備えてい るか、あるいはこのピンを他の入力ピンと強要するかするようにする必要がある 。これはピン数を節減する。ＡＴＥ ＴＥＳＴ入力ピンはこれらの信号の共用ピ ンのピンレベルでの制御を可能とするために使用される。たとえば、Ｐ１はＥＮ 機能をＰＩ ＯＲＤＥＲＥＤ ＯＰ入力と共用し、ＩＤＤＴＮ機能をＰＩ ＭＥ Ｄ ＣＵＳＴＯＭＥＲ入力と共用している。 ＡＳＩＣクロック／リセット（ＣＬＫ ＲＳＴ）モジュール６０２はＡＳＩＣ 内部リセットおよびクロック信号、ならびに ＡＳＩＣ設計内のＦ／Ｆにある種のクロックパルスだけを見せるようにするイネ ーブル機能（ＡＳＩＣ ＣＬＫ ＥＮ）を生成する。第８図に、ＡＳＩＣ内部リ セットおよびクロック生成用の回路／論理のブロック図を示す。各ＡＳＩＣ用の ＣＬＫＲＳＴモジュール６０２は三つのモード、すなわち正規モード、走査モー ドおよびリセットモードのうちの一つで動作する。これら三つのモードの一つに なっていない場合、ＣＬＫ ＲＳＴモジュールは一般に、ゲート式ブランチ６０ ６内のＦ／Ｆにクロックが到達するのをマスクすなわちブロックするように作用 する。 正規モードにおいて、ＣＬＫ ＲＳＴモジュール６０２はＡＳＩＣ ＣＬＫ ＥＮイネーブル機能を継続的に生成する。それ故、ＢＣＴのゲート式ブランチ６ ０６におけるＡＮＤゲート６０８はクロックがこれを通過するように構成される 。ＦＡＴＡＬ ＩＮ Ｎがコンピュータシステム２００によってアサートされた 場合には、ＭＣ ＡＳＩＣ２７６（第３図）を除くすべての基板実装ＡＳＩＣに 対するゲート６０８は、クロックをブロックないしマスクするように再構成され る。本質的に、ＡＳＩＣがＦＡＴＡＬ ＩＮ Ｎのアサートを受けるまでは、 ＡＳＩＣ ＣＬＫは自由動作をする。走査モードまたはリセットモードになるま で、クロックはブロック／マスクされたままである。 走査モードにおいて、ＪＴＡＧ ＴＡＰはＡＳＩＣクロックを制御する。ＡＳ ＩＣ ＣＬＫは８０ナノ秒（ｎｓｅｃ）ごとに、ＴＣＫ ＥＮイネーブル信号が ＴＡＰによってアサートされた場合にだけ、パルスを発生することができる。走 査モードはリセットモードまたは正規モードをオーバライドする。リセットモー ド時にも、ＡＳＩＣ ＣＬＫは８０ｎｓｅｃごとにパルスを発生することができ る。これにより基板実装ＡＳＩＣを同期させ、同時にリセットすることが可能と なる。リセットモードは正規モードをオーバライドする。 ＣＬＫ ＲＳＴモジュール６０２に対するリセットまたは走査入力のいずれか がアサートされた場合、クロックは一般に正規システムクロック（ＳＹＳ ＣＬ Ｋ）、たとえば５０ＭＨｚのクロックからテストクロック（ＴＣＫ）、たとえば １２．５ＭＨｚのクロックへ切り替えられる。しかしながら、ＭＣ ＡＳＩＣ２ ７６に対しては、ＣＯＬＤ ＲＥＳＥＴ Ｎだけがクロックを切り替え、ＷＡＲ Ｍ ＲＥＳＥＴ ＮがＴＣＫモード に登録され、一回の２０ｎｓｅｃのサイクルですべてのフロップに対して設定が 行われることが期待される。 外部リセットがアサートされるＴＣＫサイクルの終了時に、ＡＳＩＣ ＣＬＫ がＳＹＳ ＣＬＫからＴＣＫに切り替わるように、クロックイネーブルが生成さ れる。内部リセット信号は外部リセットのアサート後二つのＴＣＫサイクルが行 われるまで、アサートを行わない。外部リセットがアサート解除されると、その 後内部リセットは二つのＴＣＫサイクルをアサート解除する。 ＴＣＫ ＥＮは走査機能に使用される。これをアサートして、ＴＣＫをクロッ クゲート論理へ渡さなければならない。ＴＣＫ ＥＮはＴＡＰコントローラで生 成される。 それ故、内部フリップ／フロップ（Ｆ／Ｆ）クロックに影響を及ぼす、クロッ ク動作の三つの基本モードがある。最初のモードは論理Ｆ／Ｆクロックのすべて がＣＭ ＰＬＬモジュール内のオンチップ電圧制御発振器（ＶＣＯ）を使用して 、ＣＬＫ／ＣＬＫ Ｎ入力クロックと同期させられた場合である。第二のモード はＸ ＦＡＴＡＬ ＩＮ Ｎ入力ピンによって検出されたエラーの検出時に内部 Ｆ／Ｆクロックが停止した場合であ る。これはＭＣ ＡＳＩＣ２７５（第３図）以外のすべての基板実装ＡＳＩＣに 対して行われる。最後のモードは特定のＴＡＰ命令がＴＡＰ命令レジスタにロー ドされ、ＴＡＰコントローラが「ＤＲ取得」および「ＤＲシフト」ＴＡＰ状態の ときに、内部Ｆ／ＦクロックがＴＣＫ入力ピンと同位相でクロックされることと なる場合である。この最後の動作モードはＡＳＩＣ状態を走査初期化または走査 ダンプするのに使用される。 要約すると、クロックツリーの「自由動作」脚によって、システムクロックを 動作させたまま、致命エラーの検出時に内部Ｆ／Ｆクロックを停止でき、かつＰ ＬＬをＡＳＩＣの基準クロック入力ＣＬＫとの同期状態に維持しておくことがで きる。それ故、ＡＳＩＣがその状態に関して走査ダンプされている場合、ＡＳＩ Ｃのクロックはコンピュータシステムのクロックと同期していることになる。こ れはこのようなクロック停止／再起動がＰＬＬの再同期を取り、したがってＡＳ ＩＣ状態の走査ダンプを防止することを必要とする知られているＢＣＴの設計と は対照的なものである。このような設計はシステムクロックがコンピュータシス テムの他の構成要素（たとえば、マイクロコントローラ３００（第３図））、特 に以下で説明するように致命 エラーの受信後にコンピュータシステムを走査診断するために使用される構成要 素へクロック信号を与えつづけることを可能とする。 上述したように、ＭＣ ＡＳＩＣ２７６（第３図）の内部Ｆ／ＦはＸ ＦＡＴ ＡＬ ＩＮ Ｎ入力によって停止されない。これは内部Ｆ／Ｆクロックを停止す ることによってマザーボード２０２に格納されるメモリイメージ（すなわち、メ モリリフレッシュとのインタフェース）が破壊されるからである。メモリイメー ジはオペレーティングシステム（すなわち、ＤＧ／ＵＸ）のデバッグに必要とさ れるコアをダンプできるように維持される。ＭＣ ＡＳＩＣ２７６は内部Ｆ／Ｆ クロックを実験室でのデバッグのために停止できるモードをサポートしている。 システム内部での致命エラーの検出を表すＸ ＦＡＴＡＬ ＩＮ Ｎの受信時 に、ＭＣ ＡＳＩＣ２７６は現行の動作を打ち切り、メモリ（すなわち、ＤＲＡ Ｍ／ＳＩＭＭ）のリフレッシュを除いてアイドル状態を維持する。ＭＣ ＡＳＩ Ｃの入力および出力待ち行列はクリアされ、若干の内部状態機械がアイドル状態 にリセットされる。ＭＣ ＡＳＩＣはウォームリセットを受け取るまでバス活動 に対して応答しない。ウォームリセ ット後、ＭＣ ＡＳＩＣの制御スペースレジスタを読み取って、致命エラーが検 出されたときにセーブされたエラー情報を取得することができる。 ＭＣ ＡＳＩＣ２７６を走査して、致命エラーに関する情報を収集することが できないため、致命エラーが生じたときに現行状態のあるもののコピーをシャド ウレジスタにフリーズする。シャドウレジスタはコピーに過ぎず、これらをフリ ーズすることが正規のＡＳＩＣの挙動に影響を及ぼすものではない。これらのシ ャドウレジスタの多くは制御スペースにアクセス可能である。シャドウレジスタ 内の情報はウォームリセットの間中有効であり、エラーレジスタが特定の制御ス ペースの書込みによってクリアされるまで、変化することがない。マザーボード ２０２およびドータボード２５０ａ、ｂ上の他のＡＳＩＣも内部の若干の状態情 報をフリーズコピーするためシャドウレジスタを含んでいる。 致命エラーがＭＣ ＡＳＩＣ２７６で発生した場合、ＭＣＡＳＩＣは現在実行 中の動作に関係する内部状態のシャドウコピーをただちにフリーズする。これに より、状態を取得してから、シャドウレジスタのいくつかのレベルを使用せずに 先へ進 むことが可能となる。含んでいる揮発性状態が少ないシャドウレジスタは、ＭＣ ＡＳＩＣが生成した致命エラーがシステム致命エラーとしてＭＣ ＡＳＩＣへ 送り返されるまでフリーズされない。 上述したように、また高いレベルの稼働率を維持するために、本発明のコンピ ュータシステム２００は冗長システムクロック回路／論理を含んでいる。クロッ ク回路／論理２５６はシステムクロックとテストクロックを生成し、生成される クロックを監視して、クロック生成および分配回路の障害を特定し、かつ各マザ ーボード２０２に設けることが好ましい。このような回路と論理が、スペアの製 造および在庫を簡素化するために少なくとも各マザーボード２０２に設けられる 。特定の実施の形態において、コンピュータシステムクロックとテストクロック はバックプレーンスロット０および１のマザーボードの一方にあるクロック回路 ／論理２５６に供給される。この構成において、スロット０のマザーボード上の 回路／論理は通常、システムクロックとテストクロックを供給し、スロット１の マザーボード上の回路／論理はバックアップクロック源となる。 第９図から第１０図には、システムクロックとテストクロッ クを生成し、しかも生成されるクロックを監視して、障害を検出するクロック回 路／論理が示されている。これらのクロックをマザーボード２０２およびそのＪ Ｐドータボード２５０ａ、ｂに分配する態様を第１１図に示す。 クロック回路／論理２５６は二つの発振器を含んでいる。一次発振器５００は 正規のクロックであり、特定の実施の形態においては、１００ＭＨｚの水晶であ る。他方の発振器、すなわちマージン発振器５０２は５％早いマージン機構を備 えており、特定の実施の形態においては、１０５ＭＨｚの水晶である。発振器５ ００、５０２の各々は二分割回路５０４を駆動して、５０％のデューティサイク ルのクロック（たとえば、５０ＭＨｚおよび５５ＭＨｚのクロック）を生成する 。二分割回路５０４の出力は、その出力が正規クロック（たとえば、５０ＭＨｚ のクロック）になるように構成されていることが好ましい２：１マルチプレクサ ５０６に入力される。ただし、２：１マルチプレクサ５０６はクロックをマージ ン水晶５０２によって供給することを可能とするものである。 ２：１マルチプレクサ５０６からのクロック、すなわちシステムクロックはＥ １１１ １：９クロックファンアウト回路 ５０８へ供給される。１：９ファンアウト回路５０８からの出力の一つはＥ４３ １四分割回路５１０へ給送され、該四分割回路はテストクロック同期信号を形成 するように駆動され、該信号は次いでＥ１１１ １：９クロックファンアウト回 路５１２へ供給される。システムクロック信号およびテストクロック同期信号は 両方ともそれぞれのＥ１１１ファンアウト回路５０８、５１２を駆動して、シス テムクロック信号およびテストクロック同期信号（バックパネルを横切る）をフ ァンアウトし、すべてのマザーボード２０２へ分配する。 すべてのシステムクロックは等しい線長ですべてのマザーボード２０２にファ ンアウトされ、マザーボードにおいて、他のＥ１１１ １：９ファンアウト回路 ５１４へ送られる。これらのファンアウト回路は次いで基板実装ＡＳＩＣと、Ｊ Ｐ、ＳＬＣＣ、ＥＤＡＣ、ＦＰＧＡおよびその他のＴＬＬクロックを必要とする 要素を駆動するＴＴＬクロックバッファを駆動する。各ＡＳＩＣにおいて、シス テムクロックおよびテストクロックはＰＬＬによって自動的にスキュー解除され るので、すべてのＡＳＩＣにおけるクロック遅延が補償される。ＴＴＬクロック バッファはＡＳＩＣと同様、バッファによる遅延ならびにバッ ファ上のエッチおよび負荷の両方を補償するＰＬＬも有している。 同様に、テストクロック同期信号はすべてのマザーボード２０２へファンアウ トされる。マザーボード上で生成されたテストクロックはテストクロックを必要 とするすべての構成要素へＥ１１１ １：９ファンアウト回路５１２およびＨ６ ４１ＰＥＣＬ−ＴＴＬレベル変換器５１６を介してファンアウトされる。テスト クロックは走査およびリセット両方の制御に使用され、また基板のリソース部分 を制御するために使用される。 システムクロックは各マザーボード２０２上でＰＣＩクロックを生成するため にも使用される。これはシステムクロックを二分割回路５１８へ入力することに よって達成される。ＰＣＩクロックは２５ＭＨｚで動作し、ＧＧ ＡＳＩＣ２８ ０を含むすべてのＰＣＩバス回路へファンアウトするのが好ましい。ＧＧ ＡＳ ＩＣ２８０は２５ＭＨｚのクロックをＡＳＩＣＣＬＫ（システムクロックのＡＳ ＩＣの内部バージョン）と同期させて、Ｄ入力を内部Ｆ／Ｆへゲートする際に使 用する。これはまずＡＳＩＣ ＣＬＫの後縁でクロックし、次いでＡＳＩＣ Ｃ ＬＫの前縁でクロックすることによって達成される。 クロック回路／論理２５６はクロック障害検出回路２１０も含んでおり、これ は一次発振器５００または分配論理からの信号パルスの停止を感知する。検出回 路はスタックハイまたはスタックロー状態などの他の障害を感知することもでき る。クロック障害検出回路５２０は四つのＥ４３１ Ｆ／Ｆ５２２ａ−ｄ、二つ のＯＲゲート５２４およびＥ４３１二分割Ｆ／Ｆを含んでいる。 マージンクロック（たとえば、５５ＭＨｚ）用のＥ１３１二分割４０４からの 出力はＥ４３１二分割Ｆ／Ｆ５２６にクロック入力を与える。Ｅ４３１二分割Ｆ ／Ｆ５２６からの出力はＥ４３１Ｆ／Ｆ５２２ａ−ｂのうち二つに対してクロッ ク入力を与える（すなわち、Ｆ／Ｆを設定する）。マザーボードレベルのクロッ クもこれら二つのＥ４３１Ｆ／Ｆ５２２のリセットに給送される。このようにし て、一次発振器５００の障害（たとえば、出力なし）により、Ｆ／Ｆリセットの 障害がアサートされる。 ＯＲゲート５２４および残っているＥ４３１Ｆ／Ｆ５２２ｃ−ｄはＥ４３１二 分割５２６および最初の二つのＥ４３１Ｆ／Ｆ５２２ａ−ｂからの出力に相互接 続されて、一次水晶４００ からのシステムクロックの生成に障害があった場合に、第三のＥ４３１Ｆ／Ｆ５ ２２ｃが障害を表す出力をもたらすようになる。第四のＥ４３ＩＦ／Ｆ５２２ｄ はバックアップマザーボードのクロック回路／論理２５６、すなわちスロット１ マザーボードの強制選択を行うバックパネルへの出力を生成する。 バックプレーンのスロット０または１いずれかにあるマザーボードはクロック 源を正規クロック源（すなわち、スロット０のマザーボード上の回路）からバッ クアップクロック源への切替えないし再指定を行うことができる。これはバック パネル上のワイヤすなわちＰＥＣＬ ＭＵＸ ＳＥＬ ＯＵＴワイヤのアサート によって達成される。クロック源はバックアップクロックへ切り替えられ、診断 マスタとして指定されたマザーボード上のリソース部分がシステムがＣＯＬＤ ＲＥＳＥＴ Ｎを通るようにする。 バックアップクロックが選択されると、クロック障害検出回路５２０はバック アップクロック回路／論理によってクロック源の監視を継続する。ＰＥＣＬ Ｍ ＵＸ ＳＥＬ ＯＵＴがアサートされている際に障害が特定された場合には、エ ラーを検出した各マザーボード２０２上のマイクロコントローラ３００ は基板ＡＳＩＣのすべてにあるＴＮピンを活動化する。これはＡＳＩＣの出力を 三状態化し、長時間のバス競合による部品の損傷をなくする。コンピュータシス テム２００にあるマザーボード２０２が一枚だけであり、クロックが故障した場 合には、クロック障害検出回路５２０がＴＮピンを活動化させ、これによって基 板の構成要素を保護する。マイクロコントローラ３００がクロック源を正規クロ ックからマージンクロックへ切り替える機能を有しているため、マザーボード２ ０２をマージン速度でオンラインに戻すことができる。 本発明のコンピュータシステム２００はシステムを構成している基板、基板実 装チップ、バス、ブロワおよび電源を走査して、アプリケーションのロード前に 、システムの完全性および動作可能性を確認することができる。このような走査 はシステムに電源が投入された場合、およびシステムが致命エラーを検出した後 で行われる。走査動作は障害を自動的に検出し、障害を少なくともＦＲＵに自動 的に分離し、システムを自動的に構成解除して、分離された構成要素／ＦＲＵを 論理的および機能的に除去することを含んでいる。システムが構成解除された後 、システムは自動的にリブートされ、アプリケーションプログラ ムを再ロードする。このようにして、システムはシステムが障害事象を被った後 で、ユーザまたはサービス担当員の介入を必要とすることなく、システムを自動 的に回復することができる。 基板実装ＡＳＩＣおよび基板は統合ＪＴＡＧ ＩＥＥＥ１１４９．１テスト論 理によって設計されているので、テストパターンを一つの装置へシフトし、論理 基板へ駆動し、他の装置で取得することができる。このようにして、基板の相互 接続を確認できる。適正な構成要素の選択および適正な装置の挿入を検証する規 格も設けられている。コンピュータシステムはＩＥＥＥ規格の境界走査および全 走査両方のインプリメンテーションを実施する。 第１２図には、コンピュータシステムの一部に対する走査チェーンおよび関連 する論理、特にバックプレーンのスロット「０」に配置されているマザーボード ２０２に対するものが示されている。他のバックプレーンスロットにあるマザー ボードに対する走査チェーンは、そのマザーボードによって走査されるべき構成 要素（たとえば、基板／基板レベルの構成要素および電源）に基づいて確立され る。走査チェーンは基板および基板実装ＡＳＩＣのテストの基礎として使用され る。基板レベル の開口、隣接するピンのブリッジ、適切な構成要素の選択および挿入は１１４９ ．１境界走査によってテストされる。 各マザーボード２０２はリセットの生成、走査ベースの電源投入時相互接続テ ストおよびＡＳＩＣテストを担うマイクロコントローラ３００を含んでいる。マ イクロコントローラ３００はリソースバスをＲＩ ＡＳＩＣ３０６と共用してい る。リセットが初めて適用された場合、マイクロコントローラ３００はＲＩ Ａ ＳＩＣにリソースバスをオフにさせるＲＩ ＡＳＩＣ３０６に対して信号をアサ ートする。マイクロコントローラ３００はバスをテストし、走査ベースのテスト にテストバスコントローラ（ＴＢＣ）７００を使用することができる。電源投入 時相互接続テストおよびＡＳＩＣの走査ベーステストに引き続き、マイクロコン トローラ３００はＲＩ ＡＳＩＣ３０６に対して制御信号をアサート解除して、 ＲＩ ＡＳＩＣがリソースバスおよびこれに関連する装置に対する正規のシステ ムアクセスを行うことを可能とする。 走査チェーンはコンピュータシステム内のすべての基板および基板実装ＡＳＩ Ｃを特定するために使用される。具体的にいうと、各マザーボード２０２および 関連するＪＰドータボード ２５０の存在が検出され、基板の製造番号およびシステムＩＤが走査によって読 み取られる。また、ＡＳＩＣの部品番号と改訂番号が走査により電源投入時に読 み取られる。ＥＥＰＲＯＭおよびＳＥＥＰＲＯＭに対して、バッファが含まれて いるので、走査プロセス中に情報を抽出することができる。 走査チェーンは電源２１０ａ−ｃおよび冷却ブロワ２１２との通信にも使用さ れる。電源状態機能、たとえば電源オン、過剰温度、過剰／不足電圧、および使 用不能、ならびに制御機能、たとえば障害マスクおよび使用不能も走査によって 実行される。ブロワ状態、たとえば高速、低速、周囲過剰温度、電源オフならび に制御、たとえば障害マスク、スピードアップ、使用不能が走査によって伝えら れる。 走査インタフェース部分はテストバスコントローラ（ＴＢＣ）７００、すなわ ちＴＩが市販している在庫品部品番号７４ＡＣＴ８９９０である（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓの「Ａｄｖａｎｃｅｄ Ｌｏｇｉｃ ａｎｄ Ｂｕｓ Ｉｎｔｅｒｆａｃｅ Ｌｏｇｉｃ Ｄａｔａｂｏｏｋ 」、１９９１年も参照され たい）。ＴＢＣ７００は１１４９．１コントローラとして機能し、パラレルデー タがＴＢＣに対して読み書きされ、 シリアル１１４９．１データが生成され、受信される。ＴＢＣは各マザーボード のローカルリソース２６０に常駐している。マイクロコントローラ３００はＴＢ Ｃ内部のレジスタを使用して、システム走査動作を実行する。 走査動作を実行するために、マイクロコントローラにロードされたＰＲＯＭコ ードはＴＢＣ７００内部のレジスタにアクセスする。目標基板、目標装置、およ び実行すべき動作を指定するために、データが伝送される。動作は走査チェーン シフト動作、ループバック動作、および判明した場合の他のものからなる。 ＴＢＣ７００はアドレス可能シャドウポート（ＡＳＰ）を使用して、システム 内の基板走査チェーンの一つまたは全部を選択し、これと通信する。各ＡＳＰは ハードワイヤされたノードアドレス入力信号を有しており、この信号はＡＳＰが そのローカルチェーンに送られたメッセージを区別するのを可能とする。ノード アドレス入力は、マザーボードのバックパネルコネクタにハードワイヤされた「 ノードＩＤ」に基づいている。希望する場合には、マスタＴＢＣがシステム内の すべての基板走査チェーンと通信できるようにする「ブロードキャスト」アドレ ス を使用することができる。ＡＳＰプロトコルの詳細は「Ａ Ｐｒｏｐｏｓｅｄ Ｍｅｔｈｏｄ ｏｆ Ａｃｃｅｓｓｉｎｔｈｅ １１４９．１ ｉｎ ａ Ｂａ ｃｋｐｌａｎｅ Ｅｎｖｉｒｏｎｍｅｎｔ 」、Ｌｅｅ Ｗｈｅｔｓｅｌ、Ｉｎｔ ｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ、 １９９２年に記載 されており、その教示は参照することにより本明細書の一部となる。 ＰＡＬである診断バスインタフェース（ＤＢＩ）はＴＢＣをバックパネルＤバ ス２０８およびＡＳＰとインタフェースさせる。ＤＢＩのジョブは三つの動作モ ード、すなわちローカルモード、リモートモード、および製造テストモードを可 能とすることである。 ローカルモードにおいて、ＴＢＣ７００からのデータはローカル走査チェーン へ直接送られ、ローカル走査チェーンからのデータはＴＢＣへ直接送られる。Ｄ バス２０６がローカル走査動作によって妨害されることはない。それ故、マザー ボードはローカル走査モードにおいて、並列にかつ同時に動作できる。これらの 同時走査動作は電源投入時テスト中に行われる。 リモートモードにおいて、ＴＢＣ７００からのデータはＤバ ス２０６へ送出され、Ｄバス上のデータはＴＢＣへ戻される。ローカル走査チェ ーンはＡＳＰ部分を介してＤバス２０６にも接続されている。これにより、ＴＢ Ｃ７００がそれ自体だけではなく、システム内の任意のマザーボードもアドレス 可能となる。ＴＢＣ７００によるＤバス２０６上へのアドレスのブロードキャス トが基板のハードワイヤアドレスまたはブロードキャストアドレスと一致した場 合、ＡＳＰはローカル走査チェーンをＤバスへ接続する。 製造テストモードにおいて、Ｄバス２０６はローカル走査チェーンに直結され 、ＴＢＣ７００およびＡＳＰは使用されない。このモードにより、製造部門がテ ストベクトルをバックパネルＤバス信号を介してローカル走査チェーンへ直接適 用することが可能となる。現在の走査動作に関係ないものはバイパスモードとし てもかまわない。 マスタマイクロコントローラはＴＢＣ７００およびＤＢＩを使用して、バック パネル診断バスＤバス２０６で通信を行い、また他のマザーボード上のＤＢＩ／ ＡＳＰと通信を行う。マスタＴＢＣは「選択」プロトコルを伝送して、選択した 基板のスレーブＤＢＩに接続されたＡＳＰをアドレスし、使用可能とす る。選択されると、マスタおよびスレーブは「接続」され、マスタＴＢＣは標準 ＩＥＥＥ１１４９．１プロトコルを使用して、リモート基板上で走査動作を透過 的に実行することができる。 Ｄバス２０６は四つの標準ＩＥＥＥ１１４９．１信号（ＴＣＫ、ＴＤＩ、ＴＤ ＯおよびＴＭＳ）および「診断割込み要求」信号ＤＩＲＱ Ｎからなっている。 システム電源投入時に、診断マスタ権を決定するのにＤＩＲＱ Ｎが使用される 。正規のシステム動作中に、ＤＩＲＱ Ｎはマスタマイクロコントローラに割込 みをかけるために電力システム構成要素によって使用される。 いくつかのＩＥＥＥ１１４９．１機構は信号がスタックした場合に、テスト回 路が正規のシステム動作を妨害しないようにするのを助ける。論理レベルを選択 して、ドライバが破壊された場合に、信号がテストインタフェースを「テスト論 理リセット」モードにするレベルへ浮動するようにする。テストインタフェース がリセットされると、テスト論理が開始状態にされる。「Ｄバス駆動」ＬＥＤも 各マザーボードに含まれており、ある種のＤバス障害を分離するのを援助する。 このＬＥＤは基板のＤＢＩがいずれかのＤバス出力を駆動しているときに点灯す る。 ＤＩＲＱ Ｎ Ｄバス信号はいくつかの機能を果たす。上述したように、これ は電源投入時に診断マスタ権を判定するために使用される。 正規のシステム動作中に、ＤＩＲＱ Ｎ信号を電源２１０またはブロワ２１２ が使用して、マスタマイクロコントローラの注意を引く。装置は障害状態を検出 すると、ＤＩＲＱレジスタビットをセットし、割込みがバックパネルＤバス２０ ６上のＤＩＲＱ Ｎを駆動することによってマスタマイクロコントローラへ送ら れる。マスタマイクロコントローラは次いでＤＭのマザーボードおよびＲＩ Ａ ＳＩＣ３０６上の正規のマザーボードレベルのバスを介して、ＴＢＣ７００にア クセスしようと試みる。 マザーボードレベルのバスが正常に機能している場合には、マスタマイクロコ ントローラはそのマスタＴＢＣ７００に正常にアクセスすることができる。マス タマイクロコントローラはコンピュータシステム２００内のスレーブＤＢＩの走 査を開始して、どの装置がＤＩＲＱ Ｎをアサートしたかを判定する。装置のＤ ＩＲＱレジスタビットがアサートされたと判明した場合には、これはクリアされ 、装置に対するサービスが行われる。 ハード障害がマザーボードレベルのバスで生じた場合には、ＤＭはマスタＴＢ Ｃまたはこれもローカルリソース２６０にあるウォッチドッグタイマ（ＷＤＴ） にアクセスできない。この場合、ＤＩＲＱ Ｎは受け入れられないほど長時間Ｄ バス２０６上でアサートされたままとなり、コンピュータシステムはハングする 。ハードウェアＷＤＴタイマがタイムアウトすると、ＮＭＩ、ウォームリセット 、および最後にコールドリセットが正常に呼び出され、ハングが解除される。コ ールドリセットに関連する電源投入確認テスト中に、ハード障害は分離され、新 しい診断マスタを選択することができる。 上述したように、高い稼働率を与えるために、コンピュータシステムの電源シ ステムは（Ｎ＋１）冗長構成として設計されている。マザーボードの対が三つの 電源２１０ａ−ｃを共用している場合、必要なものは二つだけである。単一のマ ザーホードは二つの電源を使用しているが、必要なものは一つだけである。各電 源は７４ＢＣＴ８３７３走査可能ラッチ部分を特徴としており、これは二枚の関 連するマザーボードのうち一枚にあるローカル走査チェーン７０２によってアク セスされる。障害状態をスキャンアウトすることができ、制御コマンドをスキャ ンインすることができる。電源２１０ａ−ｃを遅延後に使用不能とすることがで き、ＤＩＲＱをマスクすることができる。 ＰＩバスの電気特性がマザーボードを左から右へ差すことを指示しているため 、偶数のスロット番号のマザーボードが、（最大）三つの電源２１０ａ−ｃによ って電力が供給される偶数／奇数マザーボード対の、たとえばスロット０に常に 存在している。したがって、偶数のスロット番号のマザーボードのローカル走査 チェーンが、マザーボード対用の電源との通信に常に使用される。 電源との通信に加えて、マスタマイクロコントローラのマザーボード上のロー カル走査チェーンが、三つのブロワ２１２およびシステムＩＤバッファとの通信 に使用される。システムＩＤはバックパネルのソケットに差し込まれているＳＥ ＥＰＲＯＭ部分２０４に格納されている。ＳＥＥＰＲＯＭはシステム履歴情報を 格納するのにも使用される。 コンピュータシステム２００のブロワ２１２も（Ｎ＋１）冗長として構成され ている。三つのブロワが設けられているが、必要なものは二つだけである。マス タマイクロコントローラのマザーボードのローカル走査チェーン７０４はコンピ ュータシ ステム２００の三つのブロワと通信する。ブロワに設けられている二つの主機能 は、ブロワの障害の通知とブロワ速度の調節である。 ブロワの障害が発生すると、ブロワインタフェースの回路が障害を検出し、Ｉ ＥＥＥ１１４９．１走査可能レジスタにビットをセットする。回路はブロワの個 別のＤＩＲＱレジスタビットもセットし、このビットはバックパネルＤＩＲＱ Ｎ信号をアサートさせる。この場合、これは電源について上述したように、マス タマイクロコントローラによって処理される。ブロワの速度はブロワインタフェ ース基板上の走査可能レジスタ部分によって調節することができる。 特定の実施の形態において、基板実装ＡＳＩＣの設計に関する本発明の走査テ ストスーツはシナプシステストコンパイラを使用することを含んでいる。コンパ イラは六種類の走査方式、すなわち多重化フリップフロップ、クロック式走査、 シングルラッチＬＳＳＤ（レベル感応走査設計）、ダブルラッチＬＳＳＤ、クロ ック式ＬＳＳＤ、および補助クロックＬＳＳＤをサポートしている（その教示が 参照することによって、本明細書の一部となる「Ｓｃａｎ Ｍｅｔｈｏｄｏｌｏ ｇｉｅｓ 」、 Ｍａｒｓｈａｌｌ Ｗｏｒｄも参照）。好ましい実施の形態においては、多重化 フリップフロップ方式が使用される。多重化フリップフロップが正規のシステム クロックを使用しているため、テストアクセスポート（「ＴＡＰ」）は各ＡＳＩ Ｃ内のシステムクロックイネーブルを制御する。 本発明のすべての基板実装ＡＳＩＣはＩＥＥＥ１１４９．１に準拠しており、 ＴＡＰならびに関連するピンＴＣＫ、ＴＭＳ、ＴＤＩ、およびＴＤＯを含んでい る。各マザーボード上のすべてのＡＳＩＣおよびその他の１１４９．１構成要素 は単一の論理１１４９．１チェーンに組み込まれている。ＴＤＩおよびＴＤＯ信 号はある装置から他の装置へカスケードされ、必要な信号ＴＣＫおよびＴＭＳが 適宜バッファされる。 コンピュータシステムのすべての１１４９．１準拠装置は境界走査レジスタを 含んでいる。これは正しい部品が基板に適正に挿入されていることを確認するハ ードウェア支援手段を提供する。さらに、これはＩ／Ｏドライバ、境界走査セル および部品内のボンディングワイヤが適正に機能していること、ならびに部品間 の基板のエッチが完全であることを確認する。 各基板実装ＡＳＩＣは装置識別レジスタ、たとえばＩＥＥＥ １１４９．１規格の３２ビット「装置識別レジスタ」を含んでいる。各基板実装 ＡＳＩＣ用の装置ＩＤレジスタは部品を識別する（たとえば、ＤＧ部品、ＤＧ部 品番号の何らかの派生物として）一意のコードおよびＡＳＩＣの改訂番号を含ん でいる。基板実装ＡＳＩＣのうち少なくともあるものはＴＡＰによってアクセス される設計固有のテストデータレジスタ（ＴＤＲ）を含んでいる。 基板実装ＡＳＩＣは全走査を行って、ＡＳＩＣ内のすべての論理フリップフロ ップが走査できるようにするようにも設計されている。この特徴は致命エラー後 の機械状態を走査アクセスできること、およびチップテスト時の対象範囲の改善 をはじめとするいくつかの利点を提供する。全走査ＴＤＲはＡＳＩＣに埋め込ま れている全走査回路にアクセスする。 専用ＴＤＲがＡＳＩＣならびにこれが制御している回路（もしあれば）内のハ ードウェア検出エラーの制御および状況を与える。各ＡＳＩＣのエラー状況ＴＤ Ｒは論理１にアサートされた場合に、ＡＳＩＣが現在そのＦＡＴＡＬ ＯＵＴ Ｎ信号を駆動していることを示す読み書きビットも有している。外部信号はアク ティブロー（論理０）であり、ＯＲＢ ＡＳＩＣに対 して駆動されており、そこで他のＡＳＩＣの致命信号を組み合わされ、システム 全体に分配される。 エラーマスクＴＤＲはＡＳＩＣが検出した各エラーに対して１ビット、ＦＡＴ ＡＬ ＯＵＴ Ｎに対して１ビットを含んでおり、「１」はエラーアウトをマス クする（通常、レジスタにはすべて「０」が書き込まれている）。各ＡＳＩＣの エラーマスクレジスタは各エラーのマスクに対するビット位置がエラー状況レジ スタ内のビット位置に対応するように設計されている。エラー強制ＴＤＲはＡＳ ＩＣが検出した各エラーに対して１ビットを含んでいる。このレジスタの論理「 １」はＡＳＩＣにそのタイプのエラーを生成させる（通常、レジスタはすべて「 ０」を含んでいる）。 各エラーに対する状況ビットは読み書き、アクティブハイであり、アサートさ れた場合に、エラーが検出されていることを示す。したがって、このビットの「 ０」はエラーが検出されていないことを示し、エラー状況ＴＤＲから「すべてゼ ロ」を読み出すことはエラーが検出されていないことを示す。 以下で、走査チェーンをコンピュータシステム２００のテストに関連して使用 する方法を説明する。停電リセットのアサー ト解除に引き続き、各マザーボード２０２上のマイクロコントローラ３００はリ ソースバスおよび関連するＤＢＩの制御を引き取り、その後、そのマザーボード に対する走査環境を制御する。まず、マイクロコントローラ３００はリソース部 分をテストして、その完全性を確認する。次いで、マイクロコントローラ３００ はＴＢＣを使用して走査環境を初期化して、１１４９．１装置内のすべてのＴＡ Ｐコントローラをテスト−論理−リセット状態にする。ＴＭＳを少なくとも５Ｔ ＣＫサイクルの間論理１にする。 次に、マイクロコントローラ３００はマザーボード上の相互接続テストを実行 し始める。これはオンボードＥＥＰＲＯＭ３０２に格納されているテストベクト ルを取り出し、ベクトルをＤＢＩを介して適用することによって行われる。これ らのテストの失敗をコンソールメッセージにより、また基板上の障害ＬＥＤを点 灯することによって報告することができる。 最後に、マイクロコントローラ３００はＴＢＣ７００を介して基板実装ＡＳＩ Ｃにテストベクトルを適用することによってＡＳＩＣテストを実行する。これら のテストベクトルはＥＥＰＲＯＭ３０２にも格納されている。テストのこの段階 が完了す ると、マイクロコントローラ３００はリソースバスの制御を放棄し、正規のプロ セッサ要求がＲＩから入れるようにする。 各マザーボード用のマイクロコントローラはＴＡＰコントローラを再度テスト −論理−リセット状態にすることによって、コンピュータシステムのサイジング を開始する。この状態において、ＴＡＰコントローラはＩＤＣＯＤＥ命令（ＩＤ ＣＯＤＥがサポートされていない場合には、ＢＹＰＡＳＳ）を１１４９．１命令 レジスタにロードする。ＩＤＣＯＤＥ命令により、装置ＩＤレジスタが各装置の ＴＤＩピンとＴＤＯピンの間に接続される。ＢＹＰＡＳＳは単一ビット（「０」 ）の「バイパス」レジスタを選択する。装置ＩＤレジスタは長さが３２ビットで 、「１」から始まる。これらのビットの定義により、複数の装置からのビットス トリームが装置ＩＤに関して分析される。 ＴＢＣ７００は走査パスリンカ（ＳＰＬ）装置または走査ブリッジを使用して 、対応する任意選択のＴＤＩ／ＴＤＯチェーンをマザーボード２０２用の主ＴＤ Ｉ／ＴＤＯチェーンに多重化する。ＳＰＬ装置は「基板存在」信号に接続できる パラレル入力信号を特徴としている。マイクロコントローラはこれらの信号を読 み取り、該当するＪＰドータボード走査チェーンを接 続することができる。ＪＰドータボードチェーンが接続されていることを確認す るのには、さまざまな方法がある。マイクロコントローラがチェーン上のすべて の装置から装置ＩＤレジスタを読み取った場合、ＪＰドータボード上だけに存在 していることが分かっている装置が存在しているかどうかを判定したり、あるい は単に走査された装置の数をカウントすることができる。いずれの方法も任意選 択の装置が存在していることを判定できる。ハードワイヤ構成要素および任意選 択のカード構成要素の配列は任意選択のカードの位置が確実に判定できるように 選択される。 Ｉ／Ｏドータボード（たとえば、ＰＣＩ拡張カード２８２）をＰＣＩチャネル を装置に対してポーリングすることによって検出できる。マイクロコントローラ は次いで、Ｉ／ＯドータボードをＴＤＩ／ＴＤＯチェーンに多重化するべきかど うかを決定できる。 各マザーボード２０２はドータボードのオプションを調べ、すべてのＡＳＩＣ の改訂を調べることによってそれ自体のサイジングを行う。マイクロコントロー ラはサイジング情報を簡潔なフォーマットでアクセスが容易なオンボード位置、 たとえば ローカルリソース２６０のＲＡＭに一時的に格納することができる。ＤＭはこの ＲＡＭを後で読み取って、全体的なシステム構成テーブルを構築することができ る。 マスタマイクロコントローラから離隔したマザーボードが存在しているかどう かを判定するために、マスタマイクロコントローラはＡＳＰ「選択」プロトコル をマザーボードのアドレスに対して伝送する。ＡＳＰ「確認」応答を受信した場 合には、遠隔マザーボードが存在しており、マイクロコントローラはそれとの通 信を開始することができる。確認応答を受信しなかった場合には、アドレス指定 されたマザーボードがシステムに存在しないと考えられる。このアドレスとの以 降の通信は試みられない。 スロット０／スロット１のＤＢＩを通じてだけ利用できる装置も、マザーボー ドを任意選択のドータボードに対してサイジングするのと同じ態様でサイジング できる。バックパネルのＳＥＥＰＲＯＭは常に存在していると判断されなければ ならない。存在していない場合には、切れ目がＳＥＥＰＲＯＭ構成要素の位置に あるチェーンで検出され、ＳＥＥＰＲＯＭには見つからない旨が報告される。各 ブロワまたはすべてのブロワはスロッ ト０／スロット１のＤＢＩの任意選択のＴＤＩ／ＴＤＯチェーンの一つに接続さ れる。この時点でのサイジングプロセスは専用診断ハードウェアだけを使用する ことに留意するのが重要である。ＰＩアレイなどの「正規」のシステム論理はこ の段階のサイジングには関与しない。 上述したように、コンピュータシステム２００は障害を少なくともＦＲＵに分 離してから、ＦＲＵをシステムから構成解除、すなわち機能的論理的に除去する ように設計されている。論理の一部を構成解除するには、１１４９．１任意選択 ＨＩＧＨＺ命令を呼び出し、また、使用されている場合には、この命令はすべて の出力を高インピーダンス状態にする。あらゆる基板実装ＡＳＩＣがこの命令を 実施しているため、動的に再構成可能なユニット（「ＤＲＵ」）の細分性が達成 される。 ＪＰドータボード２５０を構成解除するには、ＣＩ ＡＳＩＣ４１４およびこ れに実装されているＴＬＣＣ ＡＳＩＣ４０８をＨＩＧＨＺモードにする。ある いは、ＪＰ２５０をＣＩ４１４内の制御レジスタによってリセットしてもよい。 マザーボード２０２を構成解除するには、すべてのＰＩ ＡＳＩＣをＨＩＧＨＺ モードにする。マザーボードがその上にＩ／Ｏ装置も有し ているため、Ｉ／ＯバスをＧＧ ＡＳＩＣ２８０内の制御レジスタによって使用 不能とする必要がある。 電源投入プロセス中に、基板実装ＡＳＩＣ（たとえば、ＰＩＡＳＩＣ２９０） を走査プロセスによって初期化する。電源投入時テストプロセスの後の段階にお いて、ＩＤおよびメモリ範囲が制御スペース書込みによってＡＳＩＣにロードさ れる。 上述したように、ＥＥＰＲＯＭ３０２はマイクロコントローラ３００およびＪ Ｐ２５０、特に診断マスタとして指定されたＪＰおよびマスタマイクロコントロ ーラとして指定されたマイクロコントローラに対するファームウェアを含んでい る。マイクロコントローラ用のファームウェアは電源投入時テスト、走査テスト 、エラー処理、実行時のシステムスニッフィング、システム致命エラーが生じた ときのエラー状態走査を含んでいる。ＪＰファームウェアは電源投入時テスト、 ＸＤＩＡＧテスト、製造モードテスト、およびエラー処理を含んでいる。 マイクロコントローラ３００はファームウェア診断に使用されるコンピュータ システム２００のハードウェアの最初の部分である。これはコールドリセットか ら始まり、それ自体およびリソースをテストすることができるのに対し、システ ムの他の 部分はウォームリセットに維持されている。システム内のすべての走査可能構成 要素についてＪＴＡＧ境界走査を開始し、内部走査状態も初期化する。分離可能 性を高い水準に維持するため、システムのすべての他の部分を個別の態様でリセ ットさせることを担う。基板ごとの電源投入時テストを監視し、ウォッチドッグ タイマ（ＷＤＴ）機構を制御し、ＥＥＰＲＯＭのフラッシングを処理する。実行 時に、オペレーティングシステムが起動すると、マイクロコントローラ３００は スニッフィングタスクを行って、システムの動作が依然適正に機能していること を確認する。 マイクロコントローラ３００によって行われる電源投入時テストの一覧表を、 第１３Ａ図および第１３Ｂ図に示す。電源投入時に各マザーボード２００上の各 マイクロコントローラ３００によって実行される事象の順序は次のとおりである 。 各マイクロコントローラ３００はほぼ同時にリセットされている。各マイクロ コントローラは次いで、そのオンチップＥＥＰＲＯＭのチェックサムを取り、オ ンチップＳＲＡＭに対するそのアクセスをテストする。エラーとしてのＩＰが検 出され、マイクロコントローラは一般エラー処理機能を実行する。リソ ースバスＬＥＤを設定して、障害の指示を行わせる試みも行われる。マイクロコ ントローラは次いで、ＳＴＯＰ命令を実行する。 各マイクロコントローラはそのオンチップハードワイヤモジュールを初期化す る。そのオンチップＵＡＲＴが初期化されると、コード改訂情報とマイクロコン トローラのリセットの原因が、個々の補助コンソールへ出力される。 各マイクロコントローラはリソースバスハードウェアの次の部分に対してオン ボード診断を実行する。ＴＢＣ７００、ＳＲＡＭ、ＥＥＰＲＯＭ３０２、ＮＯＶ ＲＡＭ／ＲＴＣ、ＤＵＡＲＴ、ＬＳＭ、ＲＳＭ、Ｐ５５５、ＧＭおよびクロック 。基板０のＤＵＡＲＴテストが実行されると、基板０のマイクロコンピュータ３ ００はメッセージをシステムコンソールへ出力する。スロット１のマイクロコン トローラ以外のすべてのマイクロコントローラはそのリソースバステストスィー トの初期にＤＵＡＲＴをテストする。スロット１のマイクロコントローラはその テストスィートの後の段階でＤＵＡＲＴをテストする。このことはスロット０と スロット１がシステムコンソールへの書込みを行い、ＤＵＡＲＴをフィードバッ クするときの外部ループバ ック衝突を防止する。 これらの構成要素のエラーないし障害はマザーボードにとって致命的であると みなされ、基板の構成解除を生じる。以下で、障害が検出されたときに基板上で 生じる構成解除プロセスを説明する。 エラーが検出されると同時に、一般エラー処理機能が実行される。エラーコー ドが補助コンソールへ出力され、障害を示すためにリソースバスＬＥＤを設定す る試みがなされる。 障害情報（エラーコード、テスト／サブテスト、スロット、およびＦＲＵ／サ ブＦＲＵ）をＮＯＶＲＡＭエラーログに書き込む試みがなされる。システムがコ ールドリセットに保持されており、かつ走査テスト／初期化が実行されていない ため、この情報にシステムＪＰがアクセスすることはできない。 メッセージがオンボードの走査可能なメールボックスにおかれて、エラーを受 け取ったマスタマイクロコントローラを通知する。このメッセージの内容は致命 マザーボード構成解除エラーが生じたことを述べているだけのものである。メー ルボックスへの書込みの試みが失敗した場合には、デフォルトのマスタマイクロ コントローラ、すなわちスロット０のマイクロコント ローラがすべての人のスキャンボックスを結局ポーリングするのであるから、こ のことも有効な情報である。マザーボードに壊滅的な障害が生じたことを示すの に十分なＲＥＳＥＴ状況を、違反したマザーボードのメールボックスで見つけ出 す。現行のデフォルトマスタマイクロコントローラでエラーが生じた場合には、 同じステップが行われる。結局、走査メッセージもＤＵＡＲＴループバックトラ フィックも受信せずに二次マスタマイクロコントローラがタイムアウトし、シス テムに関するマスタ権を引き継ぐ。 最後に、マイクロコントローラはＳＴＯＰ命令を実行し、この状態の間、マザ ーボードはコールドリセットに保持される。ＳＴＯＰ命令を実行させるのではな く、マイクロコントローラをアイドルループに保持する試みがなされる。このよ うにして、ＮＯＶＲＡＭエラーログを電源投入プロセスの後の段階で、診断マス タＪＰによって潜在的に読み取ることができる。 コールドリセットはシステムおよび各スロットについてアサート解除され、各 マイクロコントローラはスロット内サイジング情報を判定し、かつインスロット 走査テストを実行する。この時点で、三つのＮＯＶＲＡＭテーブルの最初のもの 、すなわ ち各マザーボードの物理的ハードウェアを記述したテーブルが構築される。イン スロットサイジングは電源およびブロワに対するＳＢ１およびＳＢ２走査ブリッ ジをバイパスするが、これはこれらがオフボード走査テスト中にマスタマイクロ コントローラによってテストされるからである。インスロット走査テスト中にエ ラーが検出された場合には、下記を除いて構成解除するために、上記で概説した ステップにしたがう。 走査テストはオンボードマイクロコントローラ診断テストと異なり、失敗した 場合に、マザーボードの構成解除を必要としない。たとえば、いずれかのドータ ボード個有テストが失敗した場合、そのドータボードだけを構成解除することが 必要である。しかしながら、いずれかのマザーボード個有テストが失敗した場合 には、そのマザーボードが構成解除される。マザーボード／ドータボード相互接 続テストが失敗した場合には、ドータボードまたはマザーボード全体のいずれか が、テストによって与えられている分離の程度に応じて構成解除される。走査テ スト（たとえば、ＴＡＰＩＴ中のＪＰ₀ドータボードの）中にＦＲＵが不良であ ると判定された場合には、これがただちに構成解除され、したがって、走査テス トの他の部分についてはバ イパスされる。すべての個有エラー情報、ならびにオンボードサイジング情報は 各マザーボードのＮＯＶＲＡＭにローカルに維持される。 オンボード走査テストが完了するか、マザーボードが走査テスト中にいずれか の点で不良であると判定された場合には、メッセージが走査可能なメールボック スに入れられて、走査テストの結果に関してマスタマイクロコントローラに通知 される。このメッセージの内容は致命マザーボード構成解除エラーが生じたこと 、あるいはマザーボードがテストに合格したことを述べているだけのものである 。合否メッセージはデフォルトのマスタマイクロコントローラの位置であるスロ ット０のマザーボード用のマイクロコントローラのメール／スキャンボックスに も入れられる。スロット０のマザーボードの障害の場合には、スロット１のマザ ーボードが結局タイムアウトし、マスタ権を引き受け、スロット０のマザーボー ドのスキャンボックス情報へのアクセス権を取得する。 マイクロコントローラはＤＩＲＱ Ｎをアサート解除して、マスタマイクロコ ントローラとの同期を取り、それぞれの走査可能なメールボックスからの他のコ マンドを待つ。マスタマイ クロコントローラが次いで選択される。このようなマスタの目的は一つのマスタ コントローラだけがシステムサイジング情報を収集し、アウトオブスロット走査 テストを実行できるようにすることである。さらに、マイクロコントローラは以 前のテスト障害のため、ならびにスロットハードウェア構成の違いのため同期し なくなる。システム内のすべてのマイクロコントローラを同期させるのは、マス タマイクロコントローラの仕事である。スロット１のマザーボード土のマイクロ コントローラがマスタマイクロコントローラとして選択された場合、この時点以 降、マスタマイクロコントローラはデフォルトのものではなくなる。 マスタマイクロコントローラは他のマザーボード上のマイクロコントローラが インスロット走査テストを完了するのを待つ。これはすべてのマイクロコントロ ーラに走査動作の開始前に、まずＤＩＲＱ Ｎをローにさせることによって達成 される。各マイクロコントローラは走査テストを完了すると、それぞれのＤＩＲ Ｑ Ｎを個別にハイにする。マスタマイクロコントローラはそれ自体のテストを 完了すると、ＤＩＲＱ Ｎラインを監視し、ＤＩＲＱ Ｎラインがハイになると 、すべての走査テス トが完了したことがわかる。すべてのマイクロコントローラはこの時点で同期し ていなければならない。 マスタマイクロコントローラは次いでコンピュータシステムのサイジングを行 って、どの基板が存在しているのかを判定する。サイジングの一部として、各マ イクロコントローラの走査可能なメールボックスをマスタマイクロコントローラ によってポーリングして、リソースバスまたはオンボード走査の障害があったか どうかを判定する。マスタマイクロコントローラ権が移された場合には、メイル ボックスの内容はそのまま残され、待機している要求は確認されないまま残され 、これらのステップを繰り返さなければならない。メイルボックスの情報は各基 板に対する障害を生じたマザーボードの状況を示すか、あるいは移転の指示を示 す。スキャンボックスに指示（すなわち、リセット値）が存在しない場合には、 マザーボードに障害があると想定する。障害が存在している場合には、関連する マザーボードがオフボード走査テストから除外される。この時点で、ＳＥＥＰＲ ＯＭシステムバックパネルＩＤテストが行われ、ＳＥＥＰＲＯＭからのデータを 使用して、マスタマイクロコントローラは三つのＮＯＶＲＡＭテーブルのうち第 二のものを構 築する。このテーブルは前回システムに電源を投入したときのシステムハードウ ェアが何であったかを示すＳＥＥＰＲＯＭサイジング情報を含んでいる。ミッド プレーンＳＥＥＰＲＯＭは「診断マスタ」ＪＰが選択されるまで、新しい構成デ ータによって更新されない。 マスタマイクロコントローラは電源テスト、ブロワテスト、およびバックパネ ル相互接続テストを含む、残りのオフボード走査テストを実行する。以前のテス トの結果として構成解除されたマザーボードはバックパネル相互接続テストには 含められない。オフボード走査テストが成功した場合には、その旨のメッセージ がスロット１のマザーボードのメールボックスに入れられる。ここでアイドルル ープに入っているスロット１のマザーボードのマイクロコントローラはフィード バックＤＵＡＲＴを介してシステムコンソールへ送られた特別な印刷不能文字、 ならびにこの走査可能なメールボックス内の状況メッセージを定期的に調べる。 このＤＵＡＲＴ文字は走査メッセージが送られるのと同時に、すなわちオフボー ド走査テストが完了した直後に、スロット０のマザーボードによって発行される 。 マスタマイクロコントローラがスロット１のマザーボードで ある場合、上述のメッセージバッファおよびＤＵＡＲＴ検査は実行されない。オ フボード走査テストがスロット０のマザーボードに起因する態様、または分離で きない態様で失敗し、現行のマスタがスロット０のマザーボードである場合、マ イクロコントローラのマスタ権が走査可能なメールボックスを介してスロット１ のマザーボードへ渡される。これは二つの事例の第一のものであって、タイムア ウト機構を省いて、マスタ権がスロット０のマザーボードによって直接渡される 。オフボード走査テストが他のマザーボードに起因する態様で失敗し、現行のマ スタが基板０である場合には、問題を起こしたマザーボードが構成解除され、マ スタ権は基板０によって保持される。 オフボード走査テストが失敗し、現行のマスタが基板１である場合には、スロ ット１のマザーボードが必要なステップを取って、障害によって示されるすべて の問題を起こしたマザーボードを構成解除する。エラーがスロット１のマザーボ ードに起因する場合には、致命システムエラーが生じる。上述のいずれかの理由 でマスタ権がまだ渡されていないと想定して、ＤＵＡＲＴおよびメッセージ移転 プロトコルはスロット０のマザーボードから走査テスト障害を検出する代替手段 を提供する。スロ ット１のマザーボードがいずれかの形態の通信を受け取らず、まだマスタになっ ていない場合には、指定されたタイムアウト期間後に、マイクロコントローラの マスタ権を引き継ぎ、マスタマイクロコントローラの上述の動作を行う。 スロット０のマザーボードが自己オフボード走査テスト障害または非属性オフ ボード走査テスト傷害を受けた場合には、エラーがそのＮＯＶＲＡＭにログされ 、マスタ権が渡される。しかしながら、オフボードテストを行えることを除いて 、良品の基板であることが今までのところ判明しているため、マザーボードは構 成解除されない。本来また当然、これがシステム走査機能を実行することを担っ ていない限り、システムの残りの部分に脅威とはならない。スロット１のマザー ボードは引継ぎを行った場合に、すべてのオフボードリソースにアクセスするの に何の問題もないことを証明するためだけに、スロット０のマザーボードがどれ くらい離れているかに関わりなく、オフボード走査テストをもっとも先頭から開 始しなければならない。スロット１のマザーボードがスロット０のマザーボード で問題を検出した場合には、スロット０のマザーボードが構成解除される。問題 が見つからなかった場合には、スロット０のマザーボ ードの問題はそのオフボード走査ハードウェアに起因するものである。テストを 継続した場合に他のことが明らかとならない限り、これは良好なシステムボード である。 構成解除するために、マスタマイクロコントローラは走査可能なメールボック スを介してコマンドを発行する。構成解除メッセージを受信することにより、問 題を起こしたマザーボードはＮＯＶＲＡＭテーブルに保管されている現行の基板 状況のローカルコピーを更新する。 マスタマイクロコントローラは走査可能なメールボックスを介して、あらゆる マイクロコントローラにシステムおよびスロットの両方に対してウォームリセッ トをアサート解除するように伝え、ＪＰＳをリセットから解除し始める。すべて のマイクロコントローラはこの時点で同期していなければならない。各マザーボ ードのマイクロコントローラはＮＯＶＲＡＭテーブルに示されている、開始され ようとしているＪＰテストに構成解除されたドータボードとマザーボードとが含 まれないようにする。上述したように、走査可能なメールボックスはすべて各マ ザーボードの合否の指示を依然含んでいる。ローカルＮＯＶＲＡＭが「診断マス タ」によってアクセス不能であり、それ故、 障害の少なくとも若干の指示を維持している場合、この情報は維持される。 マイクロコントローラは各インスロットＪＰを一つずつリセットから解除する 。各ＪＰは基本サニティ診断を含んでいる「一次テスト」のスィートを実行する 。マイクロコントローラはインスロットＪＰによって更新されたオンボードＳＲ ＡＭ位置を読み取ることによって、これらのテストの状況を監視する。このよう にして、マイクロコントローラはテストの完了、失敗およびハングを認識するこ とができる。 各マイクロコントローラはインスロットＪＰ（その「一次テスト」を正常に完 了した）を選択して、「二次テスト」スィートを実行する。このテストスィート はメモリおよびＩ／Ｏ初期化／テストという時間のかかる動作を含んでいる。し かしながら、このようなテストを並列に、すなわちマザーボードを横切って行え るようにすることにより、全体的な電源投入時間の短縮が援助される。一次テス トの場合と同様にして、各マイクロコントローラはテスト完了、障害およびハン グを含んでいる。二次テストは少なくとも一つのすべての広範囲のテストを渡す か、すべてのインスロットＪＰが使い切られるまで、二次テス トが実行される。各マイクロコントローラは次いで、「ボードスレーブ」および 「ボードマスタ」メッセージを、該当するインスロットＪＰに送る。 マスタマイクロコントローラは上述したＤＩＲＱ Ｎ機構を介して、すべての ＪＰの「二次テスト」の完了を待機する。マスタマイクロコントローラは次いで 、その基板マスタＪＰに「三次テスト」を実行するよう伝える。このテストの最 初の部分はマスタがＲＩ／リソースバスパスを介して、各非構成解除マザーボー ドのＮＯＶＲＡＭから広範囲の構成情報を読み取った場合に開始される。この情 報はマスタが三次テストを行うのに必要とされる。このテストスィートはすべて のＪＰおよびメモリの診断を含んでいる。 テストが成功した場合、「診断マスタ」メッセージがこの基板マスタＪＰへ送 られる。スロット０のマザーボードで三次テストが失敗した場合には、エラーが ＮＯＶＲＡＭにマークされ、システムはデフォルトマスタとしてのスロット１の マザーボードのマイクロコントローラだけを使用して再び電源投入を試みる。ス ロット１のマザーボードも三次テストに失敗した場合には、致命システムエラー が生じる。いずれかのマスタが三次テ スト中に他のマザーボードで問題を検出した場合には、これらの障害を起こした マザーボードが構成解除される。「診断マスタ」が最終的に選択されると、その 関連するマザーボードがグローバルリソースボードとしてマップされる。 診断マスタを選択する全プロセス中に、すべての障害を起こしたテストとその 結果生じたマザーボード／ドータボードの構成解除は各基板ＮＯＶＲＡＭエラー ログおよびＮＯＶＲＡＭ構成テーブルにログされる。オンボードマイクロコント ローラ診断および走査障害について行われたものとまったく同じである。「診断 マスタ」選択の完了時に、診断マスタＪＰは各種のＮＯＶＲＡＭをポーリングし て、完全なエラーおよび構成解除情報があれば、これを判定する。すべての現行 のシステム構成情報はシステムＩＤ ＳＥＥＰＲＯＭ２０４に書き込まれる。 機械開始（ＭＩ）コールアウトをここで発行して、すべての失敗したテストお よび構成解除にフラグをつけ、すべてのスキャンボックスをクリアする。ＮＯＶ ＲＡＭのこのポーリングはリソースバスのＲＩ ＡＳＩＣアクセスを介して、診 断マスタによって行われる。すでに構成解除されているいずれかのマザーボード に対してこのＲＩパスアクセスが失敗した場合、まだ 存在しているスキャンボックス情報を限定された情報源として使用することがで きる。あるいは、ＮＯＶＲＡＭにアクセスし、障害を起こしたマザーボードのス キャンボックスを介して情報を戻すように、ＤＭが障害を起こしたマザーボード マイクロコントローラに要求することができる。さらに他の態様においては、基 板を構成解除する直前に、エラーおよび構成解除情報をローカルマザーボードＳ ＥＥＰＲＯＭにコピーする。そこから、マスタマイクロコントローラはオフボー ド走査を介して、情報にアクセスすることができる。 最後に、各マイクロコントローラはその「アイドルループ」に入る。ループ内 で、マイクロコントローラは定期的にオンボードＳＲＡＭを読み取って、システ ムＪＰからの（グローバルまたはローカルな）要求を処理する。さらに、ウォッ チドッグ処理、基板スニッフィング、および実行ＬＥＤ点滅をこのループ内で定 期的に実行する。 各ＪＰがリセットから抜ける時までに、各基板上のマイクロコントローラがそ のローカルリソース２６０（たとえば、ＮＯＶＲＡＭ、ＥＥＰＲＯＭ、ＳＲＡＭ など）、ブロワ、および電源にあるあらゆる物をテストしているものと想定する 。また、 マザーボードも走査テストされている。上記のテストに何らかの障害がある場合 には、マイクロコントローラはマザーボードが適正に機能するのに最小限の要件 を満たしていることを確認するための処置を取る。それ以外の場合には、そのマ ザーボードに対するＪＰはいずれもリセットから解除されず、マザーボードはリ セット状態に戻される。さらに、ＪＰは電源投入時にブロワおよび電源の障害を 調べない。 ＪＰ ＰＲＯＭ電源投入シーケンスは三つの段階に分割されている。各ステッ プの実行時に、各ＪＰはその基板上のマイクロコントローラへメッセージを送り 、ＮＯＶＲＡＭでテストされようとしているＦＲＵまたはＤＲＵを書き込む。エ ラーコードもＮＯＶＲＡＭに書き込まれるので、障害／ハングが生じた場合に、 システムは問題がどこにあるかを知り、ＭＩコールアウトを行うための情報を有 する。テストが失敗した場合、マイクロコントローラはＪＰからエラーメッセー ジを取得し、またハングの場合には、マイクロコントローラはタイムアウトする 。第１４図から第１６図には、ＪＰおよびＤＭ ＪＰによって行われる電源投入 時テストの一覧表が挙げられている。 各基板上のＪＰはＪＰ₀、ＪＰ₁、ＪＰ₂、およびＪＰ₃の順 でリセットから解除される。次のステップの各々に対して、各ＪＰにより三つの 処置が行われる。１）マイクロコントローラに次にどのテストを実行するかを知 らせる。２）テストに関与するＦＲＵの名前およびエラーコードをＮＯＶＲＡＭ に書き込む。３）テストを実行する。各段階の完了時に、ＪＰはマイクロコント ローラからの、次に何をするか、すなわち次の段階へ進むのか、アイドル状態の ままでいるのかの命令を待つ。 一次段階テストの場合、マイクロコントローラはそのマザーボード上の各ＪＰ を一つずつリセット状態から取り出す。一次段階では、次のテストが行われる。 −ＪＰが自己テストを実行して、適正に機能していることを確認する。 −ＪＰがＰＲＯＭアクセステストを実行して、ＰＲＯＭに適正にアクセスでき ることを確認する。 −ＪＰがローカルＳＲＡＭアクセスをテストする。 −ＪＰがＮＯＶＲＡＭアクセスをテストする。 −ＪＰがＳＲＡＭ内のスタック、ＳＣＭ、ＦＥ、およびスパッドを初期化する 。 −ＪＰが障害をドータボードに分離するテスト（すなわち、 ８８１１０／８８４１０キャッシュ、ＣＩ、ＴＬＣＣ、ＥＤＡＣテスト）を実行 する。これらのテストの中には、リセット状態でない複数のＪＰがある場合に、 ＪＰ間の対話をテストできるが、それでもドータボードへ分離するように戻るも のもある。 −ＪＰがそれ自体からの読み書きのためにバックドア方法を使用することを含 む、ＲＩレジスタアクセス（読み書き）テストを実行する。 −ＪＰがＰＩレジスタアクセス（読み書き）テストを実行する。 −ＪＰがＧＧレジスタアクセス（読み書き）テストを実行する。 −ＪＰがＭＣレジスタアクセス（読み書き）テストを実行する。 −ＪＰがマザーボード上のＭＣ、ＰＩ、ＥＤＡＣレジスタおよびメインメモリ をサイジングし、初期化する。 −ＪＰがそのマザーボード上にＳＩＭＭがある場合に、クイックメインメモリ テストを実行する。このテストはメモリの第一のバンクの第一のＳＩＭＭでのみ 実行される（すなわち、せいぜい３２ＭＢがテストされる）。このテストはＪＰ がメモリ にアクセスできることを確認する。 マイクロコントローラはステップのいずれかで失敗したＪＰをリセット状態に する。ＪＰドータボード上の二つのＪＰのいずれか一方がこのテストのいずれか で失敗した場合には、そのＪＰおよびドータボードにデッドとマークをつけ、構 成解除する。また、ＤＭによってＭＩコールを後で行う。両方のＪＰドータボー ドが構成解除された場合には、関連するマザーボードの他のものが、ＤＭが判定 された後でテストされる。すべてのドータボードがスロット０および１の両方で 不良品である場合には、システムの電源が切られる。 各ＪＰは一次段階を完了した後、二次段階へ進むか、あるいはスレーブＪＰに なり、アイドルループに入るかがマイクロコントローラによって通知されるのを 待つ。次のテストが二次段階で実行される。 −ＪＰがそれ自体の基板のサイジングを行い、その情報をＮＯＶＲＡＭに書き 込む。 −ＪＰがグローバルテストパターンを書き込み、後でテストするためパターン 有効フラグをＳＲＡＭに設定する。 −ＪＰがすべてのＭＡＤＶレジスタをその基板に設定する。 −ＪＰがいくつかの広範囲なテストをＭＣ ＥＤＡＣ、ディレクトリＳＩＭＭ 、およびオンボードメインメモリで実行する。 −ＳＩＭの障害があった場合、ＪＰＰＲＯＭがエラー状態のＳＩＭＭバンクを 構成解除する。ＭＣ、ＥＤＡＣ、およびディレクトリにおけるテストのいずれか が失敗した場合には、メモリサブシステム全体を構成解除する。 −ＪＰがそのオンボードメインメモリ（存在している場合）を使用して、オン ボードキャッシュテストを実行する。 −これらのテストのいずれかが失敗したら、ＪＰが搭載されているドータボー ドが構成解除される。 −ＪＰがすべてのＰＣＩ装置のサイジングを行い、それ自体の基板上のＧＧを 初期化する。 −ＪＰが広範囲なテストを統合ＳＣＳＩおよびＬＡＮコントローラで実行する 。これらのテストはマザーボード上の各ＧＧＡＳＩＣで一つずつ実行される。テ ストのいずれかが失敗した場合には、ＧＧ／ＰＣＩバスサブシステムが構成解除 される。両方のＧＧ ＡＳＩＣに障害があれば、マザーボードが構成解除される 。 −各基板マスタはすべてのオンボード情報（たとえば、どの ＡＳＩＣが良品／不良品なのか、どのＪＰが良品／不良品なのか、そのＰＲＯＭ の改訂番号など）を収集し、これをＮＯＶＲＡＭに書き込む。 −各基板マスタは基板に残っているもの、たとえばモデムを初期化する。 上述のテストは他の基板上でも互いに並列に実行される。これらのタスクが行 われてから、基板はＰＩバス上で使用可能とされる。このテストは特定の基板を 診断マスタ権について考慮できるかどうかを判定するために使用される。 マスタマイクロコントローラはそのマザーボード上の最初のＪＰに、活動診断 マスタ（ＡＤＭ）になり、三次段階のテストに進み、これを行うための二次段階 のテストが正常に完了したことを通知し、他のＪＰは命令を待つ。以下のテスト が三次段階で行われる。 −ＡＤＭが自己ＰＩループバックテスト（ＴｈＤ）を実行する。 −ＡＤＭがオフボードテストを実行して、システム内の他の基板にアクセスで きるかどうかを判定する。 −ＡＤＭがシステム内のＪＰに広範囲なキャッシュテストを 実行するよう通知する。 −ＡＤＭがＲＩバックドア法を使用して、各ＡＣＴＩＶＥ基板の構成情報を収 集する。 −ＡＤＭがミッドプレーン上で使用可能となる。すなわち、ＲＩおよびＰＩ両 方におけるグローバルビットをリセットする。 −ＡＤＭが稼働中のＪＰが載っていない他のマザーボードを初期化し、これを テストするか、ニアメモリを有していない基板上でＩ／Ｏテストを実行する。Ｄ Ｍはそれ自体の基板上のメモリをＳＣＳＩスクリプト位置に使用する。 −ＡＤＭのＮＯＶＲＡＭ内のテーブル１、２、および３の間でハードウェア構 成情報が異なっている場合、ＡＭＤがＭＩコールを行う。 −ＡＤＭがマスタマイクロコントローラに、そのＮＯＶＲＡＭ−テーブル３内 の情報に従ってバックパネル上のＳＥＥＰＲＯＭを更新するよう通知する。 −ＡＤＭがシステム全体に対して最終的な初期化を行い、オペレーティングシ ステム、すなわちＤＧ／ＵＸに対していくつかの制御スペースレジスタを設定す る。 −ＡＤＭがすべての良品のスレーブＪＰにアイドルループか ら抜けるように通知し、ＳＣＭに入る。 上記により四つの結果が生じると考えられる。 １）すべてのテストに合格する。ＡＤＭはＤＭとなり、他のステップを完了し、 ＳＣＭで停止する。 ２）テストが失敗し、ＡＤＭはそれがそれ自体のマザーボード上の問題であるこ とを知る。 ３）これらのテストの実行中にＡＤＭがハングし、そのマイクロコントローラが タイムアウトする。 ４）テストが失敗し、ＡＤＭはどの基板が問題なのかを知る。 事例３を除くすべての場合に、ＡＤＭはマスタマイクロコントローラにテスト の結果を通知する。事例２および３の場合、マスタマイクロコントローラはその ＳＥＥＰＲＯＭ内でそれ自体をデッドとマークし、システムに再度電源を投入す る。事例４の場合、マスタマイクロコントローラは障害を生じた基板のマイクロ コントローラに、それ自体をシステムから構成解除するよう通知する。マスタマ イクロコントローラは肯定応答を取得した後、ＡＤＭに三次テストを再起動し、 キャッシュテストを実行するよう通知する。 上述のマイクロコントローラおよびＪＰのテストが行われた 後、コンピュータシステムはデフォルトのブートパスでブートする。オペレーテ ィングシステム（ＤＣ／ＵＸ）のブート後、すべてのＪＰはオペレーティングシ ステムの制御を受け、ＪＰＰＲＯＭはシステムコールが行われた場合を除き、実 行されなくなる。 システムの動作中に、各マザーボード２０２上のマイクロコントローラ３００ はコンピュータシステムのある種の部品が適正に機能していることを確認するス ニッフィングタスクを実行する。リソースバス固有のテストは、ＮＯＶＲＡＭチ ェックサムテスト、ＤＵＡＲＴ機能性テスト、ＰＳＳＳ一致による電源／ブロワ 状況テスト、ＥＥＰＲＯＭチェックサムテストおよびＴＢＣテストを含んでいる 。マスタマイクロコントローラも、走査チェーン動作により電源およびブロワの 状況の設定を担う。マイクロコントローラはセマフォロックをチェックしてから 、スニッフィングタスクでこれらの領域のいずれかにアクセスし、ＪＰが領域の 更新または領域へのアクセスを試みたときに、データが失われないようにする必 要がある。 上記したように、バックプレートのスロット０および１にあるマザーボード上 のマイクロコントローラおよびＪＰだけが、 マスタマイクロコントローラおよび診断マスタそれぞれの存続可能な候補である 。デフォルトでは、スロット０のマザーボード上のマイクロコントローラと、Ｊ Ｐの一つとがこれに指定される。両方のスロットのマザーボードおよび／または 両方のスロットのＪＰが障害を生じており、構成解除可能である場合には、シス テムが遮断される。 本発明の好ましい実施の形態を特定の用語を使用して説明してきたが、このよ うな説明は説明のためだけのものであり、以下の請求の範囲の精神および範囲を 逸脱することなく、変更および改変を行えることを理解すべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コツクス，ジヨージフ アメリカ合衆国、マサチユーセツツ・ 02346、ミドルボロ、ノース・メイン・ス トリート（番地なし) (72)発明者 ジエリナス，ロバート・ジー アメリカ合衆国、マサチユーセツツ・ 01581、ウエストボロ、フランダース・ロ ード・47 (72)発明者 ジロツト，バリー・イー アメリカ合衆国、マサチユーセツツ・ 01640、ウシエスター、サンダーランド・ ロード・270−46 (72)発明者 ガイヤー，ジエイムズ・エム アメリカ合衆国、マサチユーセツツ・ 01532、ノースボロ、ブルアー・ストリー ト・246 (72)発明者 ヘイダ，アンドレア アメリカ合衆国、マサチユーセツツ・ 01720、アクトン、マグノリア・ドライ ブ・４ (72)発明者 ホツク，ダン・アール アメリカ合衆国、マサチユーセツツ・ 01545、シユローズベリー、ベイベリー・ サークル・11 (72)発明者 ハント，マイケル・エフ アメリカ合衆国、マサチユーセツツ・ 01721、アツシユランド、ジヨアンヌ・ド ライブ・７・ナンバー・３ (72)発明者 キーテイング，デイビツド・エル アメリカ合衆国、マサチユーセツツ・ 01746、ホリストン、パインクレスト・ロ ード・56 (72)発明者 キメル，ジエフ・エス アメリカ合衆国、ノース・カロライナ・ 27514、チヤペル・ヒル、クレイン・メド ウ・プレイス・107 (72)発明者 パイク，ロブ・ジエイ アメリカ合衆国、マサチユーセツツ・ 01609、ウスター、ソマーセツト・ストリ ート・15・ナンバー・３ (72)発明者 ラドグナ，トム・ブイ アメリカ合衆国、マサチユーセツツ・ 01701、フラミントン、ポーツモア・レイ ン・５ (72)発明者 ルークス，フイル・ジエイ アメリカ合衆国、マサチユーセツツ・ 01746、ホリストン、ジヨーンズ・ロー ド・12 (72)発明者 シヤーマン，アート・エイ アメリカ合衆国、マサチユーセツツ・ 01721、アツシユランド、ミーテイングハ ウス・96 (72)発明者 スポーター，マイクル アメリカ合衆国、マサチユーセツツ・ 02181、ウエルズリー、ロングフエロー・ ロード・31 (72)発明者 トウルーベンバツク，リズ・エム アメリカ合衆国、マサチユーセツツ・ 01776、サドベリー、フアイヤーカツト・ レイン・５ (72)発明者 タツカー，ダグ・ジエイ アメリカ合衆国、マサチユーセツツ・ 01532、ノースボロ、サイヤー・ストリー ト・10・エム (72)発明者 バレンタイン，ロブ・ピー アメリカ合衆国、マサチユーセツツ・ 01501、アーバーン、グリーンウツド・ド ライブ・10 (72)発明者 ユン，サイモン・エヌ アメリカ合衆国、マサチユーセツツ・ 02146、ブルツクライン、ハーバード・ア ベニユー・48・ナンバー・５

Claims (1)

1. 【特許請求の範囲】 １．障害状態の発見後コンピュータシステムを自動的に回復する方法であって、 自己テストおよび自己診断機能を有するコンピュータシステムを設けるステッ プと、 コンピュータシステムを自動的にテストするステップと、 前記テストステップにより一つまたは複数の障害構成要素の存在を自動的に特 定するステップと、 コンピュータシステムを構成解除して、前記の自動特定ステップにより特定さ れた障害構成要素を機能的にコンピュータシステムから除去するステップと を備えている方法。 ２．前記テストステップの前に、前記コンピュータシステムのメモリの内容を回 復するステップをさらに含んでいる請求の範囲第１項に記載の方法。 ３．前記回復ステップがコンピュータシステムの構成要素に関する、および構成 要素間の相互接続に関する連続性チェックを行うことを含んでいるテストステッ プを含んでおり、前記の特 定が連続性チェックを分析して、障害構成要素および相互接続を特定することを 含んでいる請求の範囲第１項に記載の方法。 ４．提供されるコンピュータシステムが少なくとも一個の特定用途向け集積回路 （ＡＳＩＣ）を含んでおり、前記ＡＳＩＣが該ＡＳＩＣの論理Ｆ／Ｆへクロック パルスを自動的および選択的に分配するゲート式バランスクロックツリー回路を 有しており、クロックツリーがこれから延びる複数のブランチを有しており、前 記方法が ゲート式バランスクロックツリー回路を構成して、コンピュータシステムが第 一の動作状態にあるときに、クロックパルスが少なくともいくつかの論理Ｆ／Ｆ に分配されるようにするステップと、 ゲート式バランスクロックツリー回路を再構成して、コンピュータシステムが 第二の動作状態にあるときに、少なくともいくつかの論理Ｆ／Ｆへのクロックパ ルスの分配をブロックするようにするステップ とをさらに含んでいる請求の範囲第１項に記載の方法。 ５．コンピュータシステムが二つの冗長システムクロックをさらに含んでおり、 一方のシステムクロックのクロックが一時に コンピュータシステムに与えられ、 前記方法がコンピュータシステムへクロックを与えるシステムクロックを障害 について監視するステップと、 前記監視ステップがシステムクロックの障害を特定したときに、コンピュータ システムを構成して、障害を起こしたシステムクロックを機能的に除去し、その 後クロックを冗長システムクロックから供給するステップとをさらに含んでいる 請求の範囲第１項に記載の方法。 ６．特定用途向け集積回路（ＡＳＩＣ）の論理フリップフロップ（Ｆ／Ｆ）へク ロックパルスを自動的選択的に供給するゲート式バランスクロックツリー回路で あって、 クロックパルスがＡＳＩＣの論理Ｆ／Ｆへ流れ、クロックツリー回路がこれか ら延びている複数のブランチを有しているクロックトランクと、 少なくともいくつかの論理Ｆ／Ｆに給送を行っているクロックトランクの少な くとも一つのブランチに配置された少なくとも一つのＡＮＤゲートと、 少なくとも一つのＡＮＤゲートの各々を制御して、少なくともいくつかの論理 Ｆ／Ｆにいくつかのクロックパルスだけが給 送されるようにする制御回路とを備えており、 ＡＳＩＣを使用するコンピュータシステムの第一の動作状態の間中、クロック パルスが少なくともいくつかの論理Ｆ／Ｆに給送されることをＡＮＤゲートが自 動的に可能とするように前記制御回路が構成されており、コンピュータシステム の第二の動作状態にあるときに、クロックパルスがＡＮＤゲートにより自動的に ブロックされるようにも前記制御回路が構成されている ゲート式バランスクロックツリー回路。 ７．クロックトランクへ給送されるクロック信号を制御する位相ロックループ装 置（ＰＬＬ）と、 前記ＰＬＬおよび前記クロックツリーの選択されたブランチに電気的に接続さ れた遅延セルとをさらに含んでおり、遅延セルがクロックツリーの選択されたブ ランチからの各クロックパルスを所定量遅延させて、論理Ｆ／Ｆへのクロックパ ルスのスキュー解除を行い、 コンピュータシステムの第二の動作状態にあるときに、選択されたブランチか らのクロックパルスがＰＬＬへ行くのをブロックされない 請求の範囲第６項に記載のゲート式バランスクロックツリー回路。 ８．第三の動作状態にあるときに、ＡＮＤゲートがクロックパルスを論理Ｆ／Ｆ へ給送できるように前記制御回路が構成されている請求の範囲第６項に記載のゲ ート式バランスクロックツリー回路。 ９．第一の動作状態がコンピュータシステムの正規動作に対応しており、第二の 動作状態がコンピュータシステムの致命エラー状態に対応しており、第三の動作 状態が電源投入時および致命エラー状態後の少なくとも一方のコンピュータシス テムのシステムテストに対応している請求の範囲第８項に記載のゲート式バラン スクロックツリー回路。 １０．クロックトランクの選択されたブランチ以外のすべてのブランチを通るク ロックパルスを制御する複数のＡＮＤゲートをさらに含んでいる請求の範囲第６ 項に記載のゲート式バランスクロックツリー回路。 １１．特定用途向け集積制御回路（ＡＳＩＣ）の論理フリップフロップ（Ｆ／Ｆ ）へのクロックパルスを制御する方法であって、 論理Ｆ／Ｆへクロックパルスを自動的選択的に分配する、複数のブランチが延 びているゲート式バランスクロックツリー回路を有するＡＳＩＣを設けるステッ プと、 ゲート式バランスクロックツリー回路を構成して、コンピュータシステムが第 一の動作状態にあるときに、クロックパルスが少なくともいくつかの論理Ｆ／Ｆ に給送されるようにするステップと、 ゲート式バランスクロックツリー回路を再構成して、コンピュータシステムが 第二の動作状態にあるときに、少なくともいくつかの論理Ｆ／Ｆへのクロックパ ルスの分配をブロックするステップと を備えているクロックパルスを制御する方法。 １２．ゲート式バランスクロックツー回路が少なくとも一つのＡＮＤゲートを含 んでおり、前記構成ステップが一つの信号をＡＮＤゲートに与えて、クロックパ ルスが分配されるようにすることを含んでおり、前記再構成ステップが第二の信 号をＡＮＤゲートに与えて、クロックパルスをブロックすることを含んでいる請 求の範囲第１１項に記載のクロックパルスを制御する方法。 １３．ゲート式バランスクロックツリー回路がクロックトランクへ給送されるク ロック信号を制御する位相ロックループ装置（ＰＬＬ）を含んでおり、 前記方法が クロックパルスをクロックツリー回路の選択したブランチからＰＬＬへフィー ドバックするステップと、 フィードバックされるクロックパルスを所定量遅延させて、論理Ｆ／Ｆへのク ロックパルスのスキュー解除を行うステップとをさらに含んでおり、 コンピュータシステムの第二の動作状態にあるときに、フィードバックされる クロックパルスがＰＬＬへ行くのをブロックされない請求の範囲第１１項に記載 のクロックパルスを制御する方法。 １４．クロックパルスが分配されるようにゲート式バランスクロックツリー回路 を構成する前記ステップが、コンピュータシステムが第三の動作状態にあるとき にも行われる請求の範囲第１１項に記載のクロックパルスを制御する方法。 １５．第一の動作状態がコンピュータシステムの正規動作に対応しており、第二 の動作状態がコンピュータシステムの致命エ ラー状態に対応しており、第三の動作状態が電源投入時および致命エラー状態後 の少なくとも一方のコンピュータシステムのシステムテストに対応している請求 の範囲第１４項に記載のクロックパルスを制御する方法。 １６．ゲート式バランスクロックツリー回路が複数のＡＮＤゲートを含んでおり 、前記構成ステップが一つの信号を複数のＡＮＤゲートに与えて、クロックパル スが分配されるようにすることを含んでおり、前記再構成ステップが第二の信号 を複数のＡＮＤゲートに与えて、クロックパルスをブロックすることを含んでい る請求の範囲第１１項に記載のクロックパルスを制御する方法。 １７．クロックパルスが第二の信号によってクロックツリー回路の選択されたブ ランチ以外のすべてのブランチにおいてブロックされる請求の範囲第１６項に記 載のクロックパルスを制御する方法。 １８．コンピュータシステムにクロックパルスを供給するシステムにおいて、 少なくとも第一および第二のクロック生成および分配装置を備えており、第一 のクロック生成および分配装置がシステムに よって供給されるクロックパルスの供給源として設定されており、 第一および第二のクロック生成および分配装置の各々が 周期的な信号パルスを生成するように電気的に構成された一次発振回路と、 発振回路によって生成された周期的パルスを監視して、回路の障害を検出する ように電気的に構成された検出回路と、 発振回路の障害の検出を表す出力信号をもたらすように構成された、検出回路 に応答する信号生成回路とを含んでおり、 第一のクロック生成および分配装置の信号生成回路からの障害信号に応じる第 二のクロック生成および分配装置として、クロック供給システムが供給されるク ロックパルスの供給源を自動的に再指定するように構成されたクロックパルスフ ェイルオーバ回路を前記システムが備えている クロック供給システム。 １９．検出回路が発振回路と異なる周波数で周期的な信号を生成する二次発振回 路と三つのフリップフロップ（Ｆ／Ｆ）とを含んでおり、三つのＦ／Ｆが互いに 、また一次および二次発振回路と電気的に相互接続されて、Ｆ／Ｆが一次発振回 路の障害 を検出し、障害を表す出力を与える請求の範囲第１８項に記載のクロックパルス 供給システム。 ２０．障害を表す出力が三つのＦ／Ｆのうち二つからの信号出力である請求の範 囲第１９項に記載のクロックパルス供給システム。 ２１．三つのＦ／Ｆがそれぞれ第一、第二、および第三のＦ／Ｆであり、第一の Ｆ／Ｆが第二および第三のＦ／Ｆならびに二次発振回路に電気的に相互接続され ており、第二および第三のＦ／Ｆが一次発振回路に電気的に相互接続されている 請求の範囲第１９項に記載のクロックパルス供給システム。 ２２．一次発振回路が１００ＭＨｚの水晶を含んでおり、二次発振回路が１０５ ＭＨｚの水晶を含んでいる請求の範囲第１９項に記載のクロックパルス供給シス テム。 ２３．コンピュータシステムにおいてクロックパルスを供給する方法において、 周期的な信号パルスを生成する二つの冗長信号生成装置と、一方の装置が供給 されるクロックパルスの供給源として当初指定される供給されるクロックパルス の供給源を自動的選択可能に制御する回路とを含んでいるクロック供給システム を設ける ステップと、 システムに対してクロックパルスを供給する信号生成装置によって生成される 周期的な信号を監視するステップと、 周期的な信号パルスを生成する第一の装置の障害の検出に応じて冗長信号発生 装置へ自動的にフェイルオーバするステップと を備えているクロックパルス供給方法。 ２４．各信号生成装置が異なる周波数で周期的な信号パルスを生成する一次およ び二次発振回路を含んでおり、前記監視ステップが一次および二次発振回路の出 力を監視して、一次監視装置の障害を検出することを含んでいる請求の範囲第２ ３項に記載のクロックパルス供給方法。 ２５．高稼働率スケーラブルマルチプロセッサコンピュータシステムにおいて、 少なくとも一本のバックプレーン通信バスと診断バスを含んでいるバックプレ ーンと、 前記バックプレーンに脱着可能に接続され、各々が前記の少なくとも一本のバ ックプレーン通信バスと前記診断バスとにインタフェースしている複数枚のマザ ーボードとを備えており、 前記複数枚のマザーボードの各々が 前記複数枚のマザーボードの少なくとも一枚を前記の少なくとも一本のバック プレーン通信バスにインタフェースする少なくとも一つのバックプレーン通信バ スインタフェース機構と、 前記複数枚のマザーボードの間に分散されたメインメモリ、他のマザーボード 上のキャッシュとのメインメモリの一貫性を維持するディレクトリメモリ、およ び前記メインメモリおよびディレクトリメモリにアクセスし、かつ前記マザーボ ード通信バスとインタフェースするメモリコントローラモジュールを含んでいる メモリシステムと、 前記マザーボードに脱着可能に接続され、前記マザーボード通信バスとインタ フェースする少なくとも一枚のドータボードとを含んでおり、前記の少なくとも 一枚のドータボードが 前記の少なくとも一枚のドータボードを前記マザーボード通信バスおよび前記 ドータボード上のローカルバスにインタフェースするマザーボード通信バスイン タフェースモジュールと、 キャッシュメモリおよび前記スケーラブルマルチプロセッサコンピュータシス テムのプロセッサに対して前記キャッシュメモリを維持するキャッシュコントロ ーラモジュールを含んでい る少なくとも一つのキャッシュメモリシステムとを含んでおり、 前記複数枚のマザーボードの各々が 前記複数枚のマザーボードの各々を前記バックプレーン診断バスにインタフェ ースするバックプレーン診断バスインタフェース機構と、 情報を処理し、出力をもたらすマイクロコントローラと、 レジスタが含まれているテストバスコントローラ機構と、 をさらに含んでおり、 前記コンピュータシステムが 各マザーボードおよび前記少なくとも一枚のドータボードの各々に実装された 機能性構成要素を前記テストバスコントローラに電気的に相互接続する走査チェ ーンと、 機能性構成要素ならびに電気接続および相互接続を自動的にテストし、障害構 成要素の存在を自動的に判定し、障害構成要素をコンピュータシステムから自動 的にかつ機能的に除去する命令および基準を含んでいる、前記マイクロコントロ ーラによって実行されるアプリケーションプログラムと をさらに含んでいる高稼働率スケーラブルマルチプロセッサコンピュータシステ ム。 ２６．前記の複数枚のマザーボードの少なくとも一枚と前記の少なくとも一枚の ドータボードが少なくとも一つの特定用途向け集積回路（ＡＳＩＣ）をさらに含 んでおり、前記ＡＳＩＣがＡＳＩＣの論理Ｆ／Ｆへ自動的選択的にクロックパル スを分配するゲート式バランスクロックツリーを有しており、該ゲート式バラン スクロックツリー回路が クロックパルスがＡＳＩＣの論理Ｆ／Ｆへ流れ、クロックツリーがこれから延 びている複数のブランチを有しているクロックトランクと、 少なくともいくつかの論理Ｆ／Ｆに給送を行っているクロックトランクの少な くとも一つのブランチに配置された少なくとも一つのＡＮＤゲートと、 少なくとも一つのＡＮＤゲートの各々を制御して、少なくともいくつかのＦ／ Ｆにいくつかのクロックパルスだけが給送されるようにする制御回路とを含んで おり、 コンピュータシステムの第一の動作状態の間中、クロックパルスが少なくとも いくつかの論理Ｆ／Ｆに給送されることをＡＮＤゲートが自動的に可能とするよ うに前記制御回路が構成されており、コンピュータシステムの第二の動作状態に あるとき に、クロックパルスがＡＮＤゲートにより自動的にブロックされるようにも前記 制御回路が構成されている 請求の範囲第２５項に記載の高稼働率スケーラブルマルチプロセッサコンピュー タシステム。 ２７．前記ゲート式バランスクロックツリー回路が クロックトランクへ給送されるクロック信号を制御する位相ロックルーブ装置 （ＰＬＬ）と、 前記ＰＬＬおよび前記クロックツリーの選択されたブランチに電気的に接続さ れた遅延セルとをさらに含んでおり、遅延セルがクロックツリーの選択されたブ ランチからの各クロックパルスを所定量遅延させて、論理Ｆ／Ｆへのクロックパ ルスのスキュー解除を行い、 コンピュータシステムの第二の動作状態にあるときに、選択されたブランチか らのクロックパルスがＰＬＬへ行くのをブロックされない 請求の範囲第２６項に記載の高稼働率スケーラブルマルチプロセッサコンピュー タシステム。 ２８．第三の動作状態にあるときに、ＡＮＤゲートがクロックパルスを論理Ｆ／ Ｆへ給送できるように前記制御回路が構成さ れている請求の範囲第２６項に記載の高稼働率スケーラブルマルチプロセッサコ ンピュータシステム。 ２９．第一の動作状態がコンピュータシステムの正規動作に対応しており、第二 の動作状態がコンピュータシステムの致命エラー状態に対応しており、第三の動 作状態が電源投入時および致命エラー状態後の少なくとも一方のコンピュータシ ステムのシステムテストに対応している請求の範囲第２８項に記載の高稼働率ス ケーラブルマルチプロセッサコンピュータシステム。 ３０．前記ゲート式バランスクロックツリー回路がクロックトランクの選択され たブランチ以外のすべてのブランチを通るクロックパルスを制御する複数のＡＮ Ｄゲートをさらに含んでいる請求の範囲第２６項に記載の高稼働率スケーラブル マルチプロセッサコンピュータシステム。 ３１．前記の少なくとも一つのＡＳＩＣの各々が前記の少なくとも一つの走査チ ェーンに相互接続されて、前記マイクロコントローラが前記の少なくとも一つの ＡＳＩＣの各々をテストできる請求の範囲第２６項に記載の高稼働率スケーラブ ルマルチプロセッサコンピュータシステム。 ３２．コンピュータシステムにクロックパルスを供給するシス テムをさらに含んでおり、該システムが 少なくとも第一および第二のクロック生成および分配装置を含んでおり、第一 のクロック生成および分配装置がシステムによって供給されるクロックパルスの 供給源として設定されており、 第一および第二のクロック生成および分配装置の各々が 周期的な信号パルスを生成するように電気的に構成された一次発振回路と、 発振回路によって生成された周期的パルスを監視して、回路の障害を検出する ように電気的に構成された検出回路と、 発振回路の障害の検出を表す出力信号をもたらすように構成された、検出回路 に応答する信号生成回路とを含んでおり、 第一のクロック生成および分配装置の信号生成回路からの障害信号に応じる第 二のクロック生成および分配装置として、クロック供給システムが供給されるク ロックパルスの供給源を自動的に再指定するように構成されたクロックパルスフ ェイルオーバ回路を前記システムが含んでいる 請求の範囲第２５項に記載の高稼働率スケーラブルマルチプロセッサコンピュー タシステム。 ３３．検出回路が発振回路と異なる周波数で周期的な信号を生成する二次発振回 路と三つのフリップフロップ（Ｆ／Ｆ）とを含んでおり、三つのＦ／Ｆが互いに 、また一次および二次発振回路と電気的に相互接続されて、Ｆ／Ｆが一次発振回 路の障害を検出し、障害を表す出力を与える請求の範囲第３２項に記載の高稼働 率スケーラブルマルチプロセッサコンピュータシステム。