JPH11355792A - 撮像装置 - Google Patents
撮像装置Info
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- JPH11355792A JPH11355792A JP10164815A JP16481598A JPH11355792A JP H11355792 A JPH11355792 A JP H11355792A JP 10164815 A JP10164815 A JP 10164815A JP 16481598 A JP16481598 A JP 16481598A JP H11355792 A JPH11355792 A JP H11355792A
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- Transforming Light Signals Into Electric Signals (AREA)
- Television Signal Processing For Recording (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】
【課題】 撮像装置を低コストで実現する。
【解決手段】 撮像素子１１から得られる画像データＹ
0(t)に対して、アナログ処理回路１３で所定のアナログ
処理を施し、画像データＹ1(t)を生成する。画像データ
Ｙ1(t)をＡ／Ｄ変換回路１４でデジタル変換して画像デ
ータＤ1(n)を生成し、この画像データＤ1(n)からデジタ
ル処理回路１５において３種類の色成分データＲ(n)、
Ｇ(n)、Ｂ(n)を生成する。データ圧縮回路１６において
色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化し、得られ
た二値化データｒ(n)、ｇ(n)、ｂ(n)をＣＰＵ１７から
画像データメモリ１８へ記憶させる。この記憶動作のタ
イミングに応じて撮像素子１１の駆動タイミングを決定
する。
0(t)に対して、アナログ処理回路１３で所定のアナログ
処理を施し、画像データＹ1(t)を生成する。画像データ
Ｙ1(t)をＡ／Ｄ変換回路１４でデジタル変換して画像デ
ータＤ1(n)を生成し、この画像データＤ1(n)からデジタ
ル処理回路１５において３種類の色成分データＲ(n)、
Ｇ(n)、Ｂ(n)を生成する。データ圧縮回路１６において
色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化し、得られ
た二値化データｒ(n)、ｇ(n)、ｂ(n)をＣＰＵ１７から
画像データメモリ１８へ記憶させる。この記憶動作のタ
イミングに応じて撮像素子１１の駆動タイミングを決定
する。
Description
【０００１】
【発明の属する技術分野】本発明は、被写体を撮像して
得られる画像データを１画面単位で記憶する撮像装置に
関する。
得られる画像データを１画面単位で記憶する撮像装置に
関する。
【０００２】
【従来の技術】ＣＣＤイメージセンサ等の固体撮像素子
を用いて構成するスチルカメラにおいては、メモリカー
ドや磁気ディスク等の記録媒体が内蔵され、これらの記
録媒体に画像データを記録するように構成される。この
とき、少ない容量の記録媒体により多くの画像データを
記憶できるようにするため、ＪＰＥＧ(Joint Photograp
h ic Expert Group)アルゴリズムに代表される種々のデ
ータ圧縮技術が用いられる。
を用いて構成するスチルカメラにおいては、メモリカー
ドや磁気ディスク等の記録媒体が内蔵され、これらの記
録媒体に画像データを記録するように構成される。この
とき、少ない容量の記録媒体により多くの画像データを
記憶できるようにするため、ＪＰＥＧ(Joint Photograp
h ic Expert Group)アルゴリズムに代表される種々のデ
ータ圧縮技術が用いられる。
【０００３】図４は、撮像素子を用いた電子スチルカメ
ラの構成を示すブロック図であり、図５は、その動作を
説明するタイミング図である。
ラの構成を示すブロック図であり、図５は、その動作を
説明するタイミング図である。
【０００４】撮像素子１は、例えば、ＣＣＤイメージセ
ンサであり、行列配置された複数の受光画素と、各受光
画素に蓄積される情報電荷を所定の順序で転送出力する
複数のシフトレジスタとを含む。複数のシフトレジスタ
は、受光画素の各列に対応付けられる複数の垂直シフト
レジスタ及びこれら複数の垂直シフトレジスタの出力側
に配置される通常１つの水平シフトレジスタより構成さ
れる。行列配置された複数の受光画素には、光の三原色
またはそれらの補色が所定の規則に従って配列されたカ
ラーフィルタが装着され、各受光画素が特定の色成分に
対応付けられる。駆動回路２は、後述するＣＰＵ８から
の指示に応答して垂直転送クロック及び水平転送クロッ
クを生成し、この垂直転送クロック及び水平転送クロッ
クによって撮像素子１をパルス駆動する。例えば、排出
クロックに従って一旦受光画素の情報電荷を全て排出し
た後、所定の期間Ｌを経過して撮像素子１の受光画素に
蓄積される情報電荷を、垂直転送クロックによって各受
光画素から対応する垂直シフトレジスタへ読み出すよう
にしている。そして、各垂直シフトレジスタから、１行
ずつ垂直方向へ転送すると共に、水平転送クロックによ
って１画素ずつ水平方向へ転送するように構成される。
従って、撮像素子１からは、１画面分の画像情報が１行
単位で連続する画像信号Ｙ0(t)が出力される。
ンサであり、行列配置された複数の受光画素と、各受光
画素に蓄積される情報電荷を所定の順序で転送出力する
複数のシフトレジスタとを含む。複数のシフトレジスタ
は、受光画素の各列に対応付けられる複数の垂直シフト
レジスタ及びこれら複数の垂直シフトレジスタの出力側
に配置される通常１つの水平シフトレジスタより構成さ
れる。行列配置された複数の受光画素には、光の三原色
またはそれらの補色が所定の規則に従って配列されたカ
ラーフィルタが装着され、各受光画素が特定の色成分に
対応付けられる。駆動回路２は、後述するＣＰＵ８から
の指示に応答して垂直転送クロック及び水平転送クロッ
クを生成し、この垂直転送クロック及び水平転送クロッ
クによって撮像素子１をパルス駆動する。例えば、排出
クロックに従って一旦受光画素の情報電荷を全て排出し
た後、所定の期間Ｌを経過して撮像素子１の受光画素に
蓄積される情報電荷を、垂直転送クロックによって各受
光画素から対応する垂直シフトレジスタへ読み出すよう
にしている。そして、各垂直シフトレジスタから、１行
ずつ垂直方向へ転送すると共に、水平転送クロックによ
って１画素ずつ水平方向へ転送するように構成される。
従って、撮像素子１からは、１画面分の画像情報が１行
単位で連続する画像信号Ｙ0(t)が出力される。
【０００５】アナログ処理回路３は、撮像素子１に接続
され、撮像素子１から入力される画像信号Ｙ0(t)に対し
てサンプルホールド、レベル補正等の処理を施し、所定
のフォーマットに従う画像信号Ｙ1(t)を生成する。Ａ／
Ｄ変換回路４は、アナログ処理回路３に接続され、アナ
ログ処理回路３から入力される画像信号Ｙ1(t)を１画素
毎にデジタル変換することで、画像データＤ1(n)を生成
する。そして、デジタル処理回路５は、Ａ／Ｄ変換回路
４に接続され、Ａ／Ｄ変換回路４から入力される画像デ
ータＤ1(n)に対して色分離、色差マトリクス等の処理を
施し、輝度情報、色差情報を含む画像データＤ2(n)を生
成する。
され、撮像素子１から入力される画像信号Ｙ0(t)に対し
てサンプルホールド、レベル補正等の処理を施し、所定
のフォーマットに従う画像信号Ｙ1(t)を生成する。Ａ／
Ｄ変換回路４は、アナログ処理回路３に接続され、アナ
ログ処理回路３から入力される画像信号Ｙ1(t)を１画素
毎にデジタル変換することで、画像データＤ1(n)を生成
する。そして、デジタル処理回路５は、Ａ／Ｄ変換回路
４に接続され、Ａ／Ｄ変換回路４から入力される画像デ
ータＤ1(n)に対して色分離、色差マトリクス等の処理を
施し、輝度情報、色差情報を含む画像データＤ2(n)を生
成する。
【０００６】メモリ制御回路６は、デジタル処理回路５
及び後述するフレームメモリ７に接続され、デジタル処
理回路５から入力される画像データＤ2(n)を１画面単位
でフレームメモリ７に書き込むと共に、フレームメモリ
７に記憶された画像データＤ 2(n)を読み出して出力す
る。フレームメモリ７は、画像データＤ2(n)を適数画面
分記憶できる容量を有し、メモリ制御回路６から書き込
まれる画像データＤ2(n)を一時的に記憶する。
及び後述するフレームメモリ７に接続され、デジタル処
理回路５から入力される画像データＤ2(n)を１画面単位
でフレームメモリ７に書き込むと共に、フレームメモリ
７に記憶された画像データＤ 2(n)を読み出して出力す
る。フレームメモリ７は、画像データＤ2(n)を適数画面
分記憶できる容量を有し、メモリ制御回路６から書き込
まれる画像データＤ2(n)を一時的に記憶する。
【０００７】ＣＰＵ８は、制御プログラムに基づいて各
部の動作を制御すると共に、メモリ制御回路６から出力
される画像データＤ2(n)を取り込んで圧縮処理を行う。
例えば、駆動回路２に対しては、撮像素子１の露光状態
に応じて情報電荷の蓄積時間を設定し、画像信号Ｙ0(t)
を適正なレベルで得られるようにしている。また、アナ
ログ処理回路３やデジタル処理回路５に対しては、撮像
素子１の動作に各処理のタイミングを同期させると共
に、各処理の条件の設定を行う。さらに、メモリ制御回
路６に対しては、圧縮処理のための各種演算を施す際、
画像データＤ2(n)を必要に応じてフレームメモリ７から
取り込むことができるように指示を与える。画像データ
メモリ９は、ＣＰＵ８に接続され、ＣＰＵ８において画
像データＤ 2(n)が圧縮処理された圧縮データＣ(n)を記
憶する。この画像データメモリ９としては、例えば、不
揮発型の大容量フラッシュメモリが用いられ、複数画面
分の圧縮データＣ(n)の記録を可能にしている。この画
像データメモリ９に記録された圧縮データＣ(n)は、必
要に応じてＣＰＵ８へ読み出され、圧縮データＣ(n)の
まま、あるいは、画像データＤ2(n)へ解凍された後、外
部機器へ出力される。このようにして出力される圧縮デ
ータＣ(n)または画像データＤ2(n)は、上述の各処理と
は逆の処理を経て、表示装置や印字装置へ供給される。
部の動作を制御すると共に、メモリ制御回路６から出力
される画像データＤ2(n)を取り込んで圧縮処理を行う。
例えば、駆動回路２に対しては、撮像素子１の露光状態
に応じて情報電荷の蓄積時間を設定し、画像信号Ｙ0(t)
を適正なレベルで得られるようにしている。また、アナ
ログ処理回路３やデジタル処理回路５に対しては、撮像
素子１の動作に各処理のタイミングを同期させると共
に、各処理の条件の設定を行う。さらに、メモリ制御回
路６に対しては、圧縮処理のための各種演算を施す際、
画像データＤ2(n)を必要に応じてフレームメモリ７から
取り込むことができるように指示を与える。画像データ
メモリ９は、ＣＰＵ８に接続され、ＣＰＵ８において画
像データＤ 2(n)が圧縮処理された圧縮データＣ(n)を記
憶する。この画像データメモリ９としては、例えば、不
揮発型の大容量フラッシュメモリが用いられ、複数画面
分の圧縮データＣ(n)の記録を可能にしている。この画
像データメモリ９に記録された圧縮データＣ(n)は、必
要に応じてＣＰＵ８へ読み出され、圧縮データＣ(n)の
まま、あるいは、画像データＤ2(n)へ解凍された後、外
部機器へ出力される。このようにして出力される圧縮デ
ータＣ(n)または画像データＤ2(n)は、上述の各処理と
は逆の処理を経て、表示装置や印字装置へ供給される。
【０００８】
【発明が解決しようとする課題】デジタル処理回路５で
生成される画像データＤ2(n)は、画像データメモリ９へ
の書き込みレートに対して、転送レートが著しく速いた
め、ＣＰＵ８からそのまま画像データメモリ９へ書き込
むことができない。このため、画像データＤ2(n)を一旦
フレームメモリ７に記憶し、画像データメモリ９への書
き込みレートに応じてフレームメモリ７から画像データ
Ｄ2(n)を読み出すように構成される。従って、独立して
動作するメモリ回路が少なくとも２組必要となり、装置
の回路構成を複雑にしてコストを増大させる要因となっ
ている。
生成される画像データＤ2(n)は、画像データメモリ９へ
の書き込みレートに対して、転送レートが著しく速いた
め、ＣＰＵ８からそのまま画像データメモリ９へ書き込
むことができない。このため、画像データＤ2(n)を一旦
フレームメモリ７に記憶し、画像データメモリ９への書
き込みレートに応じてフレームメモリ７から画像データ
Ｄ2(n)を読み出すように構成される。従って、独立して
動作するメモリ回路が少なくとも２組必要となり、装置
の回路構成を複雑にしてコストを増大させる要因となっ
ている。
【０００９】そこで本発明は、信号処理系の回路を簡略
化すると共に、必要なメモリ回路を削減することによ
り、低コストで実現可能な撮像装置を提供することを目
的とする。
化すると共に、必要なメモリ回路を削減することによ
り、低コストで実現可能な撮像装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、被写体画像を撮らえ、画像情報を１画面単位で記憶
する撮像装置において、複数の受光画素が行列配置さ
れ、各受光画素に情報電荷を蓄積する固体撮像素子と、
上記固体撮像素子の各受光画素に蓄積される情報電荷を
所定の順序で転送出力して画像信号を得る駆動回路と、
上記画像信号に基づいて、画像データを生成する信号処
理回路と、上記画像データを圧縮して圧縮データを生成
する圧縮回路と、メモリに接続され、上記圧縮データを
取り込んで上記メモリに記憶すると共に、上記メモリに
記憶された上記圧縮データを読み出して出力する制御回
路と、を備え、上記制御回路は、上記圧縮データの上記
メモリへの書き込みレートに応じて上記駆動回路の動作
タイミングを設定することにある。
解決するためになされたもので、その特徴とするところ
は、被写体画像を撮らえ、画像情報を１画面単位で記憶
する撮像装置において、複数の受光画素が行列配置さ
れ、各受光画素に情報電荷を蓄積する固体撮像素子と、
上記固体撮像素子の各受光画素に蓄積される情報電荷を
所定の順序で転送出力して画像信号を得る駆動回路と、
上記画像信号に基づいて、画像データを生成する信号処
理回路と、上記画像データを圧縮して圧縮データを生成
する圧縮回路と、メモリに接続され、上記圧縮データを
取り込んで上記メモリに記憶すると共に、上記メモリに
記憶された上記圧縮データを読み出して出力する制御回
路と、を備え、上記制御回路は、上記圧縮データの上記
メモリへの書き込みレートに応じて上記駆動回路の動作
タイミングを設定することにある。
【００１１】これにより、制御回路に取り込まれる画像
データは、途中でフレームメモリに記憶されることな
く、圧縮データに変換された後に、制御回路からメモリ
へ直接書き込まれるようになる。
データは、途中でフレームメモリに記憶されることな
く、圧縮データに変換された後に、制御回路からメモリ
へ直接書き込まれるようになる。
【００１２】
【発明の実施の形態】図１は、本発明の撮像装置の構成
を示すブロック図ある。
を示すブロック図ある。
【００１３】撮像素子１１は、行列配置された複数の受
光画素及び各受光画素に蓄積される情報電荷を所定の順
序で転送出力する複数のシフトレジスタを含み、駆動回
路１２からの駆動クロックに従って画像信号Ｙ0(t)を発
生する。この撮像素子１１は、図４に示す撮像素子１に
一致する。駆動回路１２は、垂直駆動クロック及び水平
駆動クロックを生成し、この垂直転送クロック及び水平
転送クロックによって撮像素子１をパルス駆動する。こ
の駆動回路１２は、その動作タイミングが、後述するＣ
ＰＵ１７から画像データメモリ１８への書き込みタイミ
ングに同期しするように設定される。
光画素及び各受光画素に蓄積される情報電荷を所定の順
序で転送出力する複数のシフトレジスタを含み、駆動回
路１２からの駆動クロックに従って画像信号Ｙ0(t)を発
生する。この撮像素子１１は、図４に示す撮像素子１に
一致する。駆動回路１２は、垂直駆動クロック及び水平
駆動クロックを生成し、この垂直転送クロック及び水平
転送クロックによって撮像素子１をパルス駆動する。こ
の駆動回路１２は、その動作タイミングが、後述するＣ
ＰＵ１７から画像データメモリ１８への書き込みタイミ
ングに同期しするように設定される。
【００１４】アナログ処理回路１３は、撮像素子１から
入力される画像信号Ｙ0(t)に対してアナログ系の信号処
理を施して画像信号Ｙ1(t)を生成する。Ａ／Ｄ変換回路
１４は、アナログ処理回路１３から入力される画像信号
Ｙ1(t)をアナログ処理回路１３の動作タイミングに同期
してデジタル変換し、画像データＤ1(n)を生成する。こ
のアナログ処理回路１２及びＡ／Ｄ変換回路１４の動作
についても、図４に示すアナログ処理回路３及びＡ／Ｄ
変換回路４の動作に一致する。
入力される画像信号Ｙ0(t)に対してアナログ系の信号処
理を施して画像信号Ｙ1(t)を生成する。Ａ／Ｄ変換回路
１４は、アナログ処理回路１３から入力される画像信号
Ｙ1(t)をアナログ処理回路１３の動作タイミングに同期
してデジタル変換し、画像データＤ1(n)を生成する。こ
のアナログ処理回路１２及びＡ／Ｄ変換回路１４の動作
についても、図４に示すアナログ処理回路３及びＡ／Ｄ
変換回路４の動作に一致する。
【００１５】デジタル処理回路１５は、Ａ／Ｄ変換回路
１４に接続され、Ａ／Ｄ変換回路１４から入力される画
像データＤ1(n)に対して色分離、マトリクス演算等の処
理を施し、例えば、光の三原色に対応した３種類の色成
分データＲ(n)、Ｇ(n)、Ｂ(n )を生成する。即ち、撮像
素子１１に装着されるカラーフィルタが図２に示すよう
に、ホワイト（Ｗ）、グリーン（Ｇ）、シアン（Ｃｙ）
及びイエロー（Ｙｅ）で構成される場合、Ｗ−Ｃｙでレ
ッド（Ｒ）成分を取り出し、Ｗ−Ｙｅでブルー（Ｂ）成
分を取り出すことができる。また、Ｙｅ−ＧでＲ成分を
得られ、Ｃｙ−ＧでＢ成分を得ることもできる。このよ
うな色演算処理を施すため、デジタル信号処理回路１５
では、例えば、３行×３列の空間フィルタが構成され
る。このデジタル処理回路１５から得られる色成分デー
タＲ(n)、Ｇ(n)、Ｂ(n)は、それぞれ、Ａ／Ｄ変換回路
１４の構成に対応したビット数を有している。
１４に接続され、Ａ／Ｄ変換回路１４から入力される画
像データＤ1(n)に対して色分離、マトリクス演算等の処
理を施し、例えば、光の三原色に対応した３種類の色成
分データＲ(n)、Ｇ(n)、Ｂ(n )を生成する。即ち、撮像
素子１１に装着されるカラーフィルタが図２に示すよう
に、ホワイト（Ｗ）、グリーン（Ｇ）、シアン（Ｃｙ）
及びイエロー（Ｙｅ）で構成される場合、Ｗ−Ｃｙでレ
ッド（Ｒ）成分を取り出し、Ｗ−Ｙｅでブルー（Ｂ）成
分を取り出すことができる。また、Ｙｅ−ＧでＲ成分を
得られ、Ｃｙ−ＧでＢ成分を得ることもできる。このよ
うな色演算処理を施すため、デジタル信号処理回路１５
では、例えば、３行×３列の空間フィルタが構成され
る。このデジタル処理回路１５から得られる色成分デー
タＲ(n)、Ｇ(n)、Ｂ(n)は、それぞれ、Ａ／Ｄ変換回路
１４の構成に対応したビット数を有している。
【００１６】データ圧縮回路１６は、色成分データＲ
(n)、Ｇ(n)、Ｂ(n)に対して圧縮処理を施し、ビット数
を削減した圧縮データｒ(n)、ｇ(n)、ｂ(n)を生成す
る。この圧縮処理としては、ディザ処理や誤差拡散処理
を採用することができる。例えば、ディザ処理を採用す
る場合、ランダムに設定されるディザパターンを基準と
して色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化し、図
３に示すように、駆動回路１２の水平転送クロックに同
期して、各色成分をそれぞれ１ビットで表すそれぞれ１
ビットの圧縮データｒ(n)、ｇ(n)、ｂ(n)が生成され
る。また、誤差拡散処理を採用する場合、一定の基準値
に基づいて色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化
し、その際生じた誤差分を周辺画素へ分配して加算する
ようにしている。この誤差拡散処理を採用した場合で
も、ディザ処理の場合と同様に、図３に示すような圧縮
データｒ(n)、ｇ(n)、ｂ(n)を得ることができる。尚、
圧縮データｒ(n)、ｇ(n)、ｂ(n)については、二値で表
す他に、４値（２ビット）または８値（３ビット）以上
で表すことも可能である。そのビット数については、回
路の動作速度や得ようとする再生画面の画質を考慮して
選択すればよい。
(n)、Ｇ(n)、Ｂ(n)に対して圧縮処理を施し、ビット数
を削減した圧縮データｒ(n)、ｇ(n)、ｂ(n)を生成す
る。この圧縮処理としては、ディザ処理や誤差拡散処理
を採用することができる。例えば、ディザ処理を採用す
る場合、ランダムに設定されるディザパターンを基準と
して色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化し、図
３に示すように、駆動回路１２の水平転送クロックに同
期して、各色成分をそれぞれ１ビットで表すそれぞれ１
ビットの圧縮データｒ(n)、ｇ(n)、ｂ(n)が生成され
る。また、誤差拡散処理を採用する場合、一定の基準値
に基づいて色成分データＲ(n)、Ｇ(n)、Ｂ(n)を二値化
し、その際生じた誤差分を周辺画素へ分配して加算する
ようにしている。この誤差拡散処理を採用した場合で
も、ディザ処理の場合と同様に、図３に示すような圧縮
データｒ(n)、ｇ(n)、ｂ(n)を得ることができる。尚、
圧縮データｒ(n)、ｇ(n)、ｂ(n)については、二値で表
す他に、４値（２ビット）または８値（３ビット）以上
で表すことも可能である。そのビット数については、回
路の動作速度や得ようとする再生画面の画質を考慮して
選択すればよい。
【００１７】ＣＰＵ１７は、制御プログラムに基づいて
各部の動作を制御すると共に、データ圧縮回路１６から
出力される３種類の圧縮データｒ(n)、ｇ(n)、ｂ(n)を
取り込み、順次画像データメモリ１８に書き込んで記憶
する。このＣＰＵ１７においては、それぞれ１ビットで
表される圧縮データｒ(n)、ｇ(n)、ｂ(n)が、入力のイ
ンタフェースに取り込まれ、そのまま画像データメモリ
１８へ書き込まれる。このときの書き込みクロックは、
図３に示すように、駆動回路１２の水平転送クロックに
同期するように設定される。ここで、ＣＰＵ１７は、圧
縮データｒ(n)、ｇ(n)、ｂ(n)に対して圧縮処理を行う
必要はなく、演算処理は大幅に簡略化される。尚、ＣＰ
Ｕ１７による、駆動回路１２に対する露光制御やアナロ
グ処理回路１３及びデジタル処理回路１５に対する制御
動作に関しては、図４に示すＣＰＵ８と同一の動作を実
行する。そして、データ圧縮回路１６に対しても、デジ
タル処理回路１５に対する制御動作と同様に、信号処理
のタイミングを前段の回路、即ち、で樽処理回路１５に
同期させる。画像データメモリ１８は、図４に示す画像
データメモリ９と同一のものであり、ＣＰＵ１７に接続
され、ＣＰＵ１７に取り込まれる圧縮データｒ(n)、ｇ
(n)、ｂ(n)を順次記憶する。
各部の動作を制御すると共に、データ圧縮回路１６から
出力される３種類の圧縮データｒ(n)、ｇ(n)、ｂ(n)を
取り込み、順次画像データメモリ１８に書き込んで記憶
する。このＣＰＵ１７においては、それぞれ１ビットで
表される圧縮データｒ(n)、ｇ(n)、ｂ(n)が、入力のイ
ンタフェースに取り込まれ、そのまま画像データメモリ
１８へ書き込まれる。このときの書き込みクロックは、
図３に示すように、駆動回路１２の水平転送クロックに
同期するように設定される。ここで、ＣＰＵ１７は、圧
縮データｒ(n)、ｇ(n)、ｂ(n)に対して圧縮処理を行う
必要はなく、演算処理は大幅に簡略化される。尚、ＣＰ
Ｕ１７による、駆動回路１２に対する露光制御やアナロ
グ処理回路１３及びデジタル処理回路１５に対する制御
動作に関しては、図４に示すＣＰＵ８と同一の動作を実
行する。そして、データ圧縮回路１６に対しても、デジ
タル処理回路１５に対する制御動作と同様に、信号処理
のタイミングを前段の回路、即ち、で樽処理回路１５に
同期させる。画像データメモリ１８は、図４に示す画像
データメモリ９と同一のものであり、ＣＰＵ１７に接続
され、ＣＰＵ１７に取り込まれる圧縮データｒ(n)、ｇ
(n)、ｂ(n)を順次記憶する。
【００１８】画像データメモリ１８に記録された圧縮デ
ータｒ(n)、ｇ(n)、ｂ(n)は、必要に応じてＣＰＵ１７
へ読み出され、そのまま外部機器へ出力される。このよ
うにして出力される圧縮データｒ(n)、ｇ(n)、ｂ(n)の
表示系あるいは印字系においては、画像データＤ2(n)を
受けて表示あるいは印字する場合に比べると再生画像の
画質は劣化するものの、各成分毎にディザ処理が施され
ているため、階調が擬似的に表示されて十分な画質を得
ることができる。特に、撮像素子１１の受光画素の数が
多くなれば、より高画質の再生画面を得ることができ、
本発明の効果は大きい。
ータｒ(n)、ｇ(n)、ｂ(n)は、必要に応じてＣＰＵ１７
へ読み出され、そのまま外部機器へ出力される。このよ
うにして出力される圧縮データｒ(n)、ｇ(n)、ｂ(n)の
表示系あるいは印字系においては、画像データＤ2(n)を
受けて表示あるいは印字する場合に比べると再生画像の
画質は劣化するものの、各成分毎にディザ処理が施され
ているため、階調が擬似的に表示されて十分な画質を得
ることができる。特に、撮像素子１１の受光画素の数が
多くなれば、より高画質の再生画面を得ることができ、
本発明の効果は大きい。
【００１９】
【発明の効果】本発明によれば、圧縮データの画像デー
タメモリへの書き込みのタイミングに応じて撮像素子を
駆動するようにしたことで、信号処理の過程でフレーム
メモリを不要にできる。従って、装置の回路構成を簡略
化し、低コストの撮像システムを実現できる。
タメモリへの書き込みのタイミングに応じて撮像素子を
駆動するようにしたことで、信号処理の過程でフレーム
メモリを不要にできる。従って、装置の回路構成を簡略
化し、低コストの撮像システムを実現できる。
【００２０】また、画像データを予め圧縮してからＣＰ
Ｕを通して画像データメモリへ書き込みようにしたこと
で、ＣＰＵの入力インタフェースの簡略化と共に、演算
系の簡略化が図れ、さらなるコストの低減が望める。
Ｕを通して画像データメモリへ書き込みようにしたこと
で、ＣＰＵの入力インタフェースの簡略化と共に、演算
系の簡略化が図れ、さらなるコストの低減が望める。
【図１】本発明の撮像装置の構成を示すブロック図であ
る。
る。
【図２】カラーフィルタの構成例を示す模式図である。
【図３】圧縮データの様子を示すタイミング図である。
【図４】従来の撮像装置の構成を示すブロック図であ
る。
る。
【図５】従来の撮像装置の動作を説明するタイミング図
である。
である。
１、１１ 撮像素子 ２、１２ 駆動回路 ３、１３ アナログ処理回路 ４、１４ Ａ／Ｄ変換回路 ５、１５ デジタル処理回路 ６ メモリ制御回路 ７ フレームメモリ ８、１７ ＣＰＵ ９、１８ 画像データメモリ １６ データ圧縮回路
Claims (2)
- 【請求項１】 被写体画像を撮らえ、画像情報を１画面
単位で記憶する撮像装置において、複数の受光画素が行
列配置され、各受光画素に情報電荷を蓄積する固体撮像
素子と、上記固体撮像素子の各受光画素に蓄積される情
報電荷を所定の順序で転送出力して画像信号を得る駆動
回路と、上記画像信号に基づいて、画像データを生成す
る信号処理回路と、上記画像データを圧縮して圧縮デー
タを生成する圧縮回路と、メモリに接続され、上記圧縮
データを取り込んで上記メモリに記憶すると共に、上記
メモリに記憶された上記圧縮データを読み出して出力す
る制御回路と、を備え、上記制御回路は、上記圧縮デー
タの上記メモリへの書き込みレートに応じて上記駆動回
路の動作タイミングを設定することを特徴とする撮像装
置。 - 【請求項２】 上記制御回路は、上記駆動回路の動作タ
イミングと共に上記信号処理回路の動作タイミングを上
記圧縮データの上記メモリへの書き込みレートに応じて
設定することを特徴とする請求項１に記載の撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10164815A JPH11355792A (ja) | 1998-06-12 | 1998-06-12 | 撮像装置 |
| TW088108802A TW432873B (en) | 1998-06-12 | 1999-05-28 | Photographing apparatus |
| KR10-1999-0021869A KR100381488B1 (ko) | 1998-06-12 | 1999-06-12 | 촬상 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10164815A JPH11355792A (ja) | 1998-06-12 | 1998-06-12 | 撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355792A true JPH11355792A (ja) | 1999-12-24 |
Family
ID=15800457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10164815A Pending JPH11355792A (ja) | 1998-06-12 | 1998-06-12 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355792A (ja) |
-
1998
- 1998-06-12 JP JP10164815A patent/JPH11355792A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |