JPH11354249A - サージ吸収素子 - Google Patents
サージ吸収素子Info
- Publication number
- JPH11354249A JPH11354249A JP17388498A JP17388498A JPH11354249A JP H11354249 A JPH11354249 A JP H11354249A JP 17388498 A JP17388498 A JP 17388498A JP 17388498 A JP17388498 A JP 17388498A JP H11354249 A JPH11354249 A JP H11354249A
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- JP
- Japan
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- absorbing element
- surge absorbing
- internal electrodes
- electrodes
- discharge
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- Details Of Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 構造が単純で、小型化やＳＭＤ対応が容易
で、かつ、放電開始電圧の変動が小さく、しかも静電容
量の小さいサージ吸収素子を提供すること。 【解決手段】 相対する二つの面にそれぞれ外部電極２
を有する絶縁体層１からなる絶縁セラミックス体内部
に、絶縁層５を介して平行に、少なくとも一部が重畳し
て対向し、互いに電気的に絶縁された一対の内部電極３
が、それぞれ一方の外部電極２と導通し、内部電極３と
他の一方の外部電極２との間に、電気的に絶縁する空隙
層４が形成されているサージ吸収素子である。
で、かつ、放電開始電圧の変動が小さく、しかも静電容
量の小さいサージ吸収素子を提供すること。 【解決手段】 相対する二つの面にそれぞれ外部電極２
を有する絶縁体層１からなる絶縁セラミックス体内部
に、絶縁層５を介して平行に、少なくとも一部が重畳し
て対向し、互いに電気的に絶縁された一対の内部電極３
が、それぞれ一方の外部電極２と導通し、内部電極３と
他の一方の外部電極２との間に、電気的に絶縁する空隙
層４が形成されているサージ吸収素子である。
Description
【０００１】
【発明の属する技術分野】本発明は、雷サージ、静電気
などの過電圧から、電子機器の電子回路などを保護する
ためのサージ吸収素子に関する。
などの過電圧から、電子機器の電子回路などを保護する
ためのサージ吸収素子に関する。
【０００２】
【従来の技術】従来、電話回線などに印加される誘導雷
サージ等の過電圧から、電子機器の電子回路を保護する
ためのサージ吸収素子として、電圧非直線特性を有する
高抵抗体素子よりなるバリスタや、マイクロギャップを
有する放電式アレスタなどが広く利用されてきた。バリ
スタは、サージ吸収の応答性に優れるとともに、素子の
小型化や、表面実装（以下、ＳＭＤという）に対応した
構造とすることが容易であるが、素子の静電容量が大き
く、信号系回路には使用しにくい。一方、マイクロギャ
ップを有する放電式アレスタは、静電容量が小さいた
め、信号系回路にも広く利用されているが、放電アーク
により溶融した電極材が放電ギャップに付着し、放電開
始電圧の変動を引き起こしやすいという問題点がある。
また、放電式アレスタは、ガラス封入して気密構造とし
てリード線を引き出す必要があるなど、その構造が複雑
なため、素子の小型化やＳＭＤ対応が困難である。
サージ等の過電圧から、電子機器の電子回路を保護する
ためのサージ吸収素子として、電圧非直線特性を有する
高抵抗体素子よりなるバリスタや、マイクロギャップを
有する放電式アレスタなどが広く利用されてきた。バリ
スタは、サージ吸収の応答性に優れるとともに、素子の
小型化や、表面実装（以下、ＳＭＤという）に対応した
構造とすることが容易であるが、素子の静電容量が大き
く、信号系回路には使用しにくい。一方、マイクロギャ
ップを有する放電式アレスタは、静電容量が小さいた
め、信号系回路にも広く利用されているが、放電アーク
により溶融した電極材が放電ギャップに付着し、放電開
始電圧の変動を引き起こしやすいという問題点がある。
また、放電式アレスタは、ガラス封入して気密構造とし
てリード線を引き出す必要があるなど、その構造が複雑
なため、素子の小型化やＳＭＤ対応が困難である。
【０００３】
【発明が解決しようとする課題】本発明は、上記従来技
術の欠点に鑑み、構造が単純で、小型化やＳＭＤ対応が
容易で、かつ、放電開始電圧の変動が小さく、しかも静
電容量の小さいサージ吸収素子を提供することを目的と
する。
術の欠点に鑑み、構造が単純で、小型化やＳＭＤ対応が
容易で、かつ、放電開始電圧の変動が小さく、しかも静
電容量の小さいサージ吸収素子を提供することを目的と
する。
【０００４】
【課題を解決するための手段】本発明によるサージ吸収
素子は、相対する二つの面にそれぞれ外部電極を有する
絶縁体層からなる絶縁セラミックス体内部に、絶縁層を
介して平行に、少なくとも一部が重畳して対向し、互い
に電気的に絶縁された一対の内部電極が、それぞれ一方
の外部電極と導通し、内部電極と他の一方の外部電極と
の間に、電気的に絶縁する空隙層が形成されている。
素子は、相対する二つの面にそれぞれ外部電極を有する
絶縁体層からなる絶縁セラミックス体内部に、絶縁層を
介して平行に、少なくとも一部が重畳して対向し、互い
に電気的に絶縁された一対の内部電極が、それぞれ一方
の外部電極と導通し、内部電極と他の一方の外部電極と
の間に、電気的に絶縁する空隙層が形成されている。
【０００５】本発明によるサージ吸収素子は積層体で、
内部電極には導電性セラミックスが用いられている。
内部電極には導電性セラミックスが用いられている。
【０００６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【０００７】図１は、本発明によるサージ吸収素子の内
部構成を示す断面図である。図１（ａ）は、相対する外
部電極にそれぞれ接続された二つの内部電極が示されて
いる図である。図１（ｂ）および図１（ｃ）は、図１
（ａ）に垂直で、それぞれの内部電極を示すＡ−Ａ断面
図およびＢ−Ｂ断面図である。
部構成を示す断面図である。図１（ａ）は、相対する外
部電極にそれぞれ接続された二つの内部電極が示されて
いる図である。図１（ｂ）および図１（ｃ）は、図１
（ａ）に垂直で、それぞれの内部電極を示すＡ−Ａ断面
図およびＢ−Ｂ断面図である。
【０００８】図１に示すように、絶縁体層１からなる絶
縁セラミックス体内部で、二つの内部電極３は、同じ絶
縁体層からなる絶縁層５を介して平行に対向し、互いに
電気的に絶縁されている。これらの内部電極３は、端部
が互いに一部重畳している。それぞれの内部電極３は、
一端が外部電極２に接続され、他の一端の延長上には、
それぞれ他の一方の外部電極２との間に空隙層４が形成
され、電気的に絶縁されている。
縁セラミックス体内部で、二つの内部電極３は、同じ絶
縁体層からなる絶縁層５を介して平行に対向し、互いに
電気的に絶縁されている。これらの内部電極３は、端部
が互いに一部重畳している。それぞれの内部電極３は、
一端が外部電極２に接続され、他の一端の延長上には、
それぞれ他の一方の外部電極２との間に空隙層４が形成
され、電気的に絶縁されている。
【０００９】図２は、外部電極２を通じてこれらの内部
電極３に電圧が印加されたときの、電界の方向を視覚的
に示す図である。
電極３に電圧が印加されたときの、電界の方向を視覚的
に示す図である。
【００１０】内部電極３間に過電圧が印加されたとき、
空隙層４は、内部電極３間の電界７の方向と垂直となっ
ており、空隙層４と絶縁層５の界面に沿った放電、沿面
放電が発生しやすくなる。このため、内部電極３間の絶
縁層５が破壊されることなく、放電を生じさせることが
できる。放電開始電圧は、内部電極３の間隔と絶縁層５
の誘電率によって制御することができ、沿面距離に依存
しない。
空隙層４は、内部電極３間の電界７の方向と垂直となっ
ており、空隙層４と絶縁層５の界面に沿った放電、沿面
放電が発生しやすくなる。このため、内部電極３間の絶
縁層５が破壊されることなく、放電を生じさせることが
できる。放電開始電圧は、内部電極３の間隔と絶縁層５
の誘電率によって制御することができ、沿面距離に依存
しない。
【００１１】したがって、内部電極３の延長上に、これ
に対向する外部電極２との間に形成された空隙層４の長
さを、二つの内部電極３の間隔よりも十分に長くするこ
とで、放電アークによる放電ギャップの損傷が小さく、
放電電圧の変動を小さくすることが可能となる。
に対向する外部電極２との間に形成された空隙層４の長
さを、二つの内部電極３の間隔よりも十分に長くするこ
とで、放電アークによる放電ギャップの損傷が小さく、
放電電圧の変動を小さくすることが可能となる。
【００１２】
【実施例】本発明の詳細を、以下に実施例をもって説明
する。
する。
【００１３】表１に示す比率で、平均粒径約３μｍのス
テアタイト（ＭｇＯ・Ｓｉ０2）粉末を、バインダ、溶
剤と配合し、三本ロールで混練して、絶縁体層用セラミ
ックスペース卜を作製した。同様に、表２に示す比率
で、平均粒径約０.５μｍの銀−パラジウム合金粉末
を、バインダ、溶剤と配合し、配合物を三本ロールで混
練して、電極層用ぺーストを作製した。
テアタイト（ＭｇＯ・Ｓｉ０2）粉末を、バインダ、溶
剤と配合し、三本ロールで混練して、絶縁体層用セラミ
ックスペース卜を作製した。同様に、表２に示す比率
で、平均粒径約０.５μｍの銀−パラジウム合金粉末
を、バインダ、溶剤と配合し、配合物を三本ロールで混
練して、電極層用ぺーストを作製した。
【００１４】
【００１５】
【００１６】次に、印刷法により図１の構造の積層体
を、以下に箇条書きで示すように、積層して作製した。
なお、外部電極を着けない状態での素子外形寸法を、
３.０ｍｍ×２.０ｍｍとした。
を、以下に箇条書きで示すように、積層して作製した。
なお、外部電極を着けない状態での素子外形寸法を、
３.０ｍｍ×２.０ｍｍとした。
【００１７】（１）絶縁体層用ぺーストで絶縁体層１を
作製（厚さ約２００μｍ）。 （２）電極層用ぺーストで一方の内部電極３を形成（厚
さ約１０μｍ、幅約１００μｍ）。 （３）絶縁体層ぺーストで空隙層４を有する絶縁体層１
を形成（空隙層４の幅１００μｍ）。 （４）電極層用ぺーストで、他の一方の内部電極３を形
成（内部電極３の間隔１０μｍ〜１００μｍ。絶縁層５
には絶縁体層１と同一の絶縁体層用ペーストを使用）。 （５）有機物バインダーと希釈溶剤のみで作製したぺー
ストで空隙層４を充填。 （６）絶縁体層用ぺーストで絶縁体層１を作製（厚さ約
２００μｍ）。 （７）積層した積層体を、３.０ｍｍ×２.０ｍｍに切
断。
作製（厚さ約２００μｍ）。 （２）電極層用ぺーストで一方の内部電極３を形成（厚
さ約１０μｍ、幅約１００μｍ）。 （３）絶縁体層ぺーストで空隙層４を有する絶縁体層１
を形成（空隙層４の幅１００μｍ）。 （４）電極層用ぺーストで、他の一方の内部電極３を形
成（内部電極３の間隔１０μｍ〜１００μｍ。絶縁層５
には絶縁体層１と同一の絶縁体層用ペーストを使用）。 （５）有機物バインダーと希釈溶剤のみで作製したぺー
ストで空隙層４を充填。 （６）絶縁体層用ぺーストで絶縁体層１を作製（厚さ約
２００μｍ）。 （７）積層した積層体を、３.０ｍｍ×２.０ｍｍに切
断。
【００１８】切断した積層体を６００℃大気中で脱バイ
ンダ後、大気中１０００℃〜１３００℃で焼結を行っ
た。その後、市販の銀ペーストを塗布して外部電極を形
成し、大気中６００℃で２時間焼結し、サージ吸収素子
を得た。
ンダ後、大気中１０００℃〜１３００℃で焼結を行っ
た。その後、市販の銀ペーストを塗布して外部電極を形
成し、大気中６００℃で２時間焼結し、サージ吸収素子
を得た。
【００１９】作製したサージ吸収素子の直流放電電圧を
測定した。その結果を表３に示す。
測定した。その結果を表３に示す。
【００２０】
【００２１】サージ吸収素子に直流電圧を繰り返し印加
して、放電電圧の変動を測定した。放電電圧の変動は、
放電電圧の初期値と、１０回、５０回、１００回、３０
０回、５００回の各放電後の放電電圧値との差を、初期
値で割った百分率で表した。その結果を表４に示す。比
較のために、市販品のサージ吸収素子を、本発明のサー
ジ吸収素子と一緒に測定し、その結果を併せて示す。
して、放電電圧の変動を測定した。放電電圧の変動は、
放電電圧の初期値と、１０回、５０回、１００回、３０
０回、５００回の各放電後の放電電圧値との差を、初期
値で割った百分率で表した。その結果を表４に示す。比
較のために、市販品のサージ吸収素子を、本発明のサー
ジ吸収素子と一緒に測定し、その結果を併せて示す。
【００２２】
【００２３】これらのサージ吸収素子の周波数１kＨｚ
での静電容量を測定したところ、すべて０.１ｐＦ以下
であった。
での静電容量を測定したところ、すべて０.１ｐＦ以下
であった。
【００２４】以上の結果より、内部電極の間の絶縁層４
の厚さを制御することにより、所望の放電開始電圧を有
し、放電電圧の変動が小さく、しかも静電容量が小さい
サージ吸収素子を得ることが可能となった。
の厚さを制御することにより、所望の放電開始電圧を有
し、放電電圧の変動が小さく、しかも静電容量が小さい
サージ吸収素子を得ることが可能となった。
【００２５】本発明によるサージ吸収素子において、内
部電極３のうち実際に放電に寄与するのは、空隙層４に
面した微小領域のみであるため、内部電極３相互の重畳
部を極力小さくすることができる。このため、内部電極
３の面積に依存する素子の静電容量を小さくすることが
可能となり、信号系回路に実用上問題なく使用できるサ
ージ吸収素子を得ることができる。
部電極３のうち実際に放電に寄与するのは、空隙層４に
面した微小領域のみであるため、内部電極３相互の重畳
部を極力小さくすることができる。このため、内部電極
３の面積に依存する素子の静電容量を小さくすることが
可能となり、信号系回路に実用上問題なく使用できるサ
ージ吸収素子を得ることができる。
【００２６】さらに、本発明によるサージ吸収素子は、
印刷積層法の適用により、容易に製作可能な構造である
ため、従来のマイクロギャップを有する放電アレスタの
ように、レーザ等によるギャップトリミングのような工
程を必要としない。
印刷積層法の適用により、容易に製作可能な構造である
ため、従来のマイクロギャップを有する放電アレスタの
ように、レーザ等によるギャップトリミングのような工
程を必要としない。
【００２７】本発明のサージ吸収素子における、外形寸
法、外部電極２の寸法、内部電極３、空隙層４の寸法、
内部電極３の間隔、内部電極３相互の重畳寸法等は、サ
ージ吸収素子の放電特性等の電気特性を所望の値に設定
するために、適時選択することができる。
法、外部電極２の寸法、内部電極３、空隙層４の寸法、
内部電極３の間隔、内部電極３相互の重畳寸法等は、サ
ージ吸収素子の放電特性等の電気特性を所望の値に設定
するために、適時選択することができる。
【００２８】本発明のサージ吸収素子における、絶縁体
層としては、アルミナ、ムライト、チタニア、ジルコニ
ア、ステアタイト、フォルステライト、或いは、シリ
カ、カルシア、硼素などからなるガラス材、などの固有
体積抵抗率の高いセラミックス材料が好ましく、材料の
誘電率も含めて、目的に応じて選択すればよい。
層としては、アルミナ、ムライト、チタニア、ジルコニ
ア、ステアタイト、フォルステライト、或いは、シリ
カ、カルシア、硼素などからなるガラス材、などの固有
体積抵抗率の高いセラミックス材料が好ましく、材料の
誘電率も含めて、目的に応じて選択すればよい。
【００２９】また、本発明によるサージ吸収素子の内部
電極としては、鋼、銀、アルミニウム、ニッケル、金属
元素や炭素、或いは、ステンレス、コパール等の合金材
料等、導電性に優れる材料を使用することができる。
電極としては、鋼、銀、アルミニウム、ニッケル、金属
元素や炭素、或いは、ステンレス、コパール等の合金材
料等、導電性に優れる材料を使用することができる。
【００３０】内部電極のためには、これらのほか、Ｓｎ
Ｏ2，Ｎｂ2Ｏ5，ＭｏＯ3，ＷＯ3，ＴｉＣ，ＳｉＣ，Ｚ
ｒＣ，ＷＣ，ＨｆＣ，ＶＣ，ＴｉＮ，ＴａＮ，ＶＮ，Ｚ
ｒＮ，ＮｂＮ等の、酸化物、炭化物や窒化物等の、導電
性セラミックスを使用することができる。これら導電性
セラミックスは、気体放電時の溶融や酸化による電極の
劣化を抑制することができ、極めてすぐれた耐久性をも
たらす。これらの内部電極用材料は、金属系、セラミッ
クス系をそれぞれ単独で使用しても、あるいは、これら
を組み合わせて使用してもよい。
Ｏ2，Ｎｂ2Ｏ5，ＭｏＯ3，ＷＯ3，ＴｉＣ，ＳｉＣ，Ｚ
ｒＣ，ＷＣ，ＨｆＣ，ＶＣ，ＴｉＮ，ＴａＮ，ＶＮ，Ｚ
ｒＮ，ＮｂＮ等の、酸化物、炭化物や窒化物等の、導電
性セラミックスを使用することができる。これら導電性
セラミックスは、気体放電時の溶融や酸化による電極の
劣化を抑制することができ、極めてすぐれた耐久性をも
たらす。これらの内部電極用材料は、金属系、セラミッ
クス系をそれぞれ単独で使用しても、あるいは、これら
を組み合わせて使用してもよい。
【００３１】絶縁性セラミックスや内部電極を、各種の
材料から選択できると同様に、本発明は、また、絶縁体
層用セラミックスペース卜や電極層用ぺ一ストの作製方
法を限定するものではない。サージ吸収素子の仕様に応
じて、あるいは、用いる材料に応じて作製方法を適切に
設定することができる。
材料から選択できると同様に、本発明は、また、絶縁体
層用セラミックスペース卜や電極層用ぺ一ストの作製方
法を限定するものではない。サージ吸収素子の仕様に応
じて、あるいは、用いる材料に応じて作製方法を適切に
設定することができる。
【００３２】
【発明の効果】以上、説明したように、本発明により、
構造が単純で、小型化やＳＭＤ対応が容易で、かつ、放
電開始電圧の変動が小さく、しかも静電容量の小さいサ
ージ吸収素子を得ることができる。
構造が単純で、小型化やＳＭＤ対応が容易で、かつ、放
電開始電圧の変動が小さく、しかも静電容量の小さいサ
ージ吸収素子を得ることができる。
【図１】本発明によるサージ吸収素子の内部構成を示す
断面図。図１（ａ）は、相対する外部電極にそれぞれ接
続された二つの内部電極が示されている図。図１（ｂ）
および図１（ｃ）は、図１（ａ）に垂直でそれぞれの内
部電極を示すＡ−Ａ断面図およびＢ−Ｂ断面図。
断面図。図１（ａ）は、相対する外部電極にそれぞれ接
続された二つの内部電極が示されている図。図１（ｂ）
および図１（ｃ）は、図１（ａ）に垂直でそれぞれの内
部電極を示すＡ−Ａ断面図およびＢ−Ｂ断面図。
【図２】外部電極を通じて内部電極に電圧が印加された
ときの、電界の方向を示す図。
ときの、電界の方向を示す図。
１ 絶縁体層 ２ 外部電極 ３ 内部電極 ４ 空隙層 ５ 絶縁層 ７ 内部電極間の電界 ８ 沿面電界
Claims (3)
- 【請求項１】 相対する二つの面にそれぞれ外部電極を
有する絶縁体層からなる絶縁セラミックス体内部に、絶
縁層を介して平行に、少なくとも一部が重畳して対向
し、互いに電気的に絶縁された一対の内部電極が、それ
ぞれ一方の前記外部電極と導通し、該内部電極と他の一
方の前記外部電極との間に、電気的に絶縁する空隙層が
形成されていることを特徴とするサージ吸収素子。 - 【請求項２】 前記サージ吸収素子は、積層体であるこ
とを特徴とする請求項１記載のサージ吸収素子。 - 【請求項３】 前記内部電極は導電性セラミックスから
構成されていることを特徴とする請求項１または請求項
２記載のサージ吸収素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17388498A JPH11354249A (ja) | 1998-06-05 | 1998-06-05 | サージ吸収素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17388498A JPH11354249A (ja) | 1998-06-05 | 1998-06-05 | サージ吸収素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354249A true JPH11354249A (ja) | 1999-12-24 |
Family
ID=15968907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17388498A Pending JPH11354249A (ja) | 1998-06-05 | 1998-06-05 | サージ吸収素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044809A1 (en) * | 2001-11-15 | 2003-05-30 | Vishay Intertechnology, Inc. | Surge current chip resistor |
| DE102015116278A1 (de) | 2015-09-25 | 2017-03-30 | Epcos Ag | Überspannungsschutzbauelement und Verfahren zur Herstellung eines Überspannungsschutzbauelements |
| US11178752B2 (en) | 2018-01-11 | 2021-11-16 | Pegatron Corporation | Circuit board with electrostatic discharge protection mechanism and electronic apparatus having the same |
-
1998
- 1998-06-05 JP JP17388498A patent/JPH11354249A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044809A1 (en) * | 2001-11-15 | 2003-05-30 | Vishay Intertechnology, Inc. | Surge current chip resistor |
| GB2396749A (en) * | 2001-11-15 | 2004-06-30 | Vishay Intertechnology Inc | Surge current chip resistor |
| GB2396749B (en) * | 2001-11-15 | 2005-09-21 | Vishay Intertechnology Inc | Surge current chip resistor |
| DE102015116278A1 (de) | 2015-09-25 | 2017-03-30 | Epcos Ag | Überspannungsschutzbauelement und Verfahren zur Herstellung eines Überspannungsschutzbauelements |
| CN108028514A (zh) * | 2015-09-25 | 2018-05-11 | 埃普科斯股份有限公司 | 过电压保护器件和用于制造过电压保护器件的方法 |
| CN108028514B (zh) * | 2015-09-25 | 2020-10-27 | 埃普科斯股份有限公司 | 过电压保护器件和用于制造过电压保护器件的方法 |
| US10923885B2 (en) | 2015-09-25 | 2021-02-16 | Epcos Ag | Surge protection component and method for producing a surge protection component |
| US11178752B2 (en) | 2018-01-11 | 2021-11-16 | Pegatron Corporation | Circuit board with electrostatic discharge protection mechanism and electronic apparatus having the same |
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