JPH11346143A - リングオッシレータの制御回路及び制御方法 - Google Patents
リングオッシレータの制御回路及び制御方法Info
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- JPH11346143A JPH11346143A JP10152728A JP15272898A JPH11346143A JP H11346143 A JPH11346143 A JP H11346143A JP 10152728 A JP10152728 A JP 10152728A JP 15272898 A JP15272898 A JP 15272898A JP H11346143 A JPH11346143 A JP H11346143A
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Abstract
(57)【要約】
【課題】 半導体製造プロセスの影響を受けることなく
常に安定した動作を可能にするリングオッシレータの制
御回路を提供する。 【解決手段】 リングオッシレータの二つのバイアスレ
ベル制御素子ＴＲＰ１１〜ＴＲＰ１３、ＴＲＮ１１〜Ｔ
ＲＮ１３を制御することにより、前記リングオッシレー
タの動作温度に応じて、前記リングオッシレータの発振
周波数ＯＳＣを制御するリングオッシレータの制御回路
において、弱反転動作領域で動作する第１のカレントミ
ラー回路１を設け、この第１のカレントミラー回路１か
ら前記温度に依存した制御電圧Ｖｇａｔｅを取り出し、
この電圧Ｖｇａｔｅで前記リングオッシレータの発振周
波数ＯＳＣを制御することを特徴とする。
常に安定した動作を可能にするリングオッシレータの制
御回路を提供する。 【解決手段】 リングオッシレータの二つのバイアスレ
ベル制御素子ＴＲＰ１１〜ＴＲＰ１３、ＴＲＮ１１〜Ｔ
ＲＮ１３を制御することにより、前記リングオッシレー
タの動作温度に応じて、前記リングオッシレータの発振
周波数ＯＳＣを制御するリングオッシレータの制御回路
において、弱反転動作領域で動作する第１のカレントミ
ラー回路１を設け、この第１のカレントミラー回路１か
ら前記温度に依存した制御電圧Ｖｇａｔｅを取り出し、
この電圧Ｖｇａｔｅで前記リングオッシレータの発振周
波数ＯＳＣを制御することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、リングオッシレー
タの制御回路及び制御方法に係わり、特に、ＳＤＲＡＭ
等の高速動作用の半導体メモリ装置のセルフリフレッシ
ュ用として用いられる発振回路の発振周波数の制御回路
との制御方法に関する。
タの制御回路及び制御方法に係わり、特に、ＳＤＲＡＭ
等の高速動作用の半導体メモリ装置のセルフリフレッシ
ュ用として用いられる発振回路の発振周波数の制御回路
との制御方法に関する。
【０００２】
【従来の技術】近年、シンクロナスＤＲＡＭやラムバス
ＤＲＡＭ等の高速動作メモリが使用されているが、高速
動作に伴ってジャンクション温度も上昇し、これに伴い
データ保持時間も短くなり、従って、リフレッシュ周期
を短くしている。具体的には、リード／ライト動作は最
小サイクルで行われるためジャンクション温度は１００
℃以上に上昇するのに対して、セルフリフレッシュ動作
中はデータ保持の為の最小限のリフレッシュしか行わな
いので、ジャンクション温度は周囲温度とほぼ等しい。
リード／ライト動作からセルフリフレッシュ動作に移行
した直後はジャンクション温度は１００℃以上であるが
移行後十分に時間が経った後は温度は確実に下がる。し
かし、データ保持時間を保証するためにはあくまでワー
ストのジャンクション温度を想定しなければならず、こ
の為には内部のリフレッシュ周期を短くする、即ち、オ
シレータ周期を短くする必要があり、このため、データ
保持電流が増加するという欠点があった。
ＤＲＡＭ等の高速動作メモリが使用されているが、高速
動作に伴ってジャンクション温度も上昇し、これに伴い
データ保持時間も短くなり、従って、リフレッシュ周期
を短くしている。具体的には、リード／ライト動作は最
小サイクルで行われるためジャンクション温度は１００
℃以上に上昇するのに対して、セルフリフレッシュ動作
中はデータ保持の為の最小限のリフレッシュしか行わな
いので、ジャンクション温度は周囲温度とほぼ等しい。
リード／ライト動作からセルフリフレッシュ動作に移行
した直後はジャンクション温度は１００℃以上であるが
移行後十分に時間が経った後は温度は確実に下がる。し
かし、データ保持時間を保証するためにはあくまでワー
ストのジャンクション温度を想定しなければならず、こ
の為には内部のリフレッシュ周期を短くする、即ち、オ
シレータ周期を短くする必要があり、このため、データ
保持電流が増加するという欠点があった。
【０００３】このような問題を解決するために、特開平
７−１４１８６５号公報「発振回路および半導体記憶回
路」が提案されている。しかし、上記したものは、半導
体製造プロセスの影響を受けやすく、常に安定した動作
を保証できるものではなかった。
７−１４１８６５号公報「発振回路および半導体記憶回
路」が提案されている。しかし、上記したものは、半導
体製造プロセスの影響を受けやすく、常に安定した動作
を保証できるものではなかった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、半導体製造プロセ
スの影響を受けることなく常に安定した動作を可能にす
る新規なリングオッシレータの制御回路及び制御方法を
提供するものである。
した従来技術の欠点を改良し、特に、半導体製造プロセ
スの影響を受けることなく常に安定した動作を可能にす
る新規なリングオッシレータの制御回路及び制御方法を
提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるリ
ングオッシレータの制御回路の第１態様は、リングオッ
シレータの二つのバイアスレベル制御素子を制御するこ
とにより、前記リングオッシレータの動作温度に応じ
て、前記リングオッシレータの発振周波数を制御するリ
ングオッシレータの制御回路において、弱反転動作領域
で動作するカレントミラー回路を設け、このカレントミ
ラー回路から前記温度に依存した制御電圧を取り出し、
この電圧で前記リングオッシレータの発振周波数を制御
することを特徴とするものであり、又、第２態様は、前
記カレントミラー回路は、ゲートとドレインとが接続さ
れソースが第１の電源に接続される第１の第１導電型ト
ランジスタと、ゲートが前記第１の第１導電型トランジ
スタのゲートに接続され、ソースが第１の抵抗器を介し
て前記第１の電源に接続された第２の第１導電型のトラ
ンジスタと、ソースが第２の電源に接続されドレインが
前記第１の第１導電型トランジスタのドレインに接続さ
れる第１の第２導電型トランジスタと、ゲートとドレイ
ンとが接続されると共に、このゲートが前記第１の第２
導電型トランジスタのゲートに接続され、ソースが第２
の電源に接続されドレインが前記第２の第１導電型トラ
ンジスタのドレインに接続される第２の第２導電型トラ
ンジスタと、前記第２の第２導電型トランジスタと共に
カレントミラー回路を構成する第３の第２導電型トラン
ジスタと、前記第３の第２導電型トランジスタのドレイ
ンと第１の電源との間に設けられた第２の抵抗器とから
なり、前記第３の第２導電型トランジスタのドレインか
ら前記制御電圧を取り出すことを特徴とするものであ
り、又、第３態様は、前記ゲートとドレインが接続され
ソースが第１の電源に接続される第３の第１導電型トラ
ンジスタと、ゲートが前記第３の第１導電型トランジス
タのゲートに接続され、ソースが前記第１の電源に接続
された第４の第１導電型のトランジスタと、前記第２の
電源にドレインが接続され前記第３の第１導電型トラン
ジスタのドレインにソースが接続され、ゲートに前記カ
レントミラー回路からの制御電圧が導かれる第５の第１
導電型トランジスタと、ソースが前記第２の電源に接続
され、ゲートとドレインが接続されドレインが前記第４
の第１導電型トランジスタのドレインに接続される第４
の第２導電型トランジスタとからなり、この第４の第２
導電型トランジスタのドレインが前記インバータの二つ
のバイアスレベル制御素子の一方のバイアスレベルを制
御し、前記第４の第１導電型トランジスタのゲートが前
記インバータの他方のバイアスレベルを制御することを
特徴とするものであり、又、第４態様は、前記第５の第
１導電型トランジスタのソースと第３の第１導電型トラ
ンジスタのドレインとの間には第３の抵抗器が設けられ
ていることを特徴とするものであり、又、第５態様は、
前記第２の電源と前記第３の第１導電型トランジスタの
ドレインとの間には第４の抵抗器が設けられていること
を特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるリ
ングオッシレータの制御回路の第１態様は、リングオッ
シレータの二つのバイアスレベル制御素子を制御するこ
とにより、前記リングオッシレータの動作温度に応じ
て、前記リングオッシレータの発振周波数を制御するリ
ングオッシレータの制御回路において、弱反転動作領域
で動作するカレントミラー回路を設け、このカレントミ
ラー回路から前記温度に依存した制御電圧を取り出し、
この電圧で前記リングオッシレータの発振周波数を制御
することを特徴とするものであり、又、第２態様は、前
記カレントミラー回路は、ゲートとドレインとが接続さ
れソースが第１の電源に接続される第１の第１導電型ト
ランジスタと、ゲートが前記第１の第１導電型トランジ
スタのゲートに接続され、ソースが第１の抵抗器を介し
て前記第１の電源に接続された第２の第１導電型のトラ
ンジスタと、ソースが第２の電源に接続されドレインが
前記第１の第１導電型トランジスタのドレインに接続さ
れる第１の第２導電型トランジスタと、ゲートとドレイ
ンとが接続されると共に、このゲートが前記第１の第２
導電型トランジスタのゲートに接続され、ソースが第２
の電源に接続されドレインが前記第２の第１導電型トラ
ンジスタのドレインに接続される第２の第２導電型トラ
ンジスタと、前記第２の第２導電型トランジスタと共に
カレントミラー回路を構成する第３の第２導電型トラン
ジスタと、前記第３の第２導電型トランジスタのドレイ
ンと第１の電源との間に設けられた第２の抵抗器とから
なり、前記第３の第２導電型トランジスタのドレインか
ら前記制御電圧を取り出すことを特徴とするものであ
り、又、第３態様は、前記ゲートとドレインが接続され
ソースが第１の電源に接続される第３の第１導電型トラ
ンジスタと、ゲートが前記第３の第１導電型トランジス
タのゲートに接続され、ソースが前記第１の電源に接続
された第４の第１導電型のトランジスタと、前記第２の
電源にドレインが接続され前記第３の第１導電型トラン
ジスタのドレインにソースが接続され、ゲートに前記カ
レントミラー回路からの制御電圧が導かれる第５の第１
導電型トランジスタと、ソースが前記第２の電源に接続
され、ゲートとドレインが接続されドレインが前記第４
の第１導電型トランジスタのドレインに接続される第４
の第２導電型トランジスタとからなり、この第４の第２
導電型トランジスタのドレインが前記インバータの二つ
のバイアスレベル制御素子の一方のバイアスレベルを制
御し、前記第４の第１導電型トランジスタのゲートが前
記インバータの他方のバイアスレベルを制御することを
特徴とするものであり、又、第４態様は、前記第５の第
１導電型トランジスタのソースと第３の第１導電型トラ
ンジスタのドレインとの間には第３の抵抗器が設けられ
ていることを特徴とするものであり、又、第５態様は、
前記第２の電源と前記第３の第１導電型トランジスタの
ドレインとの間には第４の抵抗器が設けられていること
を特徴とするものである。
【０００６】又、本発明に係るリングオッシレータの制
御方法の第１態様は、リングオッシレータの二つのバイ
アスレベル制御素子を制御することで、前記リングオッ
シレータの動作温度に応じて、前記リングオッシレータ
の発振周波数を制御するリングオッシレータの制御方法
において、前記制御電圧は、弱反転動作領域で動作する
第１のカレントミラー回路から前記温度に依存した制御
電圧を取り出す第１ステップと、前記取り出された制御
電圧をトランジスタを介して第２のカレントミラー回路
に導く第２のステップと、前記第２のカレントミラー回
路の出力で前記二つのバイアスレベル制御素子の一方の
バイアスレベルを制御すると共に、前記第２のカレント
ミラー回路に接続される第３のカレントミラー回路で他
方のバイアスレベルを制御する第３のステップと、を含
むことを特徴とするものであり、又、第２態様は、前記
第１のカレントミラー回路は、弱反転動作領域で動作せ
しめることを特徴とするものである。
御方法の第１態様は、リングオッシレータの二つのバイ
アスレベル制御素子を制御することで、前記リングオッ
シレータの動作温度に応じて、前記リングオッシレータ
の発振周波数を制御するリングオッシレータの制御方法
において、前記制御電圧は、弱反転動作領域で動作する
第１のカレントミラー回路から前記温度に依存した制御
電圧を取り出す第１ステップと、前記取り出された制御
電圧をトランジスタを介して第２のカレントミラー回路
に導く第２のステップと、前記第２のカレントミラー回
路の出力で前記二つのバイアスレベル制御素子の一方の
バイアスレベルを制御すると共に、前記第２のカレント
ミラー回路に接続される第３のカレントミラー回路で他
方のバイアスレベルを制御する第３のステップと、を含
むことを特徴とするものであり、又、第２態様は、前記
第１のカレントミラー回路は、弱反転動作領域で動作せ
しめることを特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わるリングオッシレー
タの制御回路は、リングオッシレータの二つのバイアス
レベル制御素子を制御することにより、前記リングオッ
シレータの動作温度に応じて、前記リングオッシレータ
の発振周波数を制御するリングオッシレータの制御回路
において、弱反転動作領域で動作するカレントミラー回
路を設け、このカレントミラー回路から前記温度に依存
した制御電圧を取り出し、この電圧で前記リングオッシ
レータの発振周波数を制御するように構成したから、前
記第１のカレントミラー回路から取り出される制御電圧
は、温度Ｔと、カレントミラー回路のゲート幅Ｗ、ゲー
ト長Ｌ、このカレントミラー回路に用いられる抵抗器の
抵抗値Ｒ１，Ｒ２のみの関数になる。
タの制御回路は、リングオッシレータの二つのバイアス
レベル制御素子を制御することにより、前記リングオッ
シレータの動作温度に応じて、前記リングオッシレータ
の発振周波数を制御するリングオッシレータの制御回路
において、弱反転動作領域で動作するカレントミラー回
路を設け、このカレントミラー回路から前記温度に依存
した制御電圧を取り出し、この電圧で前記リングオッシ
レータの発振周波数を制御するように構成したから、前
記第１のカレントミラー回路から取り出される制御電圧
は、温度Ｔと、カレントミラー回路のゲート幅Ｗ、ゲー
ト長Ｌ、このカレントミラー回路に用いられる抵抗器の
抵抗値Ｒ１，Ｒ２のみの関数になる。
【０００８】従って、製造プロセスによるパラメータを
含まないから、温度のみに依存する制御電圧を得ること
ができ、この為、温度に応じたオッシレータの発振周波
数を得ることができる。
含まないから、温度のみに依存する制御電圧を得ること
ができ、この為、温度に応じたオッシレータの発振周波
数を得ることができる。
【０００９】
【実施例】以下に、本発明に係わるリングオッシレータ
の制御回路とその制御方法の具体例を図面を参照しなが
ら詳細に説明する。図１は、本発明に係わるリングオッ
シレータの制御回路の具体例を示す回路図であって、図
１には、リングオッシレータの二つのバイアスレベル制
御素子ＴＲＰ１１〜ＴＲＰ１３、ＴＲＮ１１〜ＴＲＮ１
３を制御することにより、前記リングオッシレータの動
作温度に応じて、前記リングオッシレータの発振周波数
ＯＳＣを制御するリングオッシレータの制御回路におい
て、弱反転動作領域で動作するカレントミラー回路１を
設け、このカレントミラー回路１から前記温度に依存し
た制御電圧Ｖｇａｔｅを取り出し、この電圧Ｖｇａｔｅ
で前記リングオッシレータの発振周波数ＯＳＣを制御す
ることを特徴とするリングオッシレータの制御回路が示
されており、又、前記カレントミラー回路１は、ゲート
とドレインとが接続されソースが第１の電源２に接続さ
れる第１の第１導電型トランジスタＮ１と、ゲートが前
記第１の第１導電型トランジスタＮ１のゲートに接続さ
れ、ソースが第１の抵抗器Ｒ１を介して前記第１の電源
２に接続された第２の第１導電型のトランジスタＮ２
と、ソースが第２の電源３に接続されドレインが前記第
１の第１導電型トランジスタＮ１のドレインに接続され
る第１の第２導電型トランジスタＰ１と、ゲートとドレ
インとが接続されると共に、このゲートが前記第１の第
２導電型トランジスタＰ１のゲートに接続され、ソース
が第２の電源３に接続されドレインが前記第２の第１導
電型トランジスタＮ２のドレインに接続される第２の第
２導電型トランジスタＰ２と、前記第２の第２導電型ト
ランジスタＰ２と共にカレントミラー回路を構成する第
３の第２導電型トランジスタＰ３と、前記第３の第２導
電型トランジスタＰ３のドレインと第１の電源２との間
に設けられた第２の抵抗器Ｒ２とからなり、前記第３の
第２導電型トランジスタＰ３のドレインから前記制御電
圧Ｖｇａｔｅを取り出すことを特徴とするリングオッシ
レータの制御回路が示されており、又、前記ゲートとド
レインとが接続されソースが第１の電源２に接続される
第３の第１導電型トランジスタＴＲＮ２と、ゲートが前
記第３の第１導電型トランジスタＴＲＮ２のゲートに接
続され、ソースが前記第１の電源２に接続された第４の
第１導電型のトランジスタＴＲＮ３と、前記第２の電源
３にドレインが接続され前記第３の第１導電型トランジ
スタＴＲＮ２のドレインにソースが接続され、ゲートに
前記カレントミラー回路１からの制御電圧Ｖｇａｔｅが
導かれる第５の第１導電型トランジスタＴＲＮ１と、ソ
ースが前記第２の電源３に接続され、ゲートとドレイン
とが接続されドレインが前記第４の第１導電型トランジ
スタＴＲＮ３のドレインに接続される第４の第２導電型
トランジスタＴＲＰ１とからなり、この第４の第２導電
型トランジスタＴＲＰ１のドレインが前記インバータの
二つのバイアスレベル制御素子の一方の制御素子ＴＲＰ
１１〜ＴＲＰ１３を制御し、前記第４の第１導電型トラ
ンジスタＴＲＮ３のゲートが前記インバータの他方の制
御素子ＴＲＮ１１〜ＴＲＮ１３を制御することを特徴と
するリングオッシレータの制御回路が示されている。
の制御回路とその制御方法の具体例を図面を参照しなが
ら詳細に説明する。図１は、本発明に係わるリングオッ
シレータの制御回路の具体例を示す回路図であって、図
１には、リングオッシレータの二つのバイアスレベル制
御素子ＴＲＰ１１〜ＴＲＰ１３、ＴＲＮ１１〜ＴＲＮ１
３を制御することにより、前記リングオッシレータの動
作温度に応じて、前記リングオッシレータの発振周波数
ＯＳＣを制御するリングオッシレータの制御回路におい
て、弱反転動作領域で動作するカレントミラー回路１を
設け、このカレントミラー回路１から前記温度に依存し
た制御電圧Ｖｇａｔｅを取り出し、この電圧Ｖｇａｔｅ
で前記リングオッシレータの発振周波数ＯＳＣを制御す
ることを特徴とするリングオッシレータの制御回路が示
されており、又、前記カレントミラー回路１は、ゲート
とドレインとが接続されソースが第１の電源２に接続さ
れる第１の第１導電型トランジスタＮ１と、ゲートが前
記第１の第１導電型トランジスタＮ１のゲートに接続さ
れ、ソースが第１の抵抗器Ｒ１を介して前記第１の電源
２に接続された第２の第１導電型のトランジスタＮ２
と、ソースが第２の電源３に接続されドレインが前記第
１の第１導電型トランジスタＮ１のドレインに接続され
る第１の第２導電型トランジスタＰ１と、ゲートとドレ
インとが接続されると共に、このゲートが前記第１の第
２導電型トランジスタＰ１のゲートに接続され、ソース
が第２の電源３に接続されドレインが前記第２の第１導
電型トランジスタＮ２のドレインに接続される第２の第
２導電型トランジスタＰ２と、前記第２の第２導電型ト
ランジスタＰ２と共にカレントミラー回路を構成する第
３の第２導電型トランジスタＰ３と、前記第３の第２導
電型トランジスタＰ３のドレインと第１の電源２との間
に設けられた第２の抵抗器Ｒ２とからなり、前記第３の
第２導電型トランジスタＰ３のドレインから前記制御電
圧Ｖｇａｔｅを取り出すことを特徴とするリングオッシ
レータの制御回路が示されており、又、前記ゲートとド
レインとが接続されソースが第１の電源２に接続される
第３の第１導電型トランジスタＴＲＮ２と、ゲートが前
記第３の第１導電型トランジスタＴＲＮ２のゲートに接
続され、ソースが前記第１の電源２に接続された第４の
第１導電型のトランジスタＴＲＮ３と、前記第２の電源
３にドレインが接続され前記第３の第１導電型トランジ
スタＴＲＮ２のドレインにソースが接続され、ゲートに
前記カレントミラー回路１からの制御電圧Ｖｇａｔｅが
導かれる第５の第１導電型トランジスタＴＲＮ１と、ソ
ースが前記第２の電源３に接続され、ゲートとドレイン
とが接続されドレインが前記第４の第１導電型トランジ
スタＴＲＮ３のドレインに接続される第４の第２導電型
トランジスタＴＲＰ１とからなり、この第４の第２導電
型トランジスタＴＲＰ１のドレインが前記インバータの
二つのバイアスレベル制御素子の一方の制御素子ＴＲＰ
１１〜ＴＲＰ１３を制御し、前記第４の第１導電型トラ
ンジスタＴＲＮ３のゲートが前記インバータの他方の制
御素子ＴＲＮ１１〜ＴＲＮ１３を制御することを特徴と
するリングオッシレータの制御回路が示されている。
【００１０】したがって、トランジスタＴＲＮ２，ＴＲ
Ｎ３，ＴＲＰ１もまたカレントミラー回路を構成してい
る。以下に、本発明を更に詳細に説明する。本発明は、
ＣＭＯＳインバータで構成されるオシレータにおいて周
期を決定するトランジスタのゲートレベル（ＴＲＰ１
１，ＴＲＰ１２，ＴＲＰ１３及びＴＲＮ１１，Ｎ１２，
Ｎ１３に入力するゲートレベル）を温度に応じて制御す
ることにより、特に、ＤＲＡＭのセルフリフレッシュ時
のリフレッシュ周期を温度に応じて可変にするようにし
ている。
Ｎ３，ＴＲＰ１もまたカレントミラー回路を構成してい
る。以下に、本発明を更に詳細に説明する。本発明は、
ＣＭＯＳインバータで構成されるオシレータにおいて周
期を決定するトランジスタのゲートレベル（ＴＲＰ１
１，ＴＲＰ１２，ＴＲＰ１３及びＴＲＮ１１，Ｎ１２，
Ｎ１３に入力するゲートレベル）を温度に応じて制御す
ることにより、特に、ＤＲＡＭのセルフリフレッシュ時
のリフレッシュ周期を温度に応じて可変にするようにし
ている。
【００１１】具体的には、図１に示すＰｂｉａｓ、Ｎｂ
ｉａｓ発生部４において、抵抗Ｒ３に並列にトランジス
タＴＲＮ１を設け、このトランジスタＴＲＮ１の制御電
圧Ｖｇａｔｅを温度が高い場合は高く、温度が低い場合
は低くするようにコントロールする。この時、抵抗Ｒ３
とトランジスタＴＲＮ１のオン抵抗による合成抵抗は温
度が高いときは低く、温度が低いときは高くなる。合成
抵抗の大小はＰｂｉａｓ、Ｎｂｉａｓ発生部４の出力電
圧の大小を決定するので、結果的にオシレータ部５の周
期は制御電圧Ｖｇａｔｅのレベルによって決定されるこ
とになる。
ｉａｓ発生部４において、抵抗Ｒ３に並列にトランジス
タＴＲＮ１を設け、このトランジスタＴＲＮ１の制御電
圧Ｖｇａｔｅを温度が高い場合は高く、温度が低い場合
は低くするようにコントロールする。この時、抵抗Ｒ３
とトランジスタＴＲＮ１のオン抵抗による合成抵抗は温
度が高いときは低く、温度が低いときは高くなる。合成
抵抗の大小はＰｂｉａｓ、Ｎｂｉａｓ発生部４の出力電
圧の大小を決定するので、結果的にオシレータ部５の周
期は制御電圧Ｖｇａｔｅのレベルによって決定されるこ
とになる。
【００１２】制御電圧Ｖｇａｔｅはカレントミラー回路
１からなるＶｇａｔｅ発生部で生成される。これはワイ
ドミラーのカレントミラー回路及び抵抗負荷からなる。
制御電圧Ｖｇａｔｅは温度に対してリニアな特性を有
し、且つ、理論的に抵抗、トランジスタのサイズ比のみ
で出力電圧が決まり、閾値や層抵抗等プロセス条件の変
動に対して安定なことがわかっている。
１からなるＶｇａｔｅ発生部で生成される。これはワイ
ドミラーのカレントミラー回路及び抵抗負荷からなる。
制御電圧Ｖｇａｔｅは温度に対してリニアな特性を有
し、且つ、理論的に抵抗、トランジスタのサイズ比のみ
で出力電圧が決まり、閾値や層抵抗等プロセス条件の変
動に対して安定なことがわかっている。
【００１３】従って、プロセス条件に依存せず、温度に
対してのみ依存する制御電圧を使ってオシレータの周期
に温度依存を持たせることが可能になる。本発明は、Ｖ
ｇａｔｅ発生部（第１のカレントミラー回路）１、Ｐｂ
ｉａｓ、Ｎｂｉａｓ発生部（第２のカレントミラー回
路）４、オシレータ部５の３つの部分から構成されてい
る。次に、Ｖｇａｔｅ発生部１の動作を説明する。トラ
ンジスタＮ１、Ｎ２を弱反転領域動作（閾値以下での動
作）とした場合、「ＩＥＥＥ，Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，Ｖｏｌ．ｓ
ｃ−１２ Ｎｏ３，ｐｐ．２２４−２３１，Ｊｕｎｅ，
１９７７」に示される弱反転動作を示す電流式が成り立
ち、出力電圧Ｖｇａｔｅは図中のＰ１，Ｐ２，Ｐ３のサ
イズを全て同じとした場合、以下のように表示される。
対してのみ依存する制御電圧を使ってオシレータの周期
に温度依存を持たせることが可能になる。本発明は、Ｖ
ｇａｔｅ発生部（第１のカレントミラー回路）１、Ｐｂ
ｉａｓ、Ｎｂｉａｓ発生部（第２のカレントミラー回
路）４、オシレータ部５の３つの部分から構成されてい
る。次に、Ｖｇａｔｅ発生部１の動作を説明する。トラ
ンジスタＮ１、Ｎ２を弱反転領域動作（閾値以下での動
作）とした場合、「ＩＥＥＥ，Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ，Ｖｏｌ．ｓ
ｃ−１２ Ｎｏ３，ｐｐ．２２４−２３１，Ｊｕｎｅ，
１９７７」に示される弱反転動作を示す電流式が成り立
ち、出力電圧Ｖｇａｔｅは図中のＰ１，Ｐ２，Ｐ３のサ
イズを全て同じとした場合、以下のように表示される。
【００１４】
【数１】
【００１５】ここで、ＷはトランジスタＮ１，Ｎ２のゲ
ート幅 ＬはトランジスタＮ１，Ｎ２のゲート長 Ｒ１，Ｒ２は抵抗Ｒ１，Ｒ２の抵抗値である。 このように制御電圧Ｖｇａｔｅは物性定数、抵抗比、ト
ランジスタＮ１，Ｎ２のサイズ比だけで決まり、プロセ
ス条件には左右されず、温度に対してのみ１次の依存を
持つようになっている。
ート幅 ＬはトランジスタＮ１，Ｎ２のゲート長 Ｒ１，Ｒ２は抵抗Ｒ１，Ｒ２の抵抗値である。 このように制御電圧Ｖｇａｔｅは物性定数、抵抗比、ト
ランジスタＮ１，Ｎ２のサイズ比だけで決まり、プロセ
ス条件には左右されず、温度に対してのみ１次の依存を
持つようになっている。
【００１６】例として、Ｎ２／Ｎ１＝１０、Ｒ２／Ｒ１
＝２０とおいたときのＶｇａｔｅの変動量は約０．４Ｖ
／１００℃である。次に、Ｐｂｉａｓ、Ｎｂｉａｓ発生
部４について説明する。制御電圧Ｎｂｉａｓの発生は図
２に示すように抵抗Ｒ３とトランジスタＴＲＮ１のオン
抵抗の合成抵抗による負荷直線とトランジスタＴＲＮ２
のゲート・ドレインショート時の電流電圧特性（トラン
ジスタＴＲＮ２は飽和領域動作なので電圧に対して２次
の傾きを持つ）の交点から求められる。この時、流れる
電流がＩｂｉａｓである。また、トランジスタＴＲＮ３
のサイズがトランジスタＴＲＮ２のサイズに等しい場
合、カレントミラー回路を構成するから、トランジスタ
ＴＲＮ２を流れる電流とトランジスタＴＲＮ３を流れる
電流とが等しくなる。又、図３に示すトランジスタＴＲ
Ｐ１のゲート・ドレインショート時の電流電圧特性にお
いて、流れる電流Ｉｂｉａｓに対応する電流Ｐｂｉａｓ
が決定される。尚、図３中における電流の向きはトラン
ジスタＴＲＰ１のソース側に向かう方向を（＋）にとっ
てある。
＝２０とおいたときのＶｇａｔｅの変動量は約０．４Ｖ
／１００℃である。次に、Ｐｂｉａｓ、Ｎｂｉａｓ発生
部４について説明する。制御電圧Ｎｂｉａｓの発生は図
２に示すように抵抗Ｒ３とトランジスタＴＲＮ１のオン
抵抗の合成抵抗による負荷直線とトランジスタＴＲＮ２
のゲート・ドレインショート時の電流電圧特性（トラン
ジスタＴＲＮ２は飽和領域動作なので電圧に対して２次
の傾きを持つ）の交点から求められる。この時、流れる
電流がＩｂｉａｓである。また、トランジスタＴＲＮ３
のサイズがトランジスタＴＲＮ２のサイズに等しい場
合、カレントミラー回路を構成するから、トランジスタ
ＴＲＮ２を流れる電流とトランジスタＴＲＮ３を流れる
電流とが等しくなる。又、図３に示すトランジスタＴＲ
Ｐ１のゲート・ドレインショート時の電流電圧特性にお
いて、流れる電流Ｉｂｉａｓに対応する電流Ｐｂｉａｓ
が決定される。尚、図３中における電流の向きはトラン
ジスタＴＲＰ１のソース側に向かう方向を（＋）にとっ
てある。
【００１７】次に、オシレータ部５について説明する。
これは同業者にはよく知られている構成であるが、重要
なのはトランジスタＴＲＰ１１〜ＴＲＰ１３及びＴＲＮ
１１〜ＴＲＮ１３の電流能力をトランジスタＴＲＰ２１
〜ＴＲＰ２３及びＴＲＮ２１〜ＴＲＮ２３に比べて小さ
くとることにより、周期及び消費電流の決定をトランジ
スタＴＲＰ１１〜ＴＲＰ１３及びＴＲＮ１１〜ＴＲＮ１
３が行う点である。これらトランジスタのゲート・ソー
ス間電圧ＶＧＳが小さい時（即ち、Ｎｂｉａｓが低く、
Ｐｂｉａｓが高い）オシレータ周期は長く、逆の時、オ
シレータ周期は短い。
これは同業者にはよく知られている構成であるが、重要
なのはトランジスタＴＲＰ１１〜ＴＲＰ１３及びＴＲＮ
１１〜ＴＲＮ１３の電流能力をトランジスタＴＲＰ２１
〜ＴＲＰ２３及びＴＲＮ２１〜ＴＲＮ２３に比べて小さ
くとることにより、周期及び消費電流の決定をトランジ
スタＴＲＰ１１〜ＴＲＰ１３及びＴＲＮ１１〜ＴＲＮ１
３が行う点である。これらトランジスタのゲート・ソー
ス間電圧ＶＧＳが小さい時（即ち、Ｎｂｉａｓが低く、
Ｐｂｉａｓが高い）オシレータ周期は長く、逆の時、オ
シレータ周期は短い。
【００１８】本具体例の動作を図２及び図３を用いて更
に詳しく説明する。Ｎｂｉａｓは前述したように図２中
の抵抗Ｒ３とトランジスタＴＲＮ１のオン抵抗の合成抵
抗による負荷直線とトランジスタＴＲＮ２のゲート・ド
レインショート時の電流電圧特性（トランジスタＴＲＮ
２は飽和領域動作なので電圧に対して２次の傾きを持
つ）の交点から求められる。ここで温度が高くなると制
御電圧Ｖｇａｔｅのレベルが上がるので負荷直線の傾き
はきつくなる。その結果、交点のレベルは高い側にシフ
トするので制御電圧Ｎｂｉａｓのレベルは高くなる。ま
た、電流Ｉｂｉａｓも大きくなる。このため図２より、
電流Ｉｂｉａｓの増加に伴い制御電圧Ｐｂｉａｓのレベ
ルが下がる。従って、オシレータ周期は短くなる。
に詳しく説明する。Ｎｂｉａｓは前述したように図２中
の抵抗Ｒ３とトランジスタＴＲＮ１のオン抵抗の合成抵
抗による負荷直線とトランジスタＴＲＮ２のゲート・ド
レインショート時の電流電圧特性（トランジスタＴＲＮ
２は飽和領域動作なので電圧に対して２次の傾きを持
つ）の交点から求められる。ここで温度が高くなると制
御電圧Ｖｇａｔｅのレベルが上がるので負荷直線の傾き
はきつくなる。その結果、交点のレベルは高い側にシフ
トするので制御電圧Ｎｂｉａｓのレベルは高くなる。ま
た、電流Ｉｂｉａｓも大きくなる。このため図２より、
電流Ｉｂｉａｓの増加に伴い制御電圧Ｐｂｉａｓのレベ
ルが下がる。従って、オシレータ周期は短くなる。
【００１９】逆に温度が低くなった場合、制御電圧Ｖｇ
ａｔｅのレベルが下がるので抵抗Ｒ３とトランジスタＴ
ＲＮ１のオン抵抗の合成抵抗による負荷直線の傾きは緩
くなる。このため、交点のレベルは低い側にシフトする
ので制御電圧Ｎｂｉａｓのレベルは低くなる。また、電
流Ｉｂｉａｓも小さくなる。その結果、図２より、電流
Ｉｂｉａｓの減少に伴い制御電圧Ｐｂｉａｓのレベルが
上がり、オシレータ周期は長くなる。
ａｔｅのレベルが下がるので抵抗Ｒ３とトランジスタＴ
ＲＮ１のオン抵抗の合成抵抗による負荷直線の傾きは緩
くなる。このため、交点のレベルは低い側にシフトする
ので制御電圧Ｎｂｉａｓのレベルは低くなる。また、電
流Ｉｂｉａｓも小さくなる。その結果、図２より、電流
Ｉｂｉａｓの減少に伴い制御電圧Ｐｂｉａｓのレベルが
上がり、オシレータ周期は長くなる。
【００２０】なお、図５に示すように、第５の第１導電
型トランジスタＴＲＮ１のソースと第３の第１導電型ト
ランジスタＴＲＮ２のドレインとの間には第３の抵抗器
Ｒ４を設けるように構成しても良いし、図４に示すよう
に、抵抗器Ｒ３を設けなくても本発明の目的が達せられ
る。なお、本発明の他の応用例として、トランジスタＴ
ＲＮ１の代わりにＰＣＨトランジスタを使うと高い温度
でオシレータの周期を長くする設定も可能である。（温
度変動による合成抵抗の負荷直線の傾きの変動方向が逆
になる）更に、オシレータだけに使うことに限定せず、
Ｖｇａｔｅ発生部１、Ｐｂｉａｓ、Ｎｂｉａｓ発生部４
のみで温度依存を持つ電圧源や温度センサを構成しても
よい。
型トランジスタＴＲＮ１のソースと第３の第１導電型ト
ランジスタＴＲＮ２のドレインとの間には第３の抵抗器
Ｒ４を設けるように構成しても良いし、図４に示すよう
に、抵抗器Ｒ３を設けなくても本発明の目的が達せられ
る。なお、本発明の他の応用例として、トランジスタＴ
ＲＮ１の代わりにＰＣＨトランジスタを使うと高い温度
でオシレータの周期を長くする設定も可能である。（温
度変動による合成抵抗の負荷直線の傾きの変動方向が逆
になる）更に、オシレータだけに使うことに限定せず、
Ｖｇａｔｅ発生部１、Ｐｂｉａｓ、Ｎｂｉａｓ発生部４
のみで温度依存を持つ電圧源や温度センサを構成しても
よい。
【００２１】
【発明の効果】本発明に係るリングオシレータの制御回
路とその制御方法は上述のように構成したので、プロセ
ス条件に依存せず、温度にのみ依存する制御電圧を利用
することにより、オシレータの周期に任意の温度依存を
持たせることができる。
路とその制御方法は上述のように構成したので、プロセ
ス条件に依存せず、温度にのみ依存する制御電圧を利用
することにより、オシレータの周期に任意の温度依存を
持たせることができる。
【図１】本発明に係るリングオッシレータの制御回路の
回路図である。
回路図である。
【図２】本発明の動作を説明する図である。
【図３】本発明の動作を説明する図である。
【図４】本発明の他の具体例を示す回路図である。
【図５】本発明の他の具体例を示す回路図である。
１ Ｖｇａｔｅ発生部（カレントミラー回路） ２ 第１の電源 ３ 第２の電源 ４ Ｐｂｉａｓ、Ｎｂｉａｓ発生部 ５ オッシレータ部 ＴＲＮ１１〜ＴＲＮ１３ バイアスレベル制御素子 ＴＲＰ１１〜ＴＲＰ１３ バイアスレベル制御素子 Ｎ１ 第１の第１導電型トランジスタ Ｎ２ 第２の第１導電型トランジスタ ＴＲＮ２ 第３の第１導電型トランジスタ ＴＲＮ３ 第４の第１導電型トランジスタ ＴＲＮ１ 第５の第１導電型トランジスタ Ｐ１ 第１の第２導電型トランジスタ Ｐ２ 第２の第２導電型トランジスタ Ｐ３ 第３の第２導電型トランジスタ ＴＲＰ１ 第４の第２導電型トランジスタ Ｒ１、Ｒ２、Ｒ３ 抵抗器
Claims (7)
- 【請求項１】 リングオッシレータの二つのバイアスレ
ベル制御素子を制御することにより、前記リングオッシ
レータの動作温度に応じて、前記リングオッシレータの
発振周波数を制御するリングオッシレータの制御回路に
おいて、 弱反転動作領域で動作するカレントミラー回路を設け、
このカレントミラー回路から前記温度に依存した制御電
圧を取り出し、この電圧で前記リングオッシレータの発
振周波数を制御することを特徴とするリングオッシレー
タの制御回路。 - 【請求項２】 前記カレントミラー回路は、 ゲートとドレインとが接続されソースが第１の電源に接
続される第１の第１導電型トランジスタと、ゲートが前
記第１の第１導電型トランジスタのゲートに接続され、
ソースが第１の抵抗器を介して前記第１の電源に接続さ
れた第２の第１導電型のトランジスタと、ソースが第２
の電源に接続されドレインが前記第１の第１導電型トラ
ンジスタのドレインに接続される第１の第２導電型トラ
ンジスタと、ゲートとドレインとが接続されると共に、
このゲートが前記第１の第２導電型トランジスタのゲー
トに接続され、ソースが第２の電源に接続されドレイン
が前記第２の第１導電型トランジスタのドレインに接続
される第２の第２導電型トランジスタと、前記第２の第
２導電型トランジスタと共にカレントミラー回路を構成
する第３の第２導電型トランジスタと、前記第３の第２
導電型トランジスタのドレインと第１の電源との間に設
けられた第２の抵抗器とからなり、前記第３の第２導電
型トランジスタのドレインから前記制御電圧を取り出す
ことを特徴とする請求項１記載のリングオッシレータの
制御回路。 - 【請求項３】 ゲートとドレインとが接続されソースが
第１の電源に接続される第３の第１導電型トランジスタ
と、ゲートが前記第３の第１導電型トランジスタのゲー
トに接続され、ソースが前記第１の電源に接続された第
４の第１導電型のトランジスタと、前記第２の電源にド
レインが接続され前記第３の第１導電型トランジスタの
ドレインにソースが接続され、ゲートに前記カレントミ
ラー回路からの制御電圧が導かれる第５の第１導電型ト
ランジスタと、ソースが前記第２の電源に接続され、ゲ
ートとドレインとが接続されドレインが前記第４の第１
導電型トランジスタのドレインに接続される第４の第２
導電型トランジスタとからなり、この第４の第２導電型
トランジスタのドレインが前記インバータの二つのバイ
アスレベル制御素子の一方の制御素子を制御し、前記第
４の第１導電型トランジスタのゲートが前記インバータ
の他方の制御素子を制御することを特徴とする請求項２
記載のリングオッシレータの制御回路。 - 【請求項４】 前記第５の第１導電型トランジスタのソ
ースと第３の第１導電型トランジスタのドレインとの間
には第３の抵抗器が設けられていることを特徴とする請
求項３記載のリングオッシレータの制御回路。 - 【請求項５】 前記第２の電源と前記第３の第１導電型
トランジスタのドレインとの間には第４の抵抗器が設け
られていることを特徴とする請求項３又は４記載のリン
グオッシレータの制御回路。 - 【請求項６】 リングオッシレータの二つのバイアスレ
ベル制御素子を制御することで、前記リングオッシレー
タの動作温度に応じて、前記リングオッシレータの発振
周波数を制御するリングオッシレータの制御方法におい
て、 前記制御電圧は、弱反転動作領域で動作する第１のカレ
ントミラー回路から前記温度に依存した制御電圧を取り
出す第１ステップと、 前記取り出された制御電圧をトランジスタを介して第２
のカレントミラー回路に導く第２のステップと、 前記第２のカレントミラー回路の出力で前記二つのバイ
アスレベル制御素子の一方の制御素子を制御すると共
に、前記第２のカレントミラー回路に接続される第３の
カレントミラー回路で他方の制御素子を制御する第３の
ステップと、 を含むことを特徴とするリングオッシレータの制御方
法。 - 【請求項７】 前記第１のカレントミラー回路は、弱反
転動作領域で動作せしめることを特徴とする請求項６記
載のリングオッシレータの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152728A JPH11346143A (ja) | 1998-06-02 | 1998-06-02 | リングオッシレータの制御回路及び制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152728A JPH11346143A (ja) | 1998-06-02 | 1998-06-02 | リングオッシレータの制御回路及び制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11346143A true JPH11346143A (ja) | 1999-12-14 |
Family
ID=15546867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152728A Pending JPH11346143A (ja) | 1998-06-02 | 1998-06-02 | リングオッシレータの制御回路及び制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11346143A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006314025A (ja) * | 2005-05-09 | 2006-11-16 | Sony Corp | 撮像装置と撮像装置用の電源供給方法 |
| JP2010216810A (ja) * | 2009-03-13 | 2010-09-30 | Kawasaki Microelectronics Inc | 温度検出回路 |
| WO2015191251A1 (en) * | 2014-06-09 | 2015-12-17 | Qualcomm Incorporated | Low power low cost temperature sensor |
-
1998
- 1998-06-02 JP JP10152728A patent/JPH11346143A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006314025A (ja) * | 2005-05-09 | 2006-11-16 | Sony Corp | 撮像装置と撮像装置用の電源供給方法 |
| JP2010216810A (ja) * | 2009-03-13 | 2010-09-30 | Kawasaki Microelectronics Inc | 温度検出回路 |
| WO2015191251A1 (en) * | 2014-06-09 | 2015-12-17 | Qualcomm Incorporated | Low power low cost temperature sensor |
| CN106461470A (zh) * | 2014-06-09 | 2017-02-22 | 高通股份有限公司 | 低功率低成本温度传感器 |
| US9816872B2 (en) | 2014-06-09 | 2017-11-14 | Qualcomm Incorporated | Low power low cost temperature sensor |
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