JPH11331067A

JPH11331067A - ディジタル・フェーズロックド・ループ発振器

Info

Publication number: JPH11331067A
Application number: JP10155219A
Authority: JP
Inventors: Junji Nakai; 淳二中井; Yoshio Masuda; 義夫増田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-05-20
Filing date: 1998-05-20
Publication date: 1999-11-30

Abstract

(57)【要約】【解決手段】ＵＷ検出部４１が、外部から受け入れた
ＵＷビット列と、自己が内部で生成したＵＷビット列が
同一であると判断し、ＲＳＳＩ判定部４２が、外部から
受け入れたＲＳＳＩ信号のレベルが、閾値レベルを越え
ていると判断し、位相比較部１１が外部から受け入れた
基準クロック信号と、再生クロック信号の位相差が規定
値以内であると判断した時に、同期モード切替信号生成
部４３が同期モードを切り替える。【効果】基準クロック信号と再生クロック信号が同期
状態に至るまでは、位相修正感度を大きくして短時間で
ロック状態に至らせ、一旦同期状態に至った後は、位相
修正感度を小さくして安定した再生クロック信号を得る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信機器に
おける、クロック信号再生等に用いられる、ディジタル
・フェーズロックド・ループ（以後Ｄ−ＰＬＬと記す）
発振器に関する。

【０００２】

【従来の技術】移動体通信システムでは、基地局と複数
の移動局が、同時に、無線を介して交信している。従っ
て、正確な交信を行うためには、基地局と複数の移動局
間での、フレーム同期が不可欠である。従来のフレーム
同期は、以下のように行われていた。即ち、基地局は、
フレームの先端に、基準クロック信号として、２進数、
０、１繰り返し、１６ビットのプリアンブルを付加して
送信する。移動局は、このプリアンブルを受け入れて、
基準クロック信号を抽出する。この基準クロック信号
に、自己の再生クロック信号を、自己が所持するＤ−Ｐ
ＬＬ発振器を用いて同期（以後ロックと記す）させる。

【０００３】次に、基地局は、プリアンブルに続いて、
特定のビット列８ビットで構成される、ユニークワード
（以後ＵＷと記す）を送信する。ここでＵＷとは、通信
システムによって決められたフレームの同期をとるため
の特定ビット列である。移動局は、自己の再生クロック
信号が、上記基準クロック信号にロックした状態で、こ
のＵＷを受け入れる。このＵＷに基づいて、移動局内部
に備える制御部がＤ−ＰＬＬ発振器の位相修正量や感度
を制御する。続いて、基地局は、メッセージ、ＣＲＣ
（誤り検出信号）を送信する。移動局が、これらの信号
を受け入れて交信が開始される。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には、以下に記すような、解決すべき課題
が残されていた。即ち、プリアンブルから抽出した基準
クロック信号に再生クロック信号をロックさせる際に、
両信号間の位相差量の大小によって、位相修正速度を変
化させることができなかった。従って、緻密な感度制御
ができなかった。

【０００５】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。〈構成１〉外部から受け入れた基準クロック信号と、自
己が再生した再生クロック信号の位相差を検出して、そ
の位相差が予め定められている規定値以内であるときに
ロック信号を送出する位相差比較部と、外部から受け入
れたＵＷ（ユニークワード）ビット列と、自己が内部で
生成したＵＷビット列を比較して、両者を同一と判断し
た時にＵＷ一致信号を送出するＵＷ検出部と、外部から
受け入れたＲＳＳＩ（受信信号強度表示）信号のレベル
と、受信精度を維持するために必要とされる上記ＲＳＳ
Ｉ信号の最低レベルとして、予め内部に保持されている
閾値レベルを比較して、上記ＲＳＳＩ信号のレベルが、
上記閾値レベルを越えているときにレベル適合信号を送
出するＲＳＳＩ判定部と、ＵＷ一致信号とレベル適合信
号とロック信号とを受け入れた時に、位相差修正感度を
小さくし、ＵＷ一致信号とレベル適合信号とロック信号
のうちいずれかの信号が欠落した時に上記位相差修正感
度を大きくするように制御する同期モード切替信号生成
部を備えたことを特徴とするディジタル・フェーズロッ
クド・ループ発振器。

【０００６】〈構成２〉構成１に記載されたディジタル
・フェーズロックド・ループ発振器において、同期モー
ド切替信号生成部は、外部信号により、任意のタイミン
グで、位相差修正感度を切り替えられることを特徴とす
るディジタル・フェーズロックド・ループ発振器。

【０００７】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。本発明では、基準クロック信
号に再生クロック信号をロックさせる際に、その位相差
を検出した後、位相差修正を開始するまでの時間と位相
差修正速度を変更可能にする。基準クロック信号に再生
クロック信号をロックさせるまでの間は、位相差修正を
開始するまでの時間を短かく、かつ、位相修正速度を大
きくして、早急にロックさせる。一旦ロックしたあと
は、位相差修正を開始するまでの時間を長く、かつ、位
相修正速度を小さくして感度を小さくする。その結果、
受信信号中に含まれてくる、微弱なスプリアス信号の影
響を避ける等、緻密な制御ができる。かかる変更を可能
にするために、本発明は、以下の構成をとる。

【０００８】〈具体例の構成〉図１は、同期モード切替
回路のブロック図である。この同期モード切替回路が本
発明によるＤ−ＰＬＬ発振器に備えられている。この同
期モード切替回路の説明をする前にＤ−ＰＬＬ発振器の
全体構成について図を用いて説明する。本発明適合の１
例として移動体通信機器に用いられた場合について説明
する。図２は、Ｄ−ＰＬＬ発振器の全体構成図である。

【０００９】図より、Ｄ−ＰＬＬ発振器は、Ｄ−ＰＬＬ
発振回路１と、第１ローパスフィルタ２と、第２ローパ
スフィルタ３と、同期モード自動切替回路４を備える。
Ｄ−ＰＬＬ発振器１は、第１ローパスフィルタ２を介し
て外部から基準クロック信号を受け入れる。この基準ク
ロック信号にロックした、再生クロック信号を生成する
部分である。この構成については後に詳細に説明する。

【００１０】第１ローパスフィルタ２は、外部から受け
入れた１Ｍｂｐｓマンチェスタ符号ベースバンド信号か
らクロック信号を抽出する部分である。通常シフトレジ
スタとアップダウンカウンタの組み合わせによって構成
されている。

【００１１】第２ローパスフィルタ３は、外部から受け
入れた１Ｍｂｐｓマンチェスタ符号ベースバンド信号か
らマンチェスタ符号化されたデータを抽出する部分であ
る。通常シフトレジスタとアップダウンカウンタの組み
合わせによって構成されている。ここでマンチェスタ符
号とは、２進数０、１の信号に対して１周期の矩形波を
割り当てるもので０と１の矩形波に１８０度位相差を持
たせた符号である。従ってビットの中央で必ず極性が反
転するため直流分と零連続が抑圧される。

【００１２】同期モード自動切替回路４は、Ｄ−ＰＬＬ
発振器の感度制御を自動切り替えする部分である。即
ち、基準クロック信号に再生クロック信号がロックされ
るまでの間は、感度が大きく設定される。一旦ロックし
た後は、感度が小さく設定される。その結果、受信信号
中に含まれてくる、微弱なスプリアス信号の影響を避け
る等、緻密な制御が実現される。この構成については後
に詳細に説明する。次に、このＤ−ＰＬＬ発振器が受け
入れる信号のフレーム構成について図を用いて説明す
る。

【００１３】図３は、信号のフレーム構成図である。具
体例において用いられる信号のフレーム構成は以下の通
りである。先頭から、プリアンブルパターン（以後Ｐｒ
ｅ−Ａと記す）１６ビット、ユニークワード（以後ＵＷ
と記す）８ビットと、メッセージＮビットと、ＣＲＣ１
６ビットによって構成されている。

【００１４】Ｐｒｅ−Ａ１６ビットは、１６ビットの
０、１の繰り返しビットであり、受信側で基準クロック
信号として用いられる部分である。ＵＷ８ビットは、受
信側のシステム毎に付与されている特定ビット８ビット
である。受信側のシステムは、まず上記Ｐｒｅ−Ａ１６
ビットによって自己の再生クロック信号を基準クロック
信号にロックさせる。次に、後に続くＵＷ８ビットを受
け入れて、感度調整等を行う。

【００１５】メッセージＮビットは、送信側から受信側
へのメッセージを送信する部分である。ＣＲＣ（Ｃｙｃ
ｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）１６ビッ
トは、誤り検出符号である。次に図を用いて上記Ｄ−Ｐ
ＬＬ発振器の詳細な構成について説明する。図４は、Ｄ
−ＰＬＬ発振回路のブロック図である。図より、Ｄ−Ｐ
ＬＬ発振回路１は、位相比較部１１と、修正開始制御部
１２と、修正量制御部１３と、制御分周部１４と、固定
分周部１５と、制御分周値制御部１６を備える。

【００１６】位相比較部１１は、外部から受け入れた１
Ｍｂｐｓの基準クロック信号ａと自己が再生した再生ク
ロック信号ｂを比較して、その位相差検出信号（Ｃ０
Ｆ、Ｃ０Ｒ、Ｃ１Ｆ、Ｃ１Ｒ、Ｃ２Ｆ、Ｃ２Ｒ）の内、
いずれか１個を１にして（その際、他の位相差検出信号
は０を維持している）修正開始制御部１２へ転送する部
分である。この位相比較部１１は、位相差検出にデュア
ル方式を採用して、位相差を±９０度、±４５度、±２
２．５度、±１１．５度の範囲で層別する。ここでデュ
アル方式とは、基準クロック信号として反転対称の２ク
ロック信号を用いるため、層別範囲を、基準クロック信
号１個で測定する場合の１／２にすることができる。

【００１７】ここで図上、位相差検出信号Ｃ２Ｆ、Ｃ１
Ｆ、Ｃ０Ｆはそれぞれ、基準クロック信号が再生クロッ
ク信号ｂよりも進み、その位相差δが、それぞれ４５度
＜δ≦９０度、２２．５度＜δ≦４５度、１１．２５度
＜δ≦２２．５度、の時に１を出力する。同様に、位相
差検出信号Ｃ２Ｒ、Ｃ１Ｒ、Ｃ０Ｒはそれぞれ、基準ク
ロック信号が再生クロック信号ｂよりも遅れ、その位相
差δが、それぞれ４５度＜δ≦９０度、２２．５度＜δ
≦４５度、１１．２５度＜δ≦２２．５度、遅れている
時に１を出力する。

【００１８】ここで、上記δの大きさを修正モードと定
義して図に示す。図５は、修正モード説明図である。４
５度＜δ≦９０度を超高速修正モード、２２．５度＜δ
≦４５度を高速修正モード、１１．２５度＜δ≦２２．
５度を低速修正モード、δ≦１１．２５度を無修正モー
ドと定義する。

【００１９】図４に戻って、修正開始制御部１２は、位
相修正開始時期を制御する部分である。位相比較部１１
が出力する位相差検出信号Ｃ２Ｆ、Ｃ１Ｆ、Ｃ０Ｆ及び
Ｃ２Ｒ、Ｃ１Ｒ、Ｃ０Ｒが１になった時の回数を計測す
る部分である。通常Ｍ２Ｆ、Ｍ２Ｒ、Ｍ１Ｆ、Ｍ１Ｒ、
Ｍ０Ｆ、Ｍ０Ｒ、がそれぞれ１個の可変カウンタによっ
て構成される。そのカウント数を図に示す。

【００２０】図６は、同期モード・修正モード説明図で
ある。Ｍ２Ｆ、Ｍ２Ｒ（以降、合わせてＭ２Ｆ／Ｒと記
す）を高速同期の時３、低速同期の時６に、Ｍ１Ｆ／Ｒ
を高速同期の時２、低速同期の時５に、Ｍ０Ｆ／Ｒを高
速同期の時２、低速同期の時４にセットする。以上の値
をＭ値と定義して、Ｍ２Ｆ／Ｒを修正モードの超高速修
正、Ｍ１Ｆ／Ｒを高速修正、Ｍ２Ｆ／Ｒを低速修正に対
応付ける。尚、ここで高速同期、低速同期とは、位相修
正感度の大小を意味する。この意義については後に動作
の項で説明するのでここでは言及を避ける。

【００２１】このＭ値が、位相修正感度の大小と逆比例
する。即ち、位相比較部１１が位相差を検出して、位相
差信号を修正開始制御部１２に転送しても、カウンタＭ
０Ｆ、Ｍ０Ｒ、Ｍ１Ｆ、Ｍ１Ｒ、Ｍ２Ｆ、Ｍ２Ｒが、個
々にＭ値をカウントアップするまでは、位相修正は開始
されない。

【００２２】図４に戻って、修正量制御部１３は、修正
開始制御部１２が所持するカウンタＭ０Ｆ、Ｍ０Ｒ、Ｍ
１Ｆ、Ｍ１Ｒ、Ｍ２Ｆ、Ｍ２Ｒが個々にカウントアップ
した時に出力する修正開始信号Ｄ０Ｆ、Ｄ０Ｒ、Ｄ１
Ｆ、Ｄ１Ｒ、Ｄ２Ｆ、Ｄ２Ｒを受け入れる。その修正開
始信号毎に、予め定めてあるカウンタ値を自己が内部に
所持するＪカウンタにセットする部分である。このカウ
ンタ値は、後に続く固定分周部１５の分周回数を制御す
る数値であり、制御分周部１４が１分周する毎に１減算
される。本具体例では、簡単なゲート回路の集合と、１
６進カウンタとの組み合わせによって構成した。

【００２３】上記予め定めてあるカウンタ値をＪ値とし
て図６に示す。Ｊ２Ｆ／Ｒを高速同期の時８、低速同期
の時８に、Ｊ１Ｆ／Ｒ、を高速同期の時４、低速同期の
時４に、Ｊ０Ｆ／Ｒ、を高速同期の時２、低速同期の時
１にセットする。Ｊ２Ｆ／Ｒ、を修正モードの超高速修
正、Ｊ１Ｆ／Ｒ、を高速修正、Ｊ０Ｆ／Ｒ、を低速修正
に対応させる。

【００２４】図４に戻って、制御分周部１４は、６４Ｍ
Ｈｚの内部クロック信号を受け入れて分周する分周回路
である。位相修正を行わない時は４分周する。また位相
修正する場合は、上記修正量制御部１３によってＪカウ
ンタにセットされたＪ値の回数だけ分周数を３または５
によって分周する部分である。即ち、分周数を３または
５によって１回分周する毎にＪカウンタのカウント値を
１減算し、カウント値が０になった後は、分周数４で分
周する。

【００２５】固定分周部１５は、制御分周部１４の出力
を受け入れて１６分周する部分である。従って、上記、
制御分周部１４が４分周している時は、６４ＭＨｚの内
部クロック信号ｇを１６×４＝６４分周した出力、１Ｍ
ｂｐｓの再生クロック信号を位相比較部１１に転送する
ことになる。

【００２６】制御分周値制御部１６は、制御分周部１４
の分周数を制御する部分である。その入力端が修正開始
制御部１２の出力端と接続され、その出力端は、制御分
周部１４に接続されている。Ｄ０Ｆ、Ｄ１Ｆ、Ｄ２Ｆの
いずれかから１を受け入れた時、制御分周部１４の分周
数を３に制御し、Ｄ０Ｒ、Ｄ１Ｒ、Ｄ２Ｒのいずれかか
ら１を受け入れた時、制御分周部１４の分周数を５に制
御する。

【００２７】ここで留意すべき事項は以下の通りであ
る。即ち、６４ＭＨｚの内部クロック信号を６４分周し
た出力が再生クロック信号の１周期に相当するので１分
周の制御角度は３６０度／６４＝５．６２５度となる。
従って、今仮に、上記、Ｊカウンタを８、つまり超高速
修正のＪ値に設定して、かつ制御分周部１４を分周数３
で分周したとする。この場合は内部クロック信号８個
分、つまり８×５．６２５（度）＝４５度再生クロック
信号を進ませることになる。同様にしてＪカウンタを
４、つまり高速修正のＪ値に設定して、かつ制御分周部
１４を分周数３で分周したとする。この場合は４個分、
つまり４×５．６２５（度）＝２２．５度再生クロック
信号を進ませることになる。以下同様にして図６のＪ値
に対応付けて算出した値を図６の制御角度の項に示す。

【００２８】次に、図１に戻って同期モード自動切替回
路４の構成の詳細について説明する。図より、同期モー
ド切替回路は、ＵＷ検出部４１とＲＳＳＩ（Ｒｅｃｅｉ
ｖｅｄＳｉｇｎａｌＳｔｒｅｎｇｔｈＩｎｄｉｃ
ａｔｏｒ）判定部４２と、同期モード切替信号生成部４
３と、フリップフロップ４４を備える。

【００２９】ＵＷ検出部４１は、１Ｍｂｐｓマンチェス
タ符号化データｒを再生クロック信号ｂに同期させて受
け入れる。この受け入れた１Ｍｂｐｓマンチェスタ符号
化データｒと自己のＵＷビットを比較してその一致、不
一致を測定する部分である。かかる機能を果たすため
に、シフトレジスタ４１１と、ＵＷ設定部４１２と、Ｕ
Ｗ比較部４１３を備える。

【００３０】シフトレジスタ４１１は、基地局から受け
入れた信号のフレーム（図３）からＵＷ８ビットを抽出
する部分である。ＵＷ設定部４１２は、自己に特定され
ているＵＷビットを生成する部分である。このＵＷビッ
トは、予め特定されている場合と、後に外部からの制御
によって特定される場合とがある。ＵＷ比較部４１３
は、シフトレジスタ４１１から受け入れたＵＷ８ビット
と、ＵＷ設定部４１２から受け入れたＵＷビットを比較
して、その一致を確認できた時はＵＷ一致信号ｋを同期
モード切替信号生成部４３へ転送する部分である。

【００３１】ＲＳＳＩ判定部４２は、無線受信部から受
信信号強度表示信号ＲＳＳＩを受け入れて、予め定めら
れている閾値と比較する部分である。かかる機能を果た
すために、Ａ／Ｄコンバータ４２１と、ＲＳＳＩ設定部
４２２と、ＲＳＳＩ比較部４２３を備える。ここで受信
信号強度表示信号ＲＳＳＩとは、無線受信部で受け入れ
ている電波信号の電解強度のレベルを示す信号である。

【００３２】Ａ／Ｄコンバータ４２１は、受信信号強度
表示信号ＲＳＳＩを８ビットのディジタル信号に変換す
る部分である。ＲＳＳＩ設定部４２２は、自己に特定さ
れた閾値を生成する部分である。この閾値は、予め特定
されている場合と、後に外部からの制御によって特定さ
れる場合とがある。通常、正常に交信するために必要と
される最低限の受信信号強度表示信号ＲＳＳＩのレベル
によって定められている。

【００３３】ＲＳＳＩ比較部４２３は、Ａ／Ｄコンバー
タ４２１から受け入れた受信信号強度表示信号ＲＳＳＩ
と、ＲＳＳＩ設定部４２２から受け入れた閾値を比較す
る。受信信号強度表示信号ＲＳＳＩが閾値よりも大きい
時は、レベル適合信号Ｉを同期モード切替信号生成部へ
転送する部分である。同期モード切替信号生成部４３
は、ＵＷ検出部４１からＵＷ一致信号ｋ、ＲＳＳＩ判定
部４２からレベル適合信号Ｉ、位相比較部１１（図４）
からロック信号ｈ、外部からＵＷ検出許可信号ｍ、ロッ
ク信号許可信号ｎ、ＲＳＳＩ許可信号ｐを受け入れて同
期モード切替信号ｑ生成して後に続くフリップフロップ
４４へ転送する部分である。フリップフロップ４４は、
同期モード切替信号ｑを再生クロック信号ｂに同期させ
た状態で受け入れて保持する部分である。以上で具体例
の構成についての説明を終了して次に具体例の動作につ
いて説明する。

【００３４】〈具体例の動作〉今仮に、本具体例を装備
した移動体端末が、動作を開始して、基地局から図３に
示すフレーム信号を受け入れたと仮定する。以下図４に
従って各構成部の動作を説明する。第１ローパスフィル
タ２によってＰｒｅ−Ａ１６ビット（図３）から抽出さ
れた基準クロック信号ａは、位相比較部１１へ転送され
る。位相比較部１１は、この基準クロック信号を受け入
れて再生クロック信号ｂと比較する。今仮に、基準クロ
ック信号ａが再生クロック信号ｂよりも進み、その位相
差δが４５度＜δ≦９０度の範囲であったと仮定する。

【００３５】その時、位相比較部１１は、位相差検出信
号Ｃ２Ｆを修正開始制御部１２へ転送する。修正開始制
御部１２は、この信号を自己が内部に所持するカウンタ
Ｍ２Ｆに受け入れる。このＭ値（図６）は、３または６
である。動作の初期は、同期モード自動切替回路４によ
って高速同期が選択されているので３が設定されてい
る。従って、このカウンタ値が３になるまで、即ち、位
相比較部１１から、位相差検出信号Ｃ２Ｆを３回受け入
れるまで、修正開始信号を転送しない。

【００３６】カウンタＭ２Ｆのカウンタ値が３になる
と、修正開始制御部１２は、修正開始信号Ｄ２Ｆを修正
量制御部１３へ転送する。この修正開始信号Ｄ２Ｆ受け
入れた修正量制御部１３は、Ｊ値（図６）を８に設定す
る。即ちＪカウンタに８をセットする。同時に、この修
正開始信号Ｄ２Ｆ受け入れた制御分周値制御部１６は、
制御分周部１４の分周数を３に切り替える。分周数３で
分周を開始した制御分周部１４は、１分周する毎に上記
Ｊカウンタのカウンタ値を１ずつ減算する。制御分周部
１４は、Ｊカウンタが０になるまで、８回、６４ＭＨｚ
の内部クロック信号ｇを分周数３で分周する。その結果
分周数４で分周した状態に比較して再生クロック信号ｂ
は、内部クロック信号ｇを８個分、即ち８×５．６２５
（度）＝４５度、再生クロック信号ｂを進ませることに
なる。

【００３７】この４５度位相が進んだ再生クロック信号
ｂと基準クロック信号ａを比較した位相比較部１１は、
基準クロック信号ａと再生クロック信号ｂの位相差が規
定値δ≦１１．２５度の範囲に入ったことを検出する。
この時位相比較部１１は、ロック信号ｈを同期モード自
動切替回路４に備える同期モード切替信号生成部４３
（図１）へ転送する。同時に、位相差検出信号が停止す
るので、修正開始制御部１２、修正量制御部１３、制御
分周値制御部１６も停止するため、制御分周部１４の分
周数は４の状態を維持する。次に図１に戻って動作モー
ド切替回路の動作について説明する。

【００３８】シフトレジスタ４１１は、基地局から受け
入れた信号のフレーム（図３）からＵＷ８ビットを抽出
する。ＵＷ設定部４１２は、自己に特定されているＵＷ
ビットを生成する。ＵＷ比較部４１３は、シフトレジス
タ４１１から受け入れたＵＷ８ビットと、ＵＷ設定部４
１２から受け入れたＵＷビットを比較して、その一致を
確認できた時はＵＷ一致信号ｋを同期モード切替信号生
成部に転送する。

【００３９】同時に、Ａ／Ｄコンバータ４２１は、無線
受信部から受信信号強度表示信号ＲＳＳＩを受け入れ
て、８ビットのディジタル信号に変換する。この８ビッ
トのディジタル信号を受け入れたＲＳＳＩ設定部４２２
は、ＲＳＳＩ設定部４２２から受け入れた閾値を比較す
る。受信信号強度表示信号ＲＳＳＩが閾値よりも大きい
時は、レベル適合信号Ｉを同期モード切替信号生成部に
転送する。

【００４０】同期モード切替信号生成部４３は、上記ロ
ック信号ｈ、ＵＷ一致信号ｋ、レベル適合信号Ｉを受け
入れる。この時、同時に、外部からＵＷ検出許可信号
ｍ、ロック信号許可信号ｎ、ＲＳＳＩ許可信号ｐを受け
入れているならば、同期モード切替信号ｑを生成して後
に続くフリップフロップ４４へ転送する。フリップフロ
ップ４４は、同期モード切替信号ｑを再生クロック信号
ｂに同期させて受け入れ、安定信号ｆを修正開始制御部
１２（図４）と修正量制御部１３（図４）へ転送する。
この安定信号ｆを受け入れた修正開始制御部１２（図
４）と修正量制御部１３（図４）は、同期モード（図
６）を高速同期から低速同期に切り替えられる。

【００４１】その結果、基準クロック信号ａへの再生ク
ロック信号ｂの位相修正感度が抑制される。以上説明し
たロック信号ｈ、ＵＷ一致信号ｋ、レベル適合信号Ｉ、
ＵＷ検出許可信号ｍ、ロック信号許可信号ｎ、ＲＳＳＩ
許可信号ｐの一つでも欠落した時、安定信号ｆが停止す
る。その結果、修正開始制御部１２（図４）と修正量制
御部（図４）は、同期モード（図６）を低速同期から高
速同期に切り替えられて、上記動作を再度繰り返す。
尚、この動作繰り返しは、フリップフロップ４４に外部
からリセット信号を加えることによっても可能である。
また、このリセット信号は、上記フレーム構造の信号
（図３）を受け取った移動端末が、ＣＲＣ１６ビットに
よって誤りを検出した時、等に生成されるよう、構成す
ることもできる。

【００４２】

【発明の効果】以上説明したＤ−ＰＬＬ発振器は、同期
モード切替回路を備えることにより以下の効果を得る。１．基準クロック信号と再生クロック信号が同期状態に
至るまでは、位相修正感度を大きくして短時間でロック
状態に至らせ、一旦同期状態に至った後は、位相修正感
度を小さくする、等、緻密な感度制御ができるようにな
った。

【００４３】２．従って、一旦同期状態に至った後は、
位相修正感度を小さくすることにより、受信信号中に含
まれてくる、微弱なスプリアス信号の影響を避けること
ができるため安定した再生クロック信号を得ることがで
きるようになった。

【００４４】３．更に、通信環境の変化によって自由に
位相修正感度を変更することができるようになった。４．以上の結果、安定度の高い良好な通信システムの構
築が可能になった。

【図面の簡単な説明】

【図１】同期モード切替回路のブロック図である。

【図２】Ｄ−ＰＬＬ発振器の全体構成図である。

【図３】信号のフレーム構成図である。

【図４】Ｄ−ＰＬＬ発振回路のブロック図である。

【図５】修正モード説明図である。

【図６】同期モード・修正モード説明図である。

【符号の説明】

４１ＵＷ検出部４２ＲＳＳＩ判定部４３同期モード切替信号生成部４４フリップフロップ４５外部制御部４１１シフトレジスタ４１２ＵＷ設定部４１３ＵＷ比較部４２１Ａ／Ｄコンバータ４２２ＲＳＳＩ設定部４２３ＲＳＳＩ比較部

Claims

【特許請求の範囲】

【請求項１】外部から受け入れた基準クロック信号
と、自己が再生した再生クロック信号の位相差を検出し
て、その位相差が予め定められている規定値以内である
ときにロック信号を送出する位相差比較部と、外部から受け入れたＵＷ（ユニークワード）ビット列
と、自己が内部で生成したＵＷビット列を比較して、両
者を同一と判断した時にＵＷ一致信号を送出するＵＷ検
出部と、外部から受け入れたＲＳＳＩ（受信信号強度表示）信号
のレベルと、受信精度を維持するために必要とされる前
記ＲＳＳＩ信号の最低レベルとして、予め内部に保持さ
れている閾値レベルを比較して、前記ＲＳＳＩ信号のレ
ベルが、前記閾値レベルを越えているときにレベル適合
信号を送出するＲＳＳＩ判定部と、ＵＷ一致信号とレベル適合信号とロック信号とを受け入
れた時に、位相差修正感度を小さくし、ＵＷ一致信号とレベル適合信号とロック信号のうちいず
れかの信号が欠落した時に前記位相差修正感度を大きく
するように制御する同期モード切替信号生成部を備えた
ことを特徴とするディジタル・フェーズロックド・ルー
プ発振器。
【請求項２】請求項１に記載されたディジタル・フェ
ーズロックド・ループ発振器において、同期モード切替信号生成部は、外部信号により、任意の
タイミングで、位相差修正感度を切り替えられることを
特徴とするディジタル・フェーズロックド・ループ発振
器。