JPH11330910A - 補間ディジタルフィルタ― - Google Patents

補間ディジタルフィルタ―

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JPH11330910A
JPH11330910A JP11015500A JP1550099A JPH11330910A JP H11330910 A JPH11330910 A JP H11330910A JP 11015500 A JP11015500 A JP 11015500A JP 1550099 A JP1550099 A JP 1550099A JP H11330910 A JPH11330910 A JP H11330910A
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data signal
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serial
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JP11015500A
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Jae-Yong Ihm
イム ジァエ−ヨン
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LG Semicon Co Ltd
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    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
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Abstract

(57)【要約】 【課題】２５６Hzなど低周波数の主クロックで動作し得
る構成とし、以て位相同期ループを利用する必要がな
く、低コストな補間ディジタルフィルターを提供する。 【解決手段】２５６Hzの主クロックの周波数で動作し、
一対の直列／並列変換器３６、３８からそれぞれ出力す
るサンプリング周波数が４Fsで３２ビットの並列補間デ
ータ信号を交互にスイッチングすることによって、サン
プリング周波数が８Fsで３２ビットの並列補間データ信
号を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、補間ディジタルフ
ィルター（Interpolation digital filter）に関する
もので、詳しくはビット直列方法（Bit serial metho
d ）を利用して、低周波数の主クロック（master cloc
k ）で動作し得るオーディオコーデック（audio CODE
C）用などの補間ディジタルフィルターに関する。
【０００２】
【従来の技術】従来のオーディオコーデック用の補間デ
ィジタルフィルターにおいては、図４に示したように、
並列データ信号DIN を入力して直列データ信号C １に変
換して出力する並列／直列変換器１０１と、前記直列デ
ータ信号C １を入力して該直列データ信号C １の２倍の
サンプリング周波数に量子化された第１サンプリング信
号C ２を出力する第１アップサンプリング部（upsampli
ng unit）１０２と、前記第１サンプリング信号C ２を
フィルターリングして第１フィルターリング信号C ３を
出力する第１ディジタルフィルター部（Digital filte
r unit ）１０３と、前記第１フィルターリング信号C
３の２倍のサンプリング周波数に量子化された第２サン
プリング信号C ４を出力する第２アップサンプリング部
１０４と、前記第２サンプリング信号C ４をフィルター
リングして第２フィルターリング信号C ５を出力する第
２ディジタルフィルター部１０５と、前記第２フィルタ
ーリング信号C ５を入力して並列補間データ信号DOUTを
出力するフィルター部１０６と、から構成されている。
【０００３】そして、図５に示したように、前記フィル
ター部１０６は、前記第２フィルターリング信号C ５の
２倍のサンプリング周波数に量子化された第３サンプリ
ング信号C ６を出力する第３アップサンプリング部２０
１と、前記第３サンプリング信号C ６をフィルターリン
グして第３フィルターリング信号C ７を出力する第３デ
ィジタルフィルター部２０２と、前記第３フィルターリ
ング信号C ７を入力して、並列補間データ信号DOUTを出
力する直列／並列変換器２０３と、から構成されてい
る。
【０００４】また、前記第３アップサンプリング部２０
１は、前記第２フィルターリング信号C ５が一方の入力
端子に入力するマルチプレクサ２と、該マルチプレクサ
２から出力される第３サンプリング信号C ６を遅延して
遅延信号C ６１をマルチプレクサ２の他方の端子にフィ
ードバックさせる遅延部４とから構成されている。
【０００５】また、前記第３ディジタルフィルター部２
０２は、前記第３サンプリング信号C ６を入力して第１
アダプター信号C ７１を出力する第１アダプター（adap
tor）６と、該第１アダプター６に入力する第３サンプ
リング信号C ６を遅延させる各遅延部８、１０と、該各
遅延部８、１０を第１アダプター６に連結する第１スイ
ッチSW１と、前記第１アダプター出力信号C ７１を所定
時間だけ遅延させて遅延信号C ７２を出力する遅延部１
８と、前記第３サンプリング信号C ６を入力して第２ア
ダプター出力信号C ７３を出力する第２アダプター１２
と、該第２アダプター１２に入力する第３サンプリング
信号C ６を遅延させる各遅延部１４、１６と、該各遅延
部１４、１６を第２アダプター１２に連結する第２スイ
ッチSW２と、前記遅延信号C ７２に前記第２アダプター
出力信号C ７３を加算して第３フィルターリング信号C
７を出力する加算器２０と、から構成されている。
【０００６】以下、このように構成された従来のディジ
タルフィルターの動作について説明する。図６は、従来
の補間ディジタルフィルターに係る位相同期ループ（PL
L ）のサンプリング時間と、サンプリングされた各信号
との関係を示した表であって、行には主クロックの周波
数が５１２Hzで動作する位相同期ループのサンプリング
時間t ［ｓ］が表示され、列には補間ディジタルフィル
ターで処理される直列データ信号C １、第１フィルター
リング信号C ３、第２フィルターリング信号C ５及び並
列データ信号DOUTが表示されている。
【０００７】サンプリング周波数が１Fsで３２ビットの
並列データ信号が入力される並列／直列変換器１０１
は、５１２Hzのサンプリング周波数に同期してL １R
１、L ２R ２,...の形態の直列データ信号C １を出力す
る。
【０００８】ここで「１Fs」とは、サンプリング周波数
をいう。ところで、前記データ信号L １R １と次のデー
タ信号L ２R ２との１４／５１２秒の間には、何れのデ
ータ信号も伝送されないが、このような伝送されない間
の主クロック信号を利用して、複数のアップサンプリン
グ部が用いられている。
【０００９】即ち、前記直列データ信号C １は、第１ア
ップサンプリング部１０２によりアップサンプリングさ
れ、第１ディジタルフィルター部１０３によりフィルタ
ーリングされて、L ２１R ２１,L２２R ２２,...の形態
の第１フィルターリング信号C ３が形成され、該第１フ
ィルターリング信号C ３は、前記直列データ信号C １が
利用するサンプリング周波数の２倍のサンプリング周波
数を利用している。
【００１０】同様に、前記第１フィルターリング信号C
３は、第２アップサンプリング部１０４及び第２ディジ
タルフィルター部１０５によって、前記第１フィルター
リング信号C ３が利用するサンプリング周波数の２倍の
サンプリング周波数に量子化され、L ３１R ３１,L３２
R ３２,L３３R ３３,L３４R ３４,...の形態の第２フィ
ルターリング信号C ５が形成される。
【００１１】次いで、前記第２フィルターリング信号C
５の入力されるフィルター部１０６により、L ４１R ４
１,L４２R ４２,L４３R ４３,L４４R ４４,L４５R ４
５,L４６R ４６,L４７R ４７,L４８R ４８,...の形態の
並列補間データ信号DOUTが形成され、出力される。
【００１２】ここで、フィルター部１０６を構成する第
３ディジタルフィルター部２０２は、第１アダプタ６、
第２アダプタ１２及び各遅延部８、１０、１４、１６、
１８により、前記第３サンプリング信号C ６を左側信号
Ｌｉと右側信号Ｒｉとに分け、これらの各信号が主クロ
ック信号に同期して規則的に出力されるように加算する
機能を有する。
【００１３】したがって、前記Ｃ６及びＣ７は、既に５
１２Hzのクロック信号によりサンプリング周波数が８Fs
の信号となっている。以上より、１Fsでサンプリングさ
れた３２ビットの入力並列データ信号DIN は８Fsにてサ
ンプリングされた３２ビットの出力並列データ信号DOUT
に処理される。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の補間ディジタルフィルターは、サ
ンプリング周波数が１Fsで３２ビットの並列データ信号
DIN が、サンプリング周波数が８Fsで３２ビットの並列
補間データ信号DOUTに処理されるためには、５１２Hzの
サンプリング周波数を供給する位相同期ループ(PLL) を
利用する必要があるが、このように位相同期ループを使
用すると、システム全体の大きさが大きくなってしま
い、なおかつ原価が上昇するという問題がある。
【００１５】そこで、本発明はこのような従来の課題に
鑑みてなされたもので、２５６Hzなど低周波数の主クロ
ックで動作し得る構成とし、以て位相同期ループを利用
する必要がなく、低コストな補間ディジタルフィルター
を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１に係る発明は、
直列データ信号を相互に位相をずらせて補間し、該補間
された２つの直列補間データ信号を、夫々前記入力され
た直列データ信号と同一の周期で出力する２つの補間手
段と、前記２つの補間手段から出力される直列補間デー
タ信号を夫々並列補間データ信号に変換して前記入力さ
れた直列データ信号と同一の周期で交互に出力する２つ
の直列／並列変換手段と、を含んで構成したことを特徴
とする。
【００１７】請求項２に係る発明は、前記直列データ信
号は、並列データ信号を並列／直列変換手段により変換
し、１組以上のアップサンプリング回路及びディジタル
フィルタ回路により、順次データ数を増大させて、前記
直列補間データ信号に形成されることを特徴とする。
【００１８】請求項３に係る発明は、前記並列データ信
号は１Fsでサンプリングされた３２ビットのデータ信号
で、最終的に出力される前記並列補間データ信号は８Fs
でサンプリングされた３２ビットのデータ信号であるこ
とを特徴とする。
【００１９】請求項４に係る発明は、前記２つの補間手
段は、入力信号を受けて遅延されたフィルターリング信
号を出力する第１アダプターと、前記入力信号を遅延す
るため前記第１アダプターに連結された一対の第１アダ
プター用遅延部と、前記第１アダプター用遅延部をスイ
ッチングする第１スイッチと、前記第１アダプターの出
力信号を遅延する第１遅延部と、からなる第１の補間手
段と、前記入力信号を受けて遅延されたフィルターリン
グ信号を出力する第２アダプターと、前記入力信号を遅
延するため前記第２アダプターに連結された１対の第２
アダプター用各遅延部と、前記１対の第２アダプター用
遅延部をスイッチングする第２スイッチと、からなる第
２の補間手段と、から構成され、前記直列／並列変換手
段は、前記第１遅延部の出力信号を第１並列補間データ
信号に変換する第１直列/ 並列変換器と、前記第２アダ
プターの出力信号を第２並列補間データ信号に変換する
第２直列／並列変換器と、前記第１並列補間データ信号
及び第２並列補間データ信号をスイッチングして第３並
列補間データ信号を形成する第３スイッチと、から構成
されたことを特徴とする。
【００２０】請求項５に係る発明は、前記第１スイッ
チ、第２スイッチ及び第３スイッチは、２５６Hzに動作
されることを特徴とする。
【００２１】
【発明の効果】請求項１に係る発明によれば、位相のず
れた２つの直列補間データ信号を変換した並列補間デー
タ信号を交互に出力することにより、入力される直列デ
ータ信号のサンプリング周波数と同一の周波数を利用し
て２倍のデータ数に増大した並列補間データ信号を出力
することができる。これにより、低周波数の主クロック
をそのまま利用でき、位相同期ループを不要とすること
ができるので、製造原価を節減できる。
【００２２】また、請求項４に係る発明によれば、入力
信号を二つの並列データ信号に変換した後、それらの並
列データ信号を、第３スイッチをスイッチング制御する
ことで、例えば、サンプリング周波数が８Fsで３２ビッ
トの並列補間データ信号に形成することができる。これ
により、低周波数の主クロックをそのまま利用でき、位
相同期ループを不要とすることができるので、製造原価
を節減できる。
【００２３】また、請求項５に係る発明によれば、補間
ディジタルフィルターの主クロックの周波数が２５６Hz
で動作する第１スイッチ及び第２スイッチによって、例
えば、サンプリング周波数が４Fsで３２ビットの直列デ
ータ信号を遅延させ、各直列データ信号から変換された
サンプリング周波数が４Fsで３２ビットの並列データ信
号を２５６Hzの主クロックの周波数でスイッチングする
ため、サンプリング周波数が８Fsで３２ビットの並列補
間データ信号を形成することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。本発明は、図１に示すよ
うに、従来の位相同期ループを利用せずに、スイッチを
用いてビット直列方法に補間ディジタルフィルターを構
成したものであって、並列データ信号DIN を直列データ
信号D １に変換する並列／直列変換器３０１と、前記直
列データ信号D １を２倍のサンプリング周波数に量子化
した第１サンプリング信号D ２を出力する第１アップサ
ンプリング部３０２と、前記第１サンプリング信号D ２
をフィルターリングして第１フィルターリング信号D ３
を出力する第１ディジタルフィルター部３０３と、前記
第１フィルターリング信号D ３を２倍のサンプリング周
波数に量子化した第２サンプリング信号D ４を出力する
第２アップサンプリング部３０４と、前記第２サンプリ
ング信号D ４をフィルターリングして第２フィルターリ
ング信号D ５を出力する第２ディジタルフィルター部３
０５と、前記第２フィルターリング信号D ５を入力して
並列補間データ信号DOUTを出力するフィルター部３０６
と、から構成されている。
【００２５】このとき、前記並列／直列変換器３０１,
第１アップサンプリング部３０２及び第２アップサンプ
リング部３０４, 第１ディジタルフィルター部３０３及
び第２ディジタルフィルター部３０５は、前述した従来
の並列／直列変換器１０１,第１アップサンプリング部
１０２及び第２アップサンプリング部１０４, 第１ディ
ジタルフィルター部１０３及び第２ディジタルフィルタ
ー部１０５と夫々ほぼ同様に構成されている。
【００２６】そして、前記フィルター部３０６は、図２
に示したように、前記第２ディジタルフィルター部３０
５から第２フィルターリング信号D ５を入力し、第１ア
ダプター出力信号D ６を出力する第１アダプター２２
と、該第１アダプター２２が入力した前記第２フィルタ
ーリング信号D ５を遅延させる一対の各遅延部２４, ２
６と、該各遅延部２４, ２６を前記第１アダプター２２
に連結させる第１スイッチSW３と、前記第１アダプター
出力信号D ６を遅延させた遅延信号D ７を出力する遅延
部３４と、前記遅延信号D ７を入力して第１並列補間デ
ータ信号D ８に変換して出力する第１直列／並列変換器
３６と、前記第２フィルターリング信号D５を入力して
第２アダプター出力信号D ９を出力する第２アダプター
２８と、該第２アダプター２８が入力した前記第２フィ
ルターリング信号D ５を遅延させる一対の各遅延部３
０, ３２と、該各遅延部３０, ３２を前記第２アダプタ
ーに連結させる第２スイッチSW４と、前記第２アダプタ
ー出力信号D ９を第２並列補間データ信号D １０に変換
して出力する第２直列／並列変換器３８と、前記第１並
列補間データ信号D ８及び第２並列補間データ信号１０
を交互にスイッチングして並列補間データ信号DOUTを形
成する第３スイッチSW５と、から構成されている。
【００２７】次に、このように構成された本発明に係る
補間ディジタルフィルターの動作について説明する。図
３は、本発明に係る補間ディジタルフィルターのサンプ
リング時間t ’［ｓ］及び従来の補間ディジタルフィル
ターのサンプリング時間t ［ｓ］と、サンプリングされ
た各信号との関係を示した表であって、行には５１２Hz
の主クロックの周波数で動作する従来の補間ディジタル
フィルターのサンプリング時間t ［ｓ］と、２５６Hzの
主クロックの周波数で動作する本発明の補間ディジタル
フィルターのサンプリング時間t ’［ｓ］とが表示さ
れ、列には補間ディジタルフィルターで処理される直列
データ信号D １, 第１フィルターリング信号D ３, 第２
フィルターリング信号D ５, 第１並列補間データ信号D
８, 第２並列補間データ信号D １０及び並列補間データ
信号DOUTが表示されている。
【００２８】また、LiRi（i は、データ信号を区分する
一連番号）は、補間ディジタルフィルターがステレオ信
号（左側及び右側データ信号）であることを示してい
る。そして、並列データ信号DIN が入力すると、並列／
直列変換器３０１から力列データ信号Ｄ１がL １R １,L
２R ２,...の形態の直列データ信号D １を出力して、こ
の直列データ信号D １は、第１アップサンプリング部３
０２及び第１ディジタルフィルター部３０３によって、
L ２１R ２１,L２２R ２２,L２３R ２３,...の形態の第
１フィルターリング信号D ３になる。
【００２９】次に、同様な原理で、前記第１フィルター
リング信号D ３は、第２アップサンプリング部３０４及
び第２ディジタルフィルター部３０５によって、L ３１
R ３１,L３２R ３２,L３３R ３３,L３４R ３４,L３５R
３５,...の形態の第２フィルターリング信号D ５として
出力され、この第２フィルターリング信号D ５は、直列
データ信号D １を２回アップサンプリングした信号であ
って、フィルター部３０６の第１直列／並列変換器３６
及び第２直列／並列変換器３８によって、 L４２R ４
２,L４４R ４４,L４６R ４６,L４８R ４８,...の形態の
サンプリング周波数が４Fsで３２ビットの第１並列デー
タ信号D ８と、L ４１R ４１,L４３R ４３,L４５R ４
５,L４７R ４７,L４９R ４９,...の形態のサンプリング
周波数が４Fsで３２ビットの第２並列データ信号D １０
とに夫々出力され、２５６Hzの主クロックの周波数で動
作する第３スイッチSW５は、図４に示すように、該各第
１及び第２並列補間データ信号D ８,D１０を交互にスイ
ッチングするため、L ４１R ４１,L４２R ４２,L４３R
４３,L４４R ４４,L４５R ４５,L４６R ４６,L４７R ４
７,L４８R ４８,...の形態のサンプリング周波数が８Fs
で３２ビットの並列補間データ信号DOUTを形成し、出力
する。
【００３０】従って、本発明は、ディジタルフィルター
を用いて１Fsでサンプリングされた３２ビットの入力並
列データ信号DIN を８Fsでサンプリングされた３２ビッ
トの出力並列データ信号DOUTに変換する際に、低周波数
の主クロックをそのまま利用でき、位相同期ループを不
要とすることができるので、製造原価を節減できる。
【図面の簡単な説明】
【図１】本発明に係る補間ディジタルフィルターを示し
たブロック図
【図２】本発明に係る補間ディジタルフィルターを構成
するフィルター部を示したブロック図
【図３】本発明に係るサンプリングされた各信号とその
サンプリング時間との関係を示した表
【図４】従来の補間ディジタルフィルターを示したブロ
ック図
【図５】従来の補間ディジタルフィルターを構成するフ
ィルター部を示したブロック図
【図６】従来の補間ディジタルフィルターを構成する位
相同期ループのサンプリングされた各信号とサンプリン
グ時間との関係を示した表
【符号の説明】
２４, ２６, ３０, ３２, ３４：遅延部 ２２：第１アダプター ２８：第２アダプター ３６：第１直列／並列変換器 ３８：第２直列／並列変換器 ３０１：並列／直列変換器 ３０２：第１アップサンプリング部 ３０３：第１ディジタルフィルター部 ３０４：第２アップサンプリング部 ３０５：第２ディジタルフィルター部 ３０６：フィルター部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】直列データ信号を相互に位相をずらせて補
    間し、該補間された２つの直列補間データ信号を、夫々
    前記入力された直列データ信号と同一の周期で出力する
    ２つの補間手段と、前記２つの補間手段から出力される
    直列補間データ信号を夫々並列補間データ信号に変換し
    て前記入力された直列データ信号と同一の周期で交互に
    出力する２つの直列／並列変換手段と、を含んで構成し
    たことを特徴とする補間ディジタルフィルター。
  2. 【請求項２】前記直列データ信号は、並列データ信号を
    並列／直列変換手段により変換し、１組以上のアップサ
    ンプリング回路及びディジタルフィルタ回路により、順
    次データ数を増大させて、前記直列補間データ信号に形
    成されることを特徴とする請求項１に記載のディジタル
    フィルター。
  3. 【請求項３】前記並列データ信号は１Fsでサンプリング
    された３２ビットのデータ信号で、最終的に出力される
    前記並列補間データ信号は８Fsでサンプリングされた３
    ２ビットのデータ信号であることを特徴とする請求項２
    に記載の補間ディジタルフィルター。
  4. 【請求項４】前記２つの補間手段は、 入力信号を受けて遅延されたフィルターリング信号を出
    力する第１アダプターと、 前記入力信号を遅延するため前記第１アダプターに連結
    された一対の第１アダプター用遅延部と、 前記第１アダプター用遅延部をスイッチングする第１ス
    イッチと、 前記第１アダプターの出力信号を遅延する第１遅延部
    と、からなる第１の補間手段と、 前記入力信号を受けて遅延されたフィルターリング信号
    を出力する第２アダプターと、 前記入力信号を遅延するため前記第２アダプターに連結
    された１対の第２アダプター用各遅延部と、 前記１対の第２アダプター用遅延部をスイッチングする
    第２スイッチと、からなる第２の補間手段と、から構成
    され、 前記直列／並列変換手段は、 前記第１遅延部の出力信号を第１並列補間データ信号に
    変換する第１直列／並列変換器と、 前記第２アダプターの出力信号を第２並列補間データ信
    号に変換する第２直列／並列変換器と、 前記第１並列補間データ信号及び第２並列補間データ信
    号をスイッチングして第３並列補間データ信号を形成す
    る第３スイッチと、から構成されたことを特徴とする請
    求項１〜請求項３のいずれか１つに記載の補間ディジタ
    ルフィルター。
  5. 【請求項５】前記第１スイッチ、第２スイッチ及び第３
    スイッチは、２５６Hzに動作されることを特徴とする請
    求項４に記載の補間ディジタルフィルター。
JP11015500A 1998-01-26 1999-01-25 補間ディジタルフィルタ― Pending JPH11330910A (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310566B1 (en) * 1999-02-24 2001-10-30 Thomson Licensing S.A. Digital data sample rate conversion system with delayed interpolation
US6487573B1 (en) * 1999-03-26 2002-11-26 Texas Instruments Incorporated Multi-rate digital filter for audio sample-rate conversion
JP2003522450A (ja) * 2000-02-07 2003-07-22 シーメンス メディカル ソリューションズ ユーエスエー インコーポレイテッド サンプリングレートの最適化方法
US6396421B1 (en) * 2001-07-31 2002-05-28 Wind River Systems, Inc. Method and system for sampling rate conversion in digital audio applications
US6870492B1 (en) * 2004-04-08 2005-03-22 Broadcom Corporation Method of near-unity fractional sampling rate alteration for high fidelity digital audio

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4588979A (en) * 1984-10-05 1986-05-13 Dbx, Inc. Analog-to-digital converter
JP2592810B2 (ja) * 1986-09-30 1997-03-19 株式会社東芝 サンプルレート変換回路
JP3044739B2 (ja) * 1990-04-16 2000-05-22 ヤマハ株式会社 デジタル信号のサンプリング周波数の変換方法
US5589830A (en) * 1994-11-02 1996-12-31 Advanced Micro Devices, Inc. Stereo audio codec
US5598158A (en) * 1994-11-02 1997-01-28 Advanced Micro Devices, Inc. Digital noise shaper circuit

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