JPH11329219A

JPH11329219A - 電子源及び該電子源の製造方法及びその通電活性化方法と装置と前記電子源を用いた画像形成装置

Info

Publication number: JPH11329219A
Application number: JP10137193A
Authority: JP
Inventors: Yoichi Ando; 洋一安藤; Eiji Yamaguchi; 英司山口; Tomotake Suzuki; 朝岳鈴木; Takahiro Oguchi; 高弘小口; Makiko Mori; 真起子森; Hidetoshi Suzuki; 英俊鱸
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-05-19
Filing date: 1998-05-19
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】無効電流を減少させるとともに、所定の素子
を活性化し全体として均一な特性の電子放出素子を有す
る電子源とその製造方法を提供する。【解決手段】ライン選択部１０２で電子源１０１の行
配線を順次選択して第１の電圧を印加し、非選択の行配
線に第２の電圧を、更にはその選択した行配線に接続さ
れている各素子に画素選択部１０６を介して第２の電圧
を印加する。その際、電流検出部１０７により各素子を
流れる電流値を求め、その電流値が目標値になった素子
への第２の電圧の印加を停止する。こうして、その選択
されている行配線に接続されている全ての素子の数の半
分の数の素子の活性化が終了すると、ライン選択部１０
２で選択されていない非選択の行配線の電圧を第２の電
圧から接地に切替える。これにより半選択の素子の数を
減らして無効電流を少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子源とその製造
方法及びその応用である画像形成装置に関し、より詳し
くは表面伝導型電子放出素子を多数備える電子源と、そ
の製造方法と通電活性化方法と装置及び前記電子源を用
いた画像形成装置に関するものである。

【０００２】

【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、例えば、電界放出型素子（以下ＦＥ型と記
す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型
と記す）や、表面伝導型放出素子などが知られている。

【０００３】ＦＥ型の例としては、例えば、W. P. Dyke
& W. W. Dolan，“Field emission”, Advance in Ele
ctron Physics, 8, 89 (1956)や、或は、C. A. Spind
t，“Physical properties of thin-film field emissi
on cathodes with molybdenumcones”, J. Appl. Phy
s., 47, 5248 (1976)などが知られている。

【０００４】また、ＭＩＭ型の例としては、例えば、C.
A. Mead，“Operation of tunnel-emission Devices,
J. Appl. Phys., 32,646 (1961)などが知られている。

【０００５】表面伝導型放出素子としては、例えば、M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965)や、後述する他の例が知られている。

【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン(Elinson)等
によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によ
るもの［G. Dittmer：“Thin Solid Films”, 9,317 (1
972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hart
well and C. G. Fonstad：”IEEE Trans. ED Conf.”，
519 (1975)］や、カーボン薄膜によるもの［荒木久
他：真空、第２６巻、第１号、２２（１９８３）］等が
報告されている。

【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図３６に前述のM. Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。この導電性薄膜
３００４に、後述の通電フォーミングと呼ばれる通電処
理を施すことにより、電子放出部３００５が形成され
る。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、
０．１［ｍｍ］に設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。

【０００８】M. Hartwellらによる素子をはじめとして
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。即ち、通電フォーミングとは、
通電により電子放出部を形成するものであり、例えば前
記導電性薄膜３００４の両端に一定の直流電圧、もしく
は、例えば１Ｖ／分程度の非常にゆっくりとしたレート
で昇圧する直流電圧を印加して通電し、導電性薄膜３０
０４を局所的に破壊もしくは変形もしくは変質せしめ、
電気的に高抵抗な状態の電子放出部３００５を形成する
ことである。尚、局所的に破壊もしくは変形もしくは変
質した導電性薄膜３００４の一部には亀裂が発生する。
この通電フォーミング後に導電性薄膜３００４に適宜の
電圧を印加した場合には、前記亀裂付近において電子放
出が行われる。

【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、例えば本願出願人
による特開昭６４−３１３３２号公報において開示され
るように、多数の素子を配列して駆動するための方法が
研究されている。

【００１０】また、表面伝導型放出素子の応用について
は、たとえば、画像表示装置、画像記録装置などの画像
形成装置や、荷電ビーム源、等が研究されている。

【００１１】特に、画像表示装置への応用としては、例
え本願出願人によるＵＳＰ５，０６６，８８３公報や特
開平２−２５７５５１号公報において開示されているよ
うに、表面伝導型放出素子と電子ビームの照射により発
光する蛍光体とを組み合わせて用いた画像表示装置が研
究されている。表面伝導型放出素子と蛍光体とを組み合
わせて用いた画像表示装置は、従来の他の方式の画像表
示装置よりも優れた特性が期待されている。たとえば、
近年普及してきた液晶表示装置と比較しても、自発光型
であるためバックライトを必要としない点や、視野角が
広い点が優れていると言える。

【００１２】発明者らは、上記従来技術に記載したもの
をはじめとして、さまざまな材料、製法、構造の冷陰極
素子を試みてきた。さらに、多数の冷陰極素子を配列し
たマルチ電子源、ならびにこのマルチ電子源を応用した
画像表示装置について研究を行ってきた。

【００１３】本願発明者らは、例えば図３７に示す電気
的な配線方法によるマルチ電子源を試みてきた。即ち、
冷陰極素子を２次元的に多数個配列し、これらの素子を
図示のようにマトリクス状に配線したマルチ電子源であ
る。

【００１４】図中、４００１は冷陰極素子を模式的に示
し、４００２は行配線、４００３は列配線を示してい
る。行配線４００２及び列配線４００３は、実際には有
限の電気抵抗を有するものであるが、図においては配線
抵抗４００４および４００５として示されている。上述
のような配線方法を単純マトリクス配線と呼ぶ。なお、
図示の便宜上、６×６のマトリクスで示しているが、マ
トリクスの規模はむろんこれに限ったわけではなく、例
えば画像表示装置用のマルチ電子源の場合には、所望の
画像表示を行うのに足りるだけの素子を配列し配線する
ものである。

【００１５】冷陰極素子を単純マトリクス配線したマル
チ電子源においては、所望の電子を出力させるため、行
配線４００２および列配線４００３に適宜の電気信号を
印加する。例えば、マトリクスの中の任意の１行の冷陰
極素子を駆動するには、選択する行の行配線４００２に
は選択電圧Ｖsを印加し、同時に非選択の行の行配線４
００２には非選択電圧Ｖnsを印加する。これと同期して
列配線４００３に電子を出力するための駆動電圧Ｖeを
印加する。この方法によれば、配線抵抗４００４および
４００５による電圧降下を無視すれば、選択する行の冷
陰極素子には電圧（Ｖe−Ｖs）が印加され、また非選択
行の冷陰極素子には電圧（Ｖe−Ｖns）が印加される。
これら電圧Ｖe，Ｖs，Ｖnsを適宜の大きさの値にすれ
ば、選択する行の冷陰極素子だけから所望の強度の電子
が出力されるはずであり、また列配線の各々に異なる駆
動電圧Ｖeを印加すれば、選択する行の素子の各々から
異なる強度の電子が出力されるはずである。また、駆動
電圧Ｖeを印加する時間の長さを変えれば、電子が出力
される時間の長さも変えることができるはずである。こ
こで、選択時の素子印加電圧（Ｖe−Ｖs）を以下Ｖfと
呼ぶ。さらに単純マトリクス配線したマルチ電子源から
電子を得る別の手法として、列配線に駆動電圧Ｖeを印
加するための電圧源を接続するのではなく、所望の電子
を出力するのに必要な電流を供給するための電流源を接
続して駆動する方法もある。ここで、電子源に流れる電
流を以下素子電流Ｉfと呼び、放出される電子量を放出
電流Ｉeと呼ぶ。

【００１６】したがって、冷陰極素子を単純マトリクス
配線したマルチ電子源はいろいろな応用可能性があり、
例えば画像情報に応じた電気信号を適宜印加すれば、画
像表示装置用の電子源として好適に用いることができ
る。

【００１７】既に述べたように、表面伝導型放出素子の
電子放出部を形成する際には、該薄膜を局所的に破壊も
しくは変形もしくは変質させて亀裂を形成する処理（フ
ォーミング処理）を行う。好適には、導電性薄膜への通
電で行うことができる（通電フォーミング）。この後さ
らに通電活性化処理を行うことにより電子放出特性を大
幅に改善することが可能である。即ち、通電活性化処理
とは、通電フォーミング処理により形成された電子放出
部に適宜の条件で通電を行って、その近傍に炭素もしく
は炭素化合物を堆積せしめる処理のことである。例えば
適宜の分圧の有機物が存在し、全圧が１０のマイナス４
乗〜１０のマイナス５乗［torr］の真空雰囲気中におい
て、電圧パルスを定期的に印加することにより、電子放
出部の近傍に単結晶グラファイト、多結晶グラファイ
ト、非晶質カーボンのいずれかか、もしくはその混合物
を５００［オングストローム］以下の膜厚で堆積させ
る。ただし、この条件はほんの一例であって、表面伝導
型放出素子の材質や形状により適宜変更されるべきであ
るのは言うまでもない。

【００１８】この様な処理を行うことにより、通電フォ
ーミング直後と比較して、同じ印加電圧における放出電
流を典型的には１００倍以上増加させることが可能であ
る。（なお、通電活性化終了後には、真空雰囲気中の有
機物の分圧を低減させるのが望ましい）。したがって、
上述の多数の表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源を製造する際においても、各素
子に通電活性化処理を行うのが望ましいことは言うまで
もない。

【００１９】このような活性化工程を付加することで、
表面伝導型放出素子の電子放出特性の向上が計られた
が、これを単純マトリックス配線などのマルチ表面伝導
型放出素子に適用した場合には、さらに以下のような問
題点が発生した。

【００２０】例えばｍ行ｎ列の単純マトリクス配列され
た素子の構成で、１〜ｍ行までのラインを順番に一定時
間ずつ活性化していく場合の、この単純マトリクス配置
された素子を活性化する際の等価回路を図３８に示す。
この図は、２ライン目に活性化のための電圧波形（例え
ば図４４）を印加している様子を示している。ここで各
ラインの活性化時間は、図３９に示したような単素子の
活性化特性等から求めて決定されるが、実際には個々の
素子で活性化の進行速度や、最終的に達する素子電流
（Ｉf）、放出電流（Ｉe）が異なる。これを図４０に示
す。

【００２１】活性化終了時間が一律に、図に示すような
時間を取ってしまったとすると、ａ，ｂ，ｃの各素子に
おいて活性化終了時の素子電流Ｉfがそれぞれ異なった
値になってしまう。これと対応して放出電流Ｉeもそれ
ぞれの素子で異なってしまう。これと同様なことがライ
ン単位に活性化を実施した場合にも生じ、最終的に製造
された表面伝導型放出素子の各電子放出素子の放出特性
がばらばらになってしまうという問題が発生した。つま
り、理想的には、活性化時の各素子毎の素子電流をモニ
タして活性化の進行度合を把握し、目標の素子電流Ｉf
に達成した素子については活性化を終了することによ
り、活性化後の素子特性を揃えることが必要になる。し
かしながら従来、活性化が行われる有機物が存在する真
空下（活性化雰囲気）では、任意の素子を選択して活性
化することは困難であった。

【００２２】この理由について図４１を用いて説明す
る。この図４１は、ｍ行ｎ列の単純マトリクス配列の素
子において、２行目の１列目と２列目の素子のみ（この
素子を、Ｆ（２，１），Ｆ（２，２）とする）を活性化
している状態を示している。図で示したとおり、２行目
の配線にはＶf／２の波高値のパルス電圧、また１列目
と２列目の配線にはＶf／２の波高値の電圧パルスが印
加され（ここでＶfは活性化電圧）、そのほかの配線は
全て０Ｖ、すなわち接地されている。このとき、Ｆ
（２，１）及びＦ（２，２）には活性化電圧Ｖfが印加
されるが、２行目のその他の素子（Ｆ（２，３），Ｆ
（２，４）…Ｆ（２，ｎ））及び、１列目、２列目、の
その他の素子（Ｆ（１，１），Ｆ（３，１）…Ｆ（ｍ，
１），Ｆ（１，２），Ｆ（３，２）…Ｆ（ｎ，１））に
ついては、半選択電圧と呼ばれるＶf／２の電圧が印加
されることになり、この半選択電圧によって、これらの
素子にも電流（半選択電流、別名、無効電流）が流れ
る。

【００２３】この理由について説明するために、活性化
雰囲気において素子の典型的なＩ−Ｖ特性、即ち該素子
に印加される電圧Ｖfと電流Ｉfの関係について説明す
る。

【００２４】表面伝導型放出素子の典型的なＩ−Ｖ特
性、即ち、該素子に流れる電流（Ｉf）と該素子に印加
される電圧（Ｖf）との関係について図４２を用いて説
明する。

【００２５】表面伝導型放出素子は、適宜の分圧の有機
物が存在する雰囲気の下においては、該素子に印加され
る電圧（Ｖf）に対して該素子に流れる電流（Ｉf）は必
ずしも一義的に定まるものではない。その特性には大別
して２つの型があるが、この内、第１の型においては該
素子に流れる電流（Ｉf）は、印加電圧（Ｖf）を０
［Ｖ］から増加させてゆくにつれて一旦は増加するが、
その後減少に転じ、更にその後はほぼ一定若しくは、微
増傾向を示す。一方、第２の型においては該素子に流れ
る電流（Ｉf）は、印加電圧（Ｖf）を０［Ｖ］から増加
させていくにつれて常に増加傾向を示すものである。

【００２６】説明の便宜上、上記第１の型を静特性、前
記第２の型を動特性と呼ぶ。図４２において、破線は約
１Ｖ／分以下の電圧掃引スピードで得られる静特性を示
す。つまり、Ｖf＝０〜Ｖ1の領域（Ａ領域）では、素子
に流れる電流（Ｉf）は電圧（Ｖf）の増加に伴い単調増
加し、電圧Ｖ1で最大になる。Ｖf＝Ｖ1〜Ｖ2の領域（Ｂ
領域）では、素子に流れる電流（Ｉf）は電圧（Ｖf）の
増加に伴い減少する、いわゆる電圧制御型負性抵抗特性
（ＶＣＮＲ［voltage controlled negativeresistance]
特性という）を示す。更にＶf＝Ｖ2〜Ｖdの領域（Ｃ領
域）では素子に流れる電流（Ｉf）は電圧（Ｖf）の増加
に対してほとんど変化しない。尚、Ｖ1は電流Ｉfが極大
値を示すときの電圧値、Ｖ2は電流Ｉfの減少曲線の接線
のうち最大傾き接線のＶf軸切片である。一方、素子か
らの放出電流（Ｉe）は電圧（Ｖf）の増加に伴いＶeを
電子放出閾値として増加していく。

【００２７】また、図中実線は、約１０Ｖ／秒以上の電
圧掃引スピードで得られる動特性を示している。つまり
最大電圧がＶdで掃引した場合（図中Ｉf（Ｖd）曲線参
照）、Ｖｅ付近から素子に流れる電流（Ｉf）が徐々に
増加し、Ｖdで静特性のＩfとほぼ一致する。最大電圧が
Ｖ2で掃引した場合（図中Ｉf（Ｖ2）曲線参照）、同様
にＩfは徐々に増加し、Ｖ2においては静特性のＩfとほ
ぼ一致する。また、最大電圧が上記のＡ領域内の電圧で
掃引すると、静特性のＩfカーブとほぼ一致する。

【００２８】もちろん、上記Ｉ−Ｖ特性に関する静特
性、動特性は素子を構成する材料、素子形態などを変え
ることにより変化するが、一般に良好な電子放出特性を
有する表面伝導型放出素子は、上記３つの領域Ａ〜Ｃを
有していると言ってよい。実際の駆動電圧Ｖfは、Ｖeよ
り大きな値に設定される。

【００２９】

【発明が解決しようとする課題】そして、個別活性化す
るために上述したような単純マトリクス駆動をすると、
選択素子以外に半選択電圧Ｖf／２が印加されることに
なり、これは図４２から明らかなように、非選択素子の
素子電流は選択素子の素子電流以上となり、多大な無効
電流が流れることになる。このような無効電流のため、
活性化装置の大型化が必要になるだけでなく、表示パネ
ルの発熱を招き、素子の劣化を加速することになり、更
に基板の材質によっては熱応力によって破壊に至ること
があった。

【００３０】また図４３に示すように、非選択の素子や
活性化が終了した素子にも半選択電圧が印加されるた
め、最終的に全ての素子への通電活性化が終了した時点
で各素子の電子放出特性がばらついてしまうという問題
があった。

【００３１】本発明は上記従来例に鑑みてなされたもの
で、マトリクス状に配置された電子放出部を均一に活性
化する電子源の製造方法及びその装置と通電活性化方法
と装置、この方法により製造された電子源及び該電子源
を用いた画像形成装置を提供することを目的とする。

【００３２】本発明の目的は、無効電流を減少させると
ともに、所定の素子を活性化することを可能にした電子
源の製造方法及びその装置と通電活性化方法と装置、こ
の方法により製造された電子源及び該電子源を用いた画
像形成装置を提供することにある。

【００３３】また本発明の目的は、素子毎の活性化を制
御し、更に各配線の電位の与え方を全電流が最小になる
ようにすることによって、より均一な放出特性を持つ電
子源の製造方法及びその装置と通電活性化方法と装置、
この方法により製造された電子源及び該電子源を用いた
画像形成装置を提供することにある。

【００３４】また本発明の目的は、選択された行配線に
接続された素子のうち、活性化が終了した素子の数に応
じて非選択の行配線に印加する電圧を制御することによ
り、無効電流を抑えて素子の特性を均一にする電子源の
製造方法及びその装置と通電活性化方法と装置、この方
法により製造された電子源及び該電子源を用いた画像形
成装置を提供することにある。

【００３５】また本発明の他の目的は、行或いは列単位
に段階的に活性化を行うことにより、活性化に要する時
間の短縮と、各素子ごとの素子特性のバラツキを抑えた
電子源の製造方法及びその装置と通電活性化方法と装
置、この方法により製造された電子源及び該電子源を用
いた画像形成装置を提供することにある。

【００３６】更に本発明の他の目的は、最初はライン単
位で活性化を行い、その後、各素子単位で活性化処理を
行うことにより、活性化に要する時間を短縮した電子源
の製造方法及びその装置と通電活性化方法と装置、この
方法により製造された電子源及び該電子源を用いた画像
形成装置を提供することにある。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に本発明の電子放出部の活性化方法は以下のような工程
を備える。即ち、基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における前記電
子放出素子に形成された電子放出部の活性化方法であっ
て、前記電子放出素子に形成された電子放出部に通電し
て活性化する活性化工程を有しており、該活性化工程
が、前記複数の第１配線の内の少なくとも１つの第１配
線を選択して第１の電位であるＶ１を印加し、前記複数
の第２配線に前記第１の電位とは異なる第２の電位であ
るＶ２を印加する第１の工程と、前記選択された第１配
線と前記第２の電位が印加される第２配線とにそれぞれ
接続される複数の電子放出部のうち所定の特性になった
電子放出部には第３の電位であるＶ３を印加する第２の
工程を有しており、該第１及び第２の工程においては、
前記第１の工程において前記第２の電位が印加される第
２配線の内、第２の工程によって第３の電位が印加され
る第２配線の数が所定の数に達するまでは、前記第１の
電位が印加されていない非選択の第１配線には第４の電
位であるＶ４が印加され、前記第３の電位が印加される
第２配線が所定の数になった後、前記非選択の第１配線
には第５の電位であるＶ５が印加されるものであり、前
記Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５は、｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ１｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ５｜｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ５｜｜Ｖ３−Ｖ４｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ５｜＞｜Ｖ３−Ｖ５｜を満たすことを特徴とする。ここで、第１配線というの
はいわゆるマトリックス配置において用いる行配線もし
くは列配線の一方であり、第２配線というのは、行配線
もしくは列配線の他方である。この発明においては、活
性化が主に進行するのは、電圧｜Ｖ２−Ｖ１｜が印加さ
れる電子放出部においてである。ここで、前記第１の工
程において前記第２の電位が印加される第２配線の内、
第２の工程によって第３の電位が印加される第２配線の
数が所定の数に達するまでをまず考える。非選択の第１
配線及び第２の電位が印加される第２配線に接続される
電子放出部にかかる電圧である｜Ｖ２−Ｖ４｜を｜Ｖ２
−Ｖ１｜よりも十分に小さくすることにより該電子放出
部における活性化の進行を抑制することができる。ま
た、選択された行と第１の工程において第２の電位が印
加される列に接続される電子放出部のうち所定の特性に
達したものについては第２の工程によって電位｜Ｖ３−
Ｖ１｜がかかるようになり、これは｜Ｖ２−Ｖ１｜より
も小さいので必要以上に活性化が進行するのを抑制する
ことができる。またこの時、非選択の第１配線と第３の
電位が印加される第２配線とに接続される電子放出部に
おいては、｜Ｖ３−Ｖ４｜が印加されるが、これは｜Ｖ
２−Ｖ１｜よりも小さいので必要以上に活性化が進行す
るのを抑制することができる。続いて、第２の工程によ
って第３の電位が印加される第２配線の数が所定の数に
達した後は、非選択の第１配線には第５の電位が印加さ
れ、非選択の第１配線と第３の電位が印加される第２配
線とに接続される電子放出部に印加される｜Ｖ３−Ｖ５
｜、非選択の第１配線と第２の電位が印加される第２配
線とに接続される電子放出部に印加される｜Ｖ２−Ｖ５
｜、のいずれも｜Ｖ２−Ｖ１｜より小さいので活性化の
進行が抑制される。また、特に本発明では、｜Ｖ３−Ｖ
４｜＞｜Ｖ２−Ｖ４｜及び、｜Ｖ２−Ｖ５｜＞｜Ｖ３−
Ｖ５｜とし、非選択の第１配線に印加する電位を、前記
所定の数に達する前後で異ならせることによって活性化
を抑制したい電子放出部であるにも係わらず電圧（｜Ｖ
２−Ｖ１｜より小さく、｜Ｖ２−Ｖ４｜もしくは｜Ｖ３
−Ｖ５｜よりも大きい電圧であり、より具体的には、｜
Ｖ３−Ｖ４｜もしくは｜Ｖ２−Ｖ５｜）が印加されてし
まう電子放出部の数もしくは該電圧が印加される、のべ
時間を減らすことができる。ここで、好ましくは前記所
定の数は、前記第１の工程において第２の電位が印加さ
れる第２配線の半数である。なお、本願発明に係る電位
の印加とは、接続される電源の出力を調整したり、もし
くはグランドヘの接続（接地）により０［Ｖ］を印加す
ることを含むものである。また、前記第２の電位と第４
の電位、もしくは第３の電位と第５の電位を実質的に等
しくすることにより｜Ｖ２−Ｖ４｜もしくは｜Ｖ３−Ｖ
５｜が印加される電子放出部においては実質的に活性化
の進行を止めることができる。また、第３の電位が印加
される第２配線に接続される電子放出部には、前記第３
の電位が印加される第２配線の数が前記所定の数に達す
るまでの間は、｜Ｖ３−Ｖ１｜もしくは｜Ｖ３−Ｖ４｜
が印加されるが、第３の電位を、第１の電位と第２の電
位の概略中間の値とすることによって、｜Ｖ３−Ｖ１｜
が印加される電子放出部における活性化の進行抑制の程
度と、｜Ｖ３−Ｖ４｜が印加される電子放出部における
活性化の進行抑制の程度とを近づけることができる。特
に第２の電位と第４の電位が実質的に等しい場合は、第
３の電位を、第１の電位と第２の電位の概略中間の値と
することによって、｜Ｖ３−Ｖ１｜が印加される電子放
出部における活性化の進行抑制の程度と、｜Ｖ３−Ｖ４
｜が印加される電子放出部における活性化の進行抑制の
程度とをほぼ等しくすることができる。より具体的に、
例えば実施の形態１に即して説明すると、第１の電位は
−Ｖf／２であり、第２の電位はＶf／２であり、第３の
電位はグランド（０）であり、第４の電位はＶf／２で
あり、第５の電位はグランド（０）である。また、前記
第１及び第２の工程において、前記第１の電位の印加
は、前記選択する第１配線を順次変更しながら行うよう
にしてもよい。また、前記電子放出部が前記所定の特性
になったかどうかの判別は、該電子放出部に流れる電流
の値に基づいて行う様にしてもよく、より具体的には、
電子放出部が接続される配線に流れる電流に基づいて判
別すればよい。また、前記活性化工程は、前記第１、第
２、第３、第４、第５のいずれかの電位が印加される行
もしくは第２配線に接続される電子放出部に、所定電圧
のパルスを印加する高抵抗化工程を更に有しており、該
高抵抗化工程を間隔を空けて繰り返す様にしてもよい。
所定電圧のパルスを印加することにより、電子放出部を
所定時間の間高抵抗な状態にすることができる。それに
よって不要な電流が流れるのを抑制することができる。
また、高抵抗な状態を常に保つためには、前記パルスを
印加する前記間隔を、パルス印加によって所望の抵抗状
態を維持できる間隔以内にすればよい。また、前記所定
電圧のパルスの波高値は前記第１の電位と第２の電位の
差にほぼ等しくするとよい。また、前記第１の電位と第
２の電位は極性が互いに異なる電位であったり、前記第
１の電位と第２の電位はパルスで印加するようにしても
よい。

【００３８】上記目的を達成するために本発明の電子源
の製造方法は以下のような工程を備える。即ち、また基
板上に複数の表面伝導型放出素子をマトリックス状に配
設した電子源の製造方法であって、基板上に複数の電極
と、前記複数の電極のそれぞれに接続された導電膜と、
前記複数の電極をマトリクス状に接続した複数の行配線
と列配線とを形成する工程と、前記導電膜のそれぞれに
通電して電子放出部を形成するフォーミング工程と、前
記フォーミング工程で形成された電子放出部に通電して
活性化する活性化工程とを有し、前記活性化工程は、
（ａ）前記基板上の全ての電子放出部に所定電圧のパル
スを印加する高抵抗化工程と、（ｂ）前記複数の行配線
の１つを選択して第１の電圧を印加する工程と、（ｃ）
前記複数の列配線の全てに前記第１の電圧とは異なる第
２の電圧を印加する工程と、（ｄ）前記第１と第２の電
圧の印加時、前記電子放出部のそれぞれに流れる電流値
を検知する工程と、（ｅ）所定時間間隔で前記高抵抗化
工程を繰り返し実行する工程とを有し、選択された行配
線に接続された前記電子放出部における目標電流値以下
の目標値を少なくとも１つ設定する工程と、前記複数の
行配線のそれぞれにおいて当該行配線に接続された電子
放出素子の全てで前記目標電流値以下の目標値が流れる
まで順次前記行配線を選択して前記構成（ａ）乃至
（ｅ）を繰返し実行し、その後、前記工程（ａ）乃至
（ｅ）を繰返し実行して前記全ての電子放出部を流れる
電流値が目標電流値となるようにすることを特徴とす
る。

【００３９】また、本願に係わる活性化装置の一つの発
明は以下のように構成される。基板上に、複数の第１配
線と複数の第２配線とによって、複数の電子放出素子を
マトリックス状に配置しており、前記電子放出素子それ
ぞれは第１配線及び第２配線と接続されている電子源に
おける、前記電子放出素子に形成された電子放出部の活
性化を行う活性化装置であって、前記複数の第１配線の
内の少なくとも１つの第１配線を選択して電位を印加す
る第１の電位印加手段と、前記複数の第２配線に電位を
印加する第２の電位印加手段とを有しており、該第２の
電位印加手段は、前記複数の第２配線のうち、所定の特
性になっていない電子放出部が接続される第２配線には
第２の電位であるＶ２を印加し、所定の特性になった電
子放出部が接続される第２配線には第３の電位であるＶ
３を印加するものであり、前記第１の電位印加手段は、
前記選択した第１配線には第１の電位であるＶ１を印加
し、非選択の第１配線には、前記第３の電位が印加され
る第２配線が所定の数に達するまでは第４の電位である
Ｖ４を印加し、所定の数に達した後は第５の電位である
Ｖ５を印加するものであり、前記Ｖ１、Ｖ２、Ｖ３、Ｖ
４、Ｖ５は、｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ１｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ５｜｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ５｜｜Ｖ３−Ｖ４｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ５｜＞｜Ｖ３−Ｖ５｜を満たすことを特徴とする活性化装置である。また、本
願に係わる活性化方法の発明の一つは以下のように構成
される。基板上に、複数の第１配線と複数の第２配線と
によって、複数の電子放出素子をマトリックス状に配置
しており、前記電子放出素子それぞれは第１配線及び第
２配線と接続されている電子源における、前記電子放出
素子に形成された電子放出部の活性化方法であって、前
記電子放出素子に形成された電子放出部に通電して活性
化する活性化工程を有しており、該活性化工程が、前記
複数の第１配線のうちの、少なくともひとつの第１配線
を選択して第１の電位であるＶ１を印加し、前記複数の
第２配線に前記第１の電位とは異なる第２の電位である
Ｖ２を印加する第１の工程と、前記選択された第１配線
と前記第２の電位が印加される第２配線とにそれぞれ接
続される複数の電子放出部のうち第１の特性になった電
子放出部には第３の電位であるＶ３を印加する第２の工
程を有しており、前記複数の第２配線に接続される電子
放出部全てが前記第１の特性になった後、前記第１の工
程において第２の電位を印加する状態から前記第２の工
程によって第３の電位を印加するように切替える目標値
である特性を前記第１の特性から第２の特性に変更し
て、前記第１の工程と第２の工程を繰り返し、前記特性
が所定の特性になるまで、活性化を行うものであり、前
記第１の電位が第１配線から印加され、第３の電位が第
２配線から印加される電子放出部の活性化は、前記第１
の電位が第１配線から印加され、第２の電位が第２配線
から印加される電子放出部の活性化よりも抑制されるこ
とを特徴とする。また、本発明において、前記第１及び
第２の工程において、前記第１の電位の印加は、前記選
択する第１配線を順次変更しながら行うようにしてもよ
い。また、本発明において、前記電子放出部の特性の判
別は、該電子放出部に流れる電流の値に基づいて行うよ
うにしてもよい。また、この発明において、前記活性化
工程は、前記第１配線及び第２配線に接続される電子放
出部に、所定電圧のパルスを印加する高抵抗化工程を更
に有しており、該高抵抗化工程を間隔を空けて繰り返す
様にしてもよい。また、この発明において、前記第１の
電位と第２の電位は極性が互いに異なる電位である様に
したり、前記第１の電位と第２の電位はパルスで印加す
るようにしてもよい。また、本願に係わる活性化装置の
一つは以下のように構成される。基板上に、複数の第１
配線と複数の第２配線とによって、複数の電子放出素子
をマトリックス状に配置しており、前記電子放出素子そ
れぞれは第１配線及び第２配線と接続されている電子源
における、前記電子放出素子に形成された電子放出部の
活性化を行う活性化装置であって、前記複数の第１配線
の内の少なくとも１つの第１配線を選択して電位を印加
する第１の電位印加手段と、前記複数の第２配線に電位
を印加する第２の電位印加手段とを有しており、該第２
の電位印加手段は、前記複数の第２配線のうち、所定の
特性になっていない電子放出部が接続される第２配線に
は第２の電位であるＶ２を印加し、第１の特性になった
電子放出部が接続される第２配線には第３の電位である
Ｖ３を印加するものであり、前記第１の電位印加手段と
第２の電位印加手段は、前記複数の第２配線に接続され
る電子放出部全てが前記第１の特性になった後、前記第
２の電位を印加する状態から前記第３の電位を印加する
ように切替える目標値である特性を前記第１の特性から
第２の特性に変更して、前記第１の電位印加手段と第２
の電位印加手段による電位印加を繰り返し、前記特性が
所定の特性になるまで、活性化を行うものであり、前記
第１の電位が第１配線から印加され、第３の電位が第２
配線から印加される電子放出部の活性化は、前記第１の
電位が第１配線から印加され、第２の電位が第２配線か
ら印加される電子放出部の活性化よりも抑制されること
を特徴とする。また、本願発明に係る検出方法の一つは
以下のように構成される。基板上に、複数の第１配線と
複数の第２配線とによって、複数の電子放出素子をマト
リックス状に配置しており、前記電子放出素子それぞれ
は第１配線及び第２配線と接続されている電子源におけ
る、前記電子放出素子に形成された電子放出部に流れる
電流の検出方法であって、前記複数の第１配線の内の少
なくとも１つの第１配線を選択して所定の電位であるＶ
６を印加し、前記複数の第１配線のうちの非選択の第１
配線と、前記複数の第２配線に概略等しい所定の電位で
あるＶ７を印加して、前記選択された第１配線に接続さ
れる電子放出部それぞれに流れる電流を検出することを
特徴とする電流の検出方法。この電流の検出方法を用い
ることによって、選択した第１配線以外の第１配線に接
続される電子放出部において、第１の配線と第２の配線
によって印加される電位差がほぼなくなるので、精度よ
く電流検出を行うことができる。また、本願に係わる活
性化方法の一つは以下のように構成される。基板上に、
複数の第１配線と複数の第２配線とによって、複数の電
子放出素子をマトリックス状に配置しており、前記電子
放出素子それぞれは第１配線及び第２配線と接続されて
いる電子源における、前記電子放出素子に形成された電
子放出部の活性化方法であって、前記電子放出素子に形
成された電子放出部に通電して活性化する活性化工程
と、該活性化工程で前記第１配線及び第２配線に印加さ
れる電位パターンとは異なる電位パターンを前記第１配
線及び第２配線に印加して前記電子放出部に流れる電流
を検出する検出工程を有していることを特徴とする。こ
の活性化方法において、前記検出工程に、前述の検出方
法を用いると好適である。また、この活性化方法におい
て、前記活性化工程が、前記複数の第１配線の内の少な
くとも１つの第１配線を選択して第１の電位であるＶ１
を印加し、前記複数の第２配線に前記第１の電位とは異
なる第２の電位であるＶ２を印加する第１の工程と、前
記選択された第１配線と前記第２の電位が印加される第
２配線とにそれぞれ接続される複数の電子放出部のうち
所定の特性になった電子放出部には第３の電位であるＶ
３を印加する第２の工程を有しているようにしてもよ
い。また、この活性化方法において、前記特性の判別
を、前述の検出方法によって行うようにするとよい。ま
た、前記第１及び第２の工程において、前記第１の電位
の印加は、前記選択する第１配線を順次変更しながら行
うようにしてもよい。また、前記活性化工程は、前記第
１配線及び第２配線に接続される電子放出部に、所定電
圧のパルスを印加する高抵抗化工程を更に有しており、
該高抵抗化工程を間隔を空けて繰り返すようにしてもよ
い。また、この活性化方法において、前記第１の電位と
第２の電位は極性が互いに異なる電位であったり、前記
第１の電位と第２の電位はパルスで印加するようにして
もよい。また、本願発明に係る検出装置の一つは以下の
ように構成される。基板上に、複数の第１配線と複数の
第２配線とによって、複数の電子放出素子をマトリック
ス状に配置しており、前記電子放出素子それぞれは第１
配線及び第２配線と接続されている電子源における、前
記電子放出素子に形成された電子放出部に流れる電流の
検出装置であって、前記複数の第１配線の内の少なくと
も１つの第１配線を選択して所定の電位であるＶ６を印
加し、前記複数の第１配線のうちの非選択の第１配線
と、前記複数の第２配線に概略等しい所定の電位である
Ｖ７を印加する電位印加手段と、前記選択された第１配
線に接続される電子放出部それぞれに流れる電流を検出
する電流検出手段を有することを特徴とする。また、本
願に係わる活性化装置の一つは以下のように構成され
る。基板上に、複数の第１配線と複数の第２配線とによ
って、複数の電子放出素子をマトリックス状に配置して
おり、前記電子放出素子それぞれは第１配線及び第２配
線と接続されている電子源における、前記電子放出素子
に形成された電子放出部の活性化を行う活性化装置であ
って、前記電子放出素子に形成された電子放出部に通電
して活性化する活性化手段と、該活性化工程で前記第１
配線及び第２配線に印加される電位パターンとは異なる
電位パターンを前記第１配線及び第２配線に印加して前
記電子放出部に流れる電流を検出する検出手段を有して
いることを特徴とする活性化装置。また、本願発明に係
る活性化方法の一つは以下のように構成される。基板上
に、複数の第１配線と複数の第２配線とによって、複数
の電子放出素子をマトリックス状に配置しており、前記
電子放出素子それぞれは第１配線及び第２配線と接続さ
れている電子源における、前記電子放出素子に形成され
た電子放出部の活性化方法であって、前記電子放出素子
に形成された電子放出部に通電して活性化する活性化工
程を有しており、該活性化工程が、前記複数の第１配線
のうちの、２つ以上の第１配線を選択して第１の電位で
あるＶ１を印加し、前記複数の第２配線に前記第１の電
位とは異なる第２の電位であるＶ２を印加する第１の工
程と、前記複数の第１配線のうちの、一つの第１配線を
選択して第３の電位であるＶ３を印加し、前記複数の第
２配線に前記第３の電位とは異なる第４の電位であるＶ
４を印加し、該複数の第２配線にそれぞれ接続される複
数の電子放出部のうち所定の特性になった電子放出部が
接続される第２配線には第５の電位であるＶ５を印加す
る第２の工程を有しており、第１配線によって第３の電
位が印加され、第２配線によって第５の電位が印加され
る電子放出部の活性化は、第１配線によって第３の電位
が印加され、第２配線によって第４の電位が印加される
電子放出部の活性化よりも抑制されることを特徴とする
電子放出部の活性化方法。本発明においては、第１の工
程において複数の第１配線に接続される電子放出部の活
性化を行うことができ、活性化工程の効率を上げること
ができ、更に、第２の工程においては、１つの第１配線
に接続される電子放出部の活性化を行い、その特性に基
づいて、印加電圧を変更するので、所望の特性の電子放
出部を得ることができる。また、第１の電位と第３の電
位は異なるものであったり、第２の電位と第４の電位は
異なるものであってもよい。この発明において、前記第
１の工程において、非選択の第１配線には、前記第２の
電位と概略等しい電位が印加されるようにしてもよい。
また、前記第１及び第２の工程において、前記第１配線
への電位の印加は、前記選択する第１配線を順次変更し
ながら行うようにしてもよい。また、前記電子放出部の
特性の判別は、該電子放出部に流れる電流の値に基づい
て行うようにしてもよい。また、前記活性化工程は、前
記第１配線及び第２配線に接続される電子放出部に、所
定電圧のパルスを印加する高抵抗化工程を更に有してお
り、該高抵抗化工程を間隔を空けて繰り返すものであっ
てもよい。また、前記第３の電位と第４の電位は極性が
互いに異なる電位であってもよい。また、本願発明に係
わる活性化装置の一つは以下のように構成される。基板
上に、複数の第１配線と複数の第２配線とによって、複
数の電子放出素子をマトリックス状に配置しており、前
記電子放出素子それぞれは第１配線及び第２配線と接続
されている電子源における、前記電子放出素子に形成さ
れた電子放出部の活性化を行う活性化装置であって、前
記複数の第１配線の内の１つもしくは２つ以上の第１配
線を選択し、選択した第１配線と非選択の第１配線とに
異なる電位を印加する第１の電位印加手段と、前記複数
の第２配線全てに同じ電位を印加するか、もしくは選択
した第２配線と非選択の第２配線とに異なる電位を印加
する第２の電圧印加手段と、各電子放出部の特性を検出
する検出手段と、該検出手段からの出力に基づく各電子
放出素子の状態を記憶する記憶回路とを有することを特
徴とする。また、本願発明は、上述した活性化方法のい
ずれかを用いて活性化した電子放出素子を有することを
特徴とする電子源の発明を含む。また、本願発明に係わ
る画像形成装置は以下のように構成される。基板上に複
数の電子放出素子をマトリックス状に配置した電子源を
用いた画像形成装置であって、前述の電子源と、該電子
源の電子放出素子から放出される電子によって画像が形
成される画像形成部材とを有することを特徴とする画像
形成装置。ここで、前記第１配線もしくは第２配線の一
方に画像信号に対応する信号を出力する第１の出力手段
と、前記第１配線もしくは第２配線の他方を順次選択し
て所定の信号を出力する第２の出力手段とを有するよう
にするとよい。

【００４０】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。

【００４１】（実施の形態１）図１は、本発明の実施の
形態１の通電活性化装置の構成を示すブロック図であ
る。

【００４２】図１において、１０１は通電活性化をする
ために接続されている表面伝導型放出素子基板（電子
源）（本実施の形態における電子源は、複数の電子放出
部がマトリクス配線され、既にフォーミングが完了して
いるものとする）、１０００はこの電子源１０１を有す
る表示パネルであり、不図示の真空排気装置に接続され
ており、この表示パネル１０００の内部は１０のマイナ
ス４乗〜マイナス５乗［torr］程度に真空排気されてい
る。また、１０２は活性化する行配線を選択するライン
選択部で、制御部１０４からの信号により表示パネル１
０００の行配線を順次選択する。１０３は電子源１０１
の行配線に印加する電圧を発生する電源で、制御部１０
４の指示により電圧（−Ｖf／２），或いは電圧（−Ｖ
f：高抵抗化時）を発生することができる。電源１０５
は列配線及び行配線に印加する電圧（例えば（Ｖf／
２）を発生している。１０７は電子源１０１の各列配線
に流れる電流を検出する電流検出部、１０６は画素選択
部で、活性化する電子源１０１の列配線（素子の位置）
を選択する。制御部１０４は、電流検出部１０７で検出
された各列配線を流れる電流値を入力し、通電活性化波
形及びライン選択部１０２及び画素選択部１０６を制御
する。

【００４３】図２（ａ）はライン選択部１０２の構成を
示す回路図である。

【００４４】ライン選択部１０２は、リレー、アナログ
スイッチなどの複数のスイッチを有し、電子源１０１が
ｍ行×ｎ列の表面伝導型放出素子で構成されていると
き、ＳＷx及びｍ個のスイッチＳＷx1〜ＳＷxmが並列に
並べられている。これらスイッチＳＷx１〜ＳＷxmのそ
れぞれは、表示パネル１０００の行端子Ｄx1〜Ｄxmのそ
れぞれに接続されている。また、これらスイッチの切り
替えは制御部１０４にてコントロールされ、通電活性化
するべきラインに電源１０３からの電圧（例えば−Ｖf
／２）が加わるように作動する。スイッチＳＷxの切り
替えもまた制御部１０４にてコントロールされ、非選択
ラインをＧＮＤに接続するか、或いは電源１０５の出力
（例えば＋Ｖf／２）に接続するかを切り替える。

【００４５】尚、図２（ａ）においては、スイッチＳＷ
x1により１行目の行配線（行端子Ｄx1）が選択され、そ
の他のラインは、それぞれ対応するスイッチとスイッチ
ＳＷxとを介してＧＮＤに接地されている。

【００４６】図２（ｂ）は本実施の形態の画素選択部１
０６の構成を示す回路図である。

【００４７】この画素選択部１０６もライン選択部１０
２と同様に、リレー、アナログスイッチなどの複数のス
イッチ回路を備え、電子源１０１の列端子の数に応じて
ｎ個のスイッチＳＷy1〜ＳＷynが並列に配置されてい
る。これらｎ個のスイッチの出力は、電流検出部１０７
を介して電子源１０１の列配線端子Ｄy1〜Ｄynに接続さ
れている。この図２（ｂ）において、２番目の列端子Ｓ
y2が選択されており、その他の列配線は、それぞれ対応
するスイッチを介して接地されている。

【００４８】図３は本実施の形態の電流検出部１０７の
構成を示す回路図である。

【００４９】画素選択部１０６の出力は配線Ｓy1からＳ
ynを通して入力される。電流検出部１０７は、電流検出
用のｎ個の抵抗Ｒs1〜Ｒsnと、これら抵抗の両端電圧を
計測するためのｎ個の電圧計（Ｖ）を有している。いま
図２（ｂ）に示すように、２列目の素子が選択されてい
るときは、その他の列配線には電流は流れない。そこで
抵抗Ｒs2の両端に発生する電圧がＶ2の時、そのライン
（２番目の列配線）に流れている電流Ｉ2は、Ｉ2＝Ｖ2／Ｒs2 により求めることが出来る。ここで抵抗Ｒs1〜Ｒsnの各
抵抗値は、素子電流Ｉfが流れるときの電圧降下によっ
て表面伝導型放出素子への印加電圧に影響を与えないよ
うに十分低い値に設定されている。そして、これら電圧
計により測定された電圧値は、ＡＤコンバータなどによ
りデジタル値に変換されて制御部１０４に送られる。こ
れにより制御部１０４は、電子源１０１の各列配線を流
れる電流を検知することができる。

【００５０】続いて、この実施の形態の装置を用いてマ
ルチ電子源１０１を活性化する手順について説明する。
まずはじめに制御部１０４は、１ライン目の素子を活性
化するために、ライン選択部１０２に１行目の行配線を
選択し、その他のライン（非選択ライン）は電源１０５
と接続するよう信号を送る。これによりライン選択部１
０２は、図２（ａ）において、スイッチＳＷxにより電
源１０５側に接続し、スイッチＳＷx1〜ＳＷxmのうちス
イッチＳＷx1のみを電源１０３と接続させることによ
り、電源１０３の電圧パルス（−Ｖf／２）を配線Ｓx
1、行端子Ｄx1を通して１行目の行配線に接続された素
子に印加させる。

【００５１】この時、選択された行配線に印加される電
圧波形を図４の４０１に示す。

【００５２】ここで本実施の形態１においては、Ｔ１を
１ミリ秒、Ｔ２を１０ミリ秒とした。またこの図４にお
ける電圧Ｖfは、前述の図４４に示したＶfと等しい。

【００５３】またこれと同時に、制御部１０４は画素選
択部１０６に全画素（全列配線）を選択するように信号
を送り、これにより画素選択部１０６のスイッチＳＷy1
〜ＳＷynは全て電源１０５の出力電圧を列配線に印加す
るように切り替えられ、電源１０５が発生する電圧（＋
Ｖf／２）は、接続配線Ｓy1〜Ｓyn、列端子Ｄy1〜Ｄyn
を通して、電子源１０１の全ての列配線に印加される。
この時の電源１０５の発生する電圧波形を図４の４０２
に示す。この時のＴ１，Ｔ２，Ｖfは４０１の場合と同
じであり、パルスのタイミングも揃っている。つまり電
源１０５は、電源１０３の反転波形を出力している。こ
れら電源１０３と電源１０５の出力により、電子源１０
１の１行目の素子には活性化電圧（Ｖf）のパルスが印
加されることになり、１行目の素子の活性化が開始され
る。

【００５４】１番目の行配線に接続された素子の活性化
が進行していくが、１番目の行配線に接続された素子の
それぞれの素子電流Ｉfは、電流検出部１０７にて一定
サンプリング周期でモニタされる。

【００５５】この時の等価回路を図６に示す。

【００５６】図６において、ある行配線に接続された各
素子は左端から順にＦ1，Ｆ2，Ｆ3，…，Ｆnで示され、
各素子を流れる電流はＩ1，Ｉ2，Ｉ3，…，Ｉnで示され
ている。

【００５７】また、この時の個別素子電流が活性化の進
行に伴って増加していく様子を示したのが図７である。

【００５８】図７において、図６に示した等価回路にお
けるそれぞれｉ，ｊ，ｋ番目の列の素子Ｆi，Ｆj，Ｆk
に流れる電流Ｉfi，Ｉfj，Ｉfkを抜き出したものであ
る。この図７に示したように、活性化処理時間が経過す
るに従って各素子の電流が増加していく。そして、図７
のように、まずｉ番目の素子に流れる電流Ｉfiが予め記
憶されている目標電流値Ｉftに達したとき、制御部１０
４は画素選択部１０６に信号を送って、対応するスイッ
チＳＷyiをオフ（接地側に切替える）にして列配線端子
Ｄyiを接地する。この操作により、ｉ番目の素子Ｆiに
は半選択電圧が印加されるようになる。同様にしてＩf
j，Ｉfkが目標電流値Ｉftに達すると、対応するスイッ
チＳＷyi，ＳＷykをオフにして素子Ｆj，Ｆkもそれぞれ
活性化が終了する。同様にしてその他の素子を流れる電
流値が目標電流値Ｉftに達すると、画素選択部１０６の
対応するスイッチがオフされて活性化が終了されてい
く。

【００５９】しかし、このままの電圧を印加し続ける
と、半選択電圧（Ｖf／２）が印加され続けることにな
り、前述した様に低抵抗化が生じて無効電流が流れるこ
とになる。ここで本願発明者らが発明したマルチ電子源
の低抵抗化を防ぐ方法について前述の図４２を参照して
説明する。

【００６０】低抵抗化した表面伝導型放出素子に降電圧
レート（パルス立ち下がりレート）１０Ｖ／秒以上の電
圧パルスを印加すると、図４２のＡ〜Ｃ領域で示された
Ｉ−Ｖ静特性とは異なる高抵抗状態に遷移する。ここ
で、高抵抗状態とは、素子が有限時間の間、前記動特性
に沿ったＩ−Ｖ特性に従う状態をいう。例えば前記図４
２のＩ−Ｖ特性を有する表面伝導型放出素子に対して、
波高値Ｖd、降電圧レート１０Ｖ／秒以上の電圧パルス
を印加した直後は、その素子のＩ−Ｖ動特性は図４２に
おいて、Ｉf（Ｖd）で示すような高抵抗状態を示す。ま
たこのように高抵抗状態に遷移した後でも、その素子に
対して電圧Ｖdを印加すれば放出電流Ｉsを得ることが可
能であり、しかも実線Ｉf（Ｖd）で示される特性から明
らかなように、該素子に対してＶd以下の電圧を印加し
たとしても、点線で示される静特性と比較して、該素子
に流れる電流Ｉfは大幅に低減される。また、このよう
な素子の高抵抗状態は、上記電圧パルス印加後、有限時
間保持されるが（この時間をＴhrとする）、その後は再
び図４２で示されるＩ−Ｖ静特性に戻る。そこで所望の
期間、かかる高抵抗状態を維持する必要がある場合に
は、高抵抗状態が保持されている間に、上記電圧パルス
を再度繰り返し印加することにより高抵抗状態が保持さ
れる時間を所望期間まで延長することができる。

【００６１】本発明の実施の形態によれば、上記Ｉ−Ｖ
静特性を有する表面伝導型放出素子を有する電子源１０
１において、予め上記の降電圧レート１０Ｖ／秒以上の
電圧パルス（以下、高抵抗化パルス）を印加すること
で、その素子のＩ−Ｖ静特性を異なる状態、即ち、高抵
抗状態に遷移させることにより、上述の半選択素子に流
れる無効電流を減少させ、活性化時における装置の消費
電力を大幅に低減することができる。尚、上記高抵抗パ
ルスの降電圧レートの上限は実用的には１０の１０乗
［Ｖ／秒］である以上説明した表面伝導型放出素子の特
性に基づいて、Ｔhrの時間毎に電子源１０１全体に高抵
抗化パルスを印加することで、半選択素子の低抵抗化が
防止される。これにより、電子源基板を劣化したり破壊
したりすることなく活性化が可能になる。

【００６２】本実施の形態における高抵抗化パルスの一
例を図５に示す。

【００６３】この高抵抗化パルスは電源１０３により発
生され、この時ライン選択部１０２はスイッチＳＷx1〜
ＳＷxmに接続された全ての行配線を選択し、スイッチＳ
ＷxはＧＮＤに接続するように制御される。またこの
時、画素選択部１０７の全てのスイッチＳＷy1〜ＳＷyn
はグランドに接続するように切り替えられる。

【００６４】そして活性化が終了した素子の数が、１番
目の行配線に接続された素子の略半数に達したとき、制
御部１０４はライン選択部１０２に１番目の行配線を選
択したまま、その他のライン（非選択ライン）を電源１
０５の出力から，ＧＮＤに接地するように切替えるよう
に指示する。このような切替えを行うことにより、行わ
ないときに比べて選択ラインの素子には印加電圧の変化
はないが、非選択ラインの素子のうち半選択電圧が印加
される素子の数が少なくなる。

【００６５】これを図８（ａ）〜（ｄ）を参照して説明
する。

【００６６】図８（ａ）〜（ｄ）は、５×５のマトリク
ス状に配線された電子源（表面伝導型放出素子基板）を
示している。図８（ａ）は、上記の手順によって１番目
の行配線を選択し、その行配線（選択ライン）に接続さ
れた５素子のうち２素子まで活性化が終了し、残り３素
子の活性化処理を行っている時に、各素子に印加される
電圧の様子を示している。尚、説明の便宜上、活性化処
理は選択ライン上で左端から順々に終了していくものと
している。またこの状態では、非選択ラインは電源１０
５に接続された状態であるから、図のように行について
は選択ラインである行端子Ｄx1に電圧（−Ｖf／２）、
その他の非選択ラインには電圧（＋Ｖf／２）が印加さ
れ、列方向については活性化中の素子に接続されている
列端子Ｄy3〜Ｄy5に電圧（＋Ｖf／２）が、その他の活
性化が終了した素子に接続されている列端子Ｄy1とＤy2
が接地されている。その結果、図８（ａ）に示すとお
り、半選択電圧が印加される素子（斜線で示す）は、選
択ライン（１番目の行配線）上の左側の２素子と非選択
ライン（２〜５番目の行配線）上の８素子（１，２列
目）で計１０素子となり、電圧が印加されない素子（白
丸）は非選択ライン上の１２素子（白抜きで示す）とな
る。

【００６７】なお、このような活性化処理が進行してい
るとき、非選択ラインをＧＮＤに接続、つまり非選択ラ
インを接地すると、図８（ｂ）に示すように、半選択電
圧が印加される素子（斜線で示す）は選択ライン上の２
素子と非選択ライン上の１２素子（３〜５列目）で計１
４素子となり、電圧が印加されない素子（白抜き）は非
選択ライン上の８素子だけとなる。よって、この活性化
処理が進行している状況（選択ライン上の素子のうち活
性化が終了した素子の数が半分以下）の状態では、非選
択ラインに＋Ｖf／２［Ｖ］が印加された状態である図
８（ａ）のほうが、半選択電圧が印加される素子の数が
少なくなることがわかる。

【００６８】次に、図８（ａ）の状態から更に１素子分
だけ活性化が終了した状況、つまり選択ラインの５素子
のうち３素子まで活性化が終了し、残り２素子のみを活
性化する状態について説明する。

【００６９】図８（ｃ），（ｄ）に、非選択ラインに＋
Ｖf／２［Ｖ］が印加された状態（ｃ）と、非選択ライ
ンがＧＮＤに接続された状態（ｄ）を示し、それぞれ各
素子に印加される電圧の様子を前述の図８（ａ）（ｂ）
と同様に示している。図からわかるとおり、この活性化
処理の進行状況（選択ライン上の素子のうち活性化が終
了した素子が半分以上）では、図８（ａ）（ｂ）とは逆
に、非選択ラインをＧＮＤに接続した状態のほうが半選
択電圧が印加される素子の数が少なくなっている。

【００７０】以上説明したことから明らかなように、活
性化が終了した素子の数が選択ラインに接続された素子
の数の半分を越える時を境にして、非選択ラインに印加
する電圧を＋Ｖf／２［Ｖ］からＧＮＤに切り替えるこ
とによって、活性化中の素子に影響を与えずに、基板全
体に流れる電流を最小限に抑えることができる。その結
果、活性化時の無効電流を更に減らし、装置の消費電力
を更に低減することができる。

【００７１】このようにして１番目の行配線に接続され
た素子の活性化が進行し、最終的には画素選択部１０６
の全てのスイッチＳＷy1〜ＳＷynがＧＮＤ側に切換えら
れて１番目の行配線に接続された素子の活性化が終了す
る。

【００７２】ここで、目標となる電流値Ｉftは、素子の
ばらつき、及び必要となる電子放出量などから実験によ
って予め求められる。

【００７３】こうして１番目の行配線に接続された素子
の活性化が終了すると、制御部１０４は非選択ラインを
電源１０５に接続し、次に２番目の行配線を選択するよ
うライン選択部１０２に信号を送る。そして、１番目の
行配線の場合と同じ手順で、高抵抗化パルスをその他の
ラインに印加しながら、また活性化が終了した素子が、
その選択ラインに接続された素子の数のの半分を越える
時を境にして、非選択ラインの接続を半選択電圧（＋Ｖ
f／２）からＧＮＤ側に切り替えながら活性化を行い、
それぞれの素子電流を目標値にあわせて終了する。

【００７４】このような手順で全ての行配線に接続され
た素子を順次活性化し、電子源１０１の活性化を終了す
る。

【００７５】図９は、本実施の形態１の制御部１０４に
よる活性化制御処理を示すフローチャートである。尚、
このフローチャートでは、高抵抗化パルスの印加処理は
略しているが、前述した周期Ｔhrで電子源１０１の全て
の素子に高抵抗化パルス（電圧Ｖf）が印加されてい
る。

【００７６】まずステップＳ１で、ライン選択部１０２
に対して、選択した行配線（最初は１行目のライン）に
電圧（−Ｖf／２［Ｖ］）が、非選択の他のラインには
電圧（＋Ｖf／２［Ｖ］）が印加されるようにスイッチ
ＳＷx，ＳＷx1〜ＳＷxmを切り替えるように指示し、次
にステップＳ２で、画素選択部１０６に、全ての列配線
に電圧（＋Ｖf／２［Ｖ］）を印加するように指示す
る。そしてステップＳ３に進み、電流検出部１０７で検
出された電流値Ｉf1〜Ｉfnを入力し、その中で目標値と
している電流が流れている素子があるかどうかをみる。
電流が目標値に達している素子があればステップＳ５に
進み、その素子（ｉ番目）の活性化処理が終了したと判
断し、その素子が接続されている列配線に対応する画素
選択部１０６のスイッチＳＷyiを切り替えて接地（ＧＮ
Ｄ）側に接続する。

【００７７】そしてステップＳ６に進み、活性化処理が
終了した素子の数が、行方向の素子数の半数以上になっ
たかどうかをみる。半数以上であればステップＳ７に進
み、ライン選択部１０２に対して、非選択のラインに印
加する電圧を（＋Ｖf／２［Ｖ］）からＧＮＤレベルに
切替える（接地する）ように指示する。そしてステップ
Ｓ８に進み、その選択されているラインの１行分の素子
が全て活性化されたかを調べ、そうでないときはステッ
プＳ３に戻り、次に活性化が終了する素子を調べる。

【００７８】こうして１ラインの全ての素子の活性化が
終了するとステップＳ９に進み、電子源１０１の全ての
素子が活性化されたかを調べ、そうでないときはステッ
プＳ１に戻り、今度は次の行配線（ライン）を選択し
て、前述と同様の処理を実行する。こうして全ての素子
の活性化処理が終了するとステップＳ１０に進み、ライ
ン選択部１０２及び画素選択部１０６のスイッチを全て
接地側に切り替えて処理を終了する。

【００７９】以上説明したように本実施の形態１の通電
活性化装置によれば、全ての素子の電子放出特性が均一
化され、こうして製造された電子源を用いて輝度又は濃
度のばらつきが少ない、高品位な画像を表示することが
できる。尚、上述した実施の形態では、電子源基板が片
側配線取り出しの例で説明したが、両側配線取り出しの
ものについても同様に実施可能であり、こうして製造さ
れた電子源を用いても高品位な画像を表示できる。

【００８０】（実施の形態２）以下に、本発明における
実施の形態２について詳細に説明する。

【００８１】この実施の形態２における通電活性化装置
は、前述の実施の形態１と同様の構成であり、表面伝導
型放出素子としても同じであるため、装置全体の構成に
関する説明は省略する。

【００８２】そこで、実施の形態１とは異なる電源１０
３、電源１０５で発生される電圧波形と、ライン切り替
えをする手順について以下で説明する。

【００８３】図４は、前述したように電源１０３、電源
１０５で発生する活性化電圧波形であり、この実施の形
態２においては、Ｔ１は１ｍｓｅｃ，Ｔ２は２ｍｓｅｃ
を採用した。

【００８４】次に本実施の形態２におけるライン選択部
１０２でのラインの切り換えのタイミングについて図１
０を用いて説明する。

【００８５】図中、太線は電源１０３からの出力（−Ｖ
f／２［Ｖ］、選択）、細実線は電源１０５からの出力
（＋Ｖf／２［Ｖ］、非選択）、細破線はＧＮＤ接続
（非選択）である。

【００８６】まずスイッチＳＷxは、電源１０５に接続
された状態（非選択ラインに＋Ｖf／２［Ｖ］を印加し
た状態）から始まる。パルス出力が始まると最初にスイ
ッチＳＷx1が選択（電源１０３に接続）になり、パルス
波形（−Ｖf／２［Ｖ］）をマルチ表面伝導型放出素子
基板１０１の端子Ｄx1に出力する。また画素選択部は全
てオン（電源１０５に接続）から始まる。しかしスイッ
チＳＷx1が選択になっているのは１パルス分（１ｍｓ
間）であり、すぐに非選択になって（電源１０５に接
続、図中実線）直後にスイッチＳＷ2が選択（電源１０
３に接続）になる。このようにしてパルス出力に合わせ
て、スイッチＳＷ1からＳＷxMが順次切り替わり、１パ
ルス（−Ｖf／２）ずつが端子Ｄ1からＤMに印加された
後、またスイッチＳＷx1から順に繰返される。

【００８７】この様にしてラインをスクロールしながら
基板全面を活性化していくが、Ｔｈｒの期間毎に、パネ
ル全体に高抵抗化パルスを印加するのは前述の実施の形
態１と同様である。また一定サンプリング周期毎に、ス
クロールされたライン毎の個別素子電流を測定し、電流
値Ｉftに達した素子については、そのラインの選択時の
画素選択をオフ（ＧＮＤ）にして活性化を終了させる。

【００８８】画素電流の測定法については、前述の実施
の形態１と同様である。また非選択ラインの接続につい
ても実施の形態１と同様で、活性化が終了した素子の数
が、そのラインの半数を越えた場合には、非選択ライン
をＧＮＤ（図中細破線）、それ以外では非選択ラインを
＋Ｖf／２（図中細実線）となるように、図１０のライ
ン選択信号に同期してスイッチＳＷxを切換える。

【００８９】この様にして全ての素子電流が目標値Ｉft
に達したときに電子源１０１の全ての素子の活性化が終
了したと判断する。この実施の形態２においては、前述
の実施の形態１と比較して、活性化の時間が約５分の１
に短縮された。

【００９０】以上説明したように本実施の形態の通電活
性化装置によれば、全ての素子の電子放出特性がより早
く均一化され、該電子源を用いて輝度又は濃度のばらつ
きが少ない、高品位な画像表示装置が実現された。尚、
本実施の形態は、両側配線取り出しのものについても同
様に実施可能であり、これにより得られる電子源もまた
高品位な画像を形成できることは言うまでもない。

【００９１】（実施の形態３）次に、本発明の実施の形
態３について説明する。この実施の形態３の通電活性化
処理装置の構成は前述した実施の形態の構成と同様であ
るため、その説明を省略する。

【００９２】図１１は、この実施の形態３の動作を説明
する図で、図示の通り、活性化時間が経過するに従って
各素子電流が増加していく。そして、図のように、まず
ｉ番目の素子を流れる電流値Ｉfiが予め記憶されている
第１中間目標値Ｉft1に達したとき、制御部１０４は画
素選択部１０６に信号を出力し、対応するスイッチＳＷ
yiを切り替えて、その列配線端子Ｄyiの電位はＧＮＤに
なる。これにより、ｉ番目の素子Ｆiには半選択電圧
（Ｖf／２）が印加されるようになる。このようにして
Ｉfj，Ｉfkも第１中間目標値Ｉft1に達すると、対応す
るスイッチＳＷyj，ＳＷykが切換えられて、これら素子
Ｆj，Ｆkもそれぞれ半選択電圧が印加されるようにな
る。

【００９３】同様にしてその他の素子を流れる電流値も
第１中間目標値Ｉft1に達すると、画素選択部１０６の
対応するスイッチがオフされて，その対応する素子の活
性化が終了されていき、最終的には画素選択部１０６の
全てのスイッチが接地側に接続される。しかし図中点線
で示したように、半選択電圧のみが印加されるようにな
った素子も、高抵抗化パルスによって緩やかに活性化が
進行していく。なお図１１ではわかりやすいように大き
めに示しているが、高抵抗化パルスによる活性化の進行
は実際にはもっと微少なものである。

【００９４】こうして１ライン目の活性化が終了（第１
中間目標値Ｉft1に達する）すると、次に制御部１０４
は２ライン目を選択するようライン選択部１０２に信号
を送り、前述した１ライン目と同じ手順で高抵抗化パル
スを印加しながら活性化を行う。こうして、１ライン目
の場合と同様にそれぞれの素子電流を第１中間目標値Ｉ
ft1に合わせて終了する。但し、２ライン目以降は前述
の高抵抗化パルスによる活性化の進行により活性化が少
し進んだ状態でのスタートとなる。

【００９５】このような手順で全てのラインを順次活性
化して、第１中間目標値Ｉft1に対する活性化のサイク
ルを終了し、次に目標値を第２中間目標値Ｉft2として
次の活性化サイクルへと移る。

【００９６】以上の手順を繰返して最終サイクルまで終
了させ、最終的に目標電流値Ｉftに到達するまで表面伝
導型放出素子の活性化を行って活性化処理を終了する。

【００９７】尚、この場合の処理は、前述の図９のフロ
ーチャートにおいて、ステップＳ３で設定する目標電流
値を最初はＩft1に、次にＩft2（Ｉft1＜Ｉft2）という
ように順次変化させていき、最終的に全ての素子の電流
値が目標値Ｉftになったときに処理を終了するようにす
れば達成できるので、ここではそのフローチャートは省
略する。

【００９８】以上説明したように本実施の形態３によれ
ば、前述の実施の形態と同様に、全ての素子の電子放出
特性が均一化されるのはもちろんのこと、他のラインの
活性化処理中にも活性化処理が進行して、次のサイクル
で目標電流値に到達する時間が短くなるので、全体とし
て活性化処理に要する時間を短縮できる。また高抵抗化
パルスによって進行する活性化分の素子毎のバラツキを
抑える効果がある。

【００９９】またこうして製造された電子源を用いて輝
度又は濃度のばらつきが少ない、高品位な画像表示装置
が得られた。また本実施の形態の電子源は、片側配線取
り出し、或いは両側配線取り出しにも同様に適用可能で
ある。

【０１００】（実施の形態４）次に本発明の実施の形態
４について説明する。この実施の形態４の装置構成は前
述の実施の形態１と同様であるため、その説明を省略す
る。この実施の形態４では、前述した電流検出部１０７
において電流を検出するための電圧印加波形を、活性化
時に印加する電圧の波形とは別のタイミングで行うこと
を特徴としている。まず活性か方法について説明する。
本実施の形態においては、活性化を行う行、つまり選択
ラインに−Ｖf／２［Ｖ］、それ以外の行、つまり非選
択ラインに０［Ｖ］を印加し、また全ての列にＶf／２
［Ｖ］を印加した。

【０１０１】この実施の形態４における高抵抗化パルス
の一例を図１２に示す。この高抵抗化パルスは電源１０
３により発生され、この時、ライン選択部１０２は全て
のラインを選択するように制御される。またこの時、画
素選択部１０６の全てのスイッチＳＷy1〜ＳＷynがＧＮ
Ｄ側に接続するように切り替えられる。本実施の形態４
においては、この高抵抗化パルス幅を５０μｓｅｃとし
た。

【０１０２】次に、本実施の形態の特徴である電流検出
について説明する。１ライン目の活性化処理時、そのラ
インの素子の各素子電流Ｉfは電流検出部１０７にて一
定のサンプリング周期でモニタされる。この時、前述の
図４に示すような活性化処理に使用するパルス電圧を印
加しながら、各素子を流れる電流をモニタすると、図１
３に示すように、活性化中のライン以外の非選択ライン
に接続された、まだ活性化が終了していない素子を含む
列の以外の列に接続された全ての素子に半選択電圧が印
加されてしまう。

【０１０３】前述のように、高抵抗化パルスを印加する
ことによって半選択電流を小さく抑えた状態でも微小の
半選択電流が流れてしまい、電流検出部１０７で検出さ
れる電流は、活性化しつつある素子に流れる電流と該素
子と同じ列にある他の全ての素子の半選択電流の総和に
なる。大画面の画像表示装置などに応用する場合、電子
源１０１は１列に数百〜数千個の素子を配置することに
なり、素子数が多くなるのに比例して半選択電流の総和
も大さくなるので、１つの素子では微小な半選択電流で
あっても無視できないものとなる。

【０１０４】そこで本発明の実施の形態４では、活性化
の進行度合いを把握するために電流検出部１０７で電流
をモニタする場合に印加する電圧波形を、活性化時の印
加電圧波形とは異なるタイミングで印加されるパルス電
圧信号にしている。これにより、半選択電圧が印加され
る素子を無くし、活性化の対象となっている素子を流れ
る電流を正確に計測して、全素子の活性化終了時の電流
を均一にし、電子源１０１の全素子にわたって均一な素
子特性を実現している。

【０１０５】以下に電流モニタについて説明する。本実
施の形態４では、図１４に示すように、活性化ライン
（２番目）の行配線端子に電流モニタパルスを印加し、
列配線端子Ｄy1〜Ｄynにはグランドレベルの電圧を印加
するか、或いは接地することにより、その電位を０
［Ｖ］とした。同図では、２行目の行配線に接続された
素子を活性化中で、３列目と（ｎ−２）列目の素子が活
性化を終了した状態で、画素選択部１０６のスイッチＳ
Ｗy1〜ＳＷynを切り替えずに、電源１０５から０［Ｖ］
を印如している様子を示してある。この電流モニタパル
スは電源１０３より発生され、この時、ライン選択部１
０２は活性化ライン（図では２行目の行配線）のみを選
択するように制御されているので、選択されていないラ
インの端子はグランドに接続されている。本実施の形態
４では、電流モニタパルスの振幅及びパルス幅は、活性
化パルスの振幅及びパルス幅と等しくした。

【０１０６】以上の構成により、活性化中の行配線（ラ
イン）以外の素子には、このモニタ用のパルス電圧が印
加されず、従ってこれらの素子に電流が流れることはな
い。よって、電流検出部１０７で検出される電流は、純
粋にいま活性化しつつある素子の電流に他ならない。

【０１０７】また、このときの等価回路は前述の図６と
同様であり、各素子の素子電流が活性化の進行に伴って
増加していく様子は、前述の図７に示す通りである。

【０１０８】図１５は、本実施の形態４の通電活性化装
置の制御部１０４の処理動作を示すフローチャートであ
る。

【０１０９】まずステップＳ１１で、電子源１０１の全
ての素子に対して高抵抗化パルスを出力する。具体的に
は、ライン選択部１０２の全てのスイッチＳＷx1〜ＳＷ
xmをオン（電源１０３側に接続）にして、電子源１０１
の行配線の全てを選択するとともに、画素選択部１０６
の全てのスイッチＳＷy1〜ＳＷynをオフ（グランドに接
続）にして電子源１０１の列配線の全てを選択した状態
で、電源１０３から図５に示したような高低抗化パルス
を出力する。これにより、電子源１０１の全素子が高抵
抗化状態となる。尚、この時、次の高抵抗化パルスを印
加するタイミングを知るために、図示しないタイマ等に
よる計時を開始する。

【０１１０】次にステップＳ１２に進み、ライン選択部
１０２により、電子源１０１の最初のラインを選択する
とともに、画素選択部１０６の全てのスイッチＳＷy1〜
ＳＷynをオン（電源１０５側に接続）にして、最初のラ
インの全ての素子を選択する。そしてステップＳ１３
で、電源１０３より図４の４０１に示すようなパルス信
号を出力し、これと同期して、電源１０５より図４の４
０２に示すようなパルス信号を出力する。これにより、
電子源１０１の最初の活性化ラインの全ての素子に活性
化電圧Ｖfが印加される。ここで印加する活性化パルス
のパルス数は特に規定するものではなく、１回でも、ま
たは予め設定した複数個のパルスを印加してから次のス
テップに移ってもよい。

【０１１１】次にステップＳ１４に進み、活性化中の各
素子に流れる個別電流を計測する。図１９は、このステ
ップＳ１４の電流モニタ処理を詳細に示したフローチャ
ートである。まずステップＳ３１で、電源１０３より電
流モニタパルスを発生させて活性化ラインの行配線端子
に供給するとともに、電源１０５よりグランドレベルの
電圧を画素選択部１０６のスイッチＳＷy1〜ＳＷynによ
って選択されている列配線端子に印加する。そして、ス
テップＳ３２に進み、図３に示したように、電流検出部
１０７で各電流検出用の抵抗Ｒs1〜Ｒsnの両端に生ずる
電圧Ｖ1〜Ｖnを電圧計によって検出し、ステップＳ３３
で、Ｉk＝Ｖk／Ｒsk （ｋ＝１，２，…，ｎ）を用いて素子電流Ｉ1〜Ｉnを求める。ここでステップＳ
３１での電圧印加の際に、画素選択部１０６の全てのス
イッチＳＷy1〜ＳＷynをオフ（ＧＮＤ側に接続）するこ
とにより列配線端子を接地してもよい。その場合、ステ
ップＳ３２以降で、画素選択部１０６のスイッチＳＷy1
〜ＳＷynを元の状態に戻す必要がある。

【０１１２】次に再び図１５に戻り、ステップＳ１５
で、素子電流値が目標となる素子電流値Ｉftになった素
子があるかどうかを調べ、あればステップＳ１６に進
み、その素子に対応する画素選択部１０６のスイッチを
オフ（グランドに接続）する。そしてステップＳ１７に
進み、現在活性化しているラインの全ての素子に対する
活性化処理が終了したかどうかを調べ、終了している時
はステップＳ１８に進むが、終了していない時はステッ
プＳ１５に戻り、素子電流値がＩftに達した素子がなか
った場合と合流してステップＳ２０に進む。そして、前
述の高抵抗化パルス印加から前述した所定時間Ｔhrが経
過していればステップＳ２１に進み、ステップＳ１１と
同様に電子源１０１の全素子を選択して高抵抗化パルス
を印加する。そしてステップＳ２２に進み、ライン選択
部１０２により現在活性化しているラインを選択する。
そしてステップＳ２０で分岐した場合と合流してステッ
プＳ１３に戻り活性化処理を継続する。

【０１１３】一方、ステップＳ１７で、現在活性化して
いるラインの全素子に対する活性化処理が終了している
時はステップＳ１８に進み、全ラインの活性化処理が終
了しているかどうかを諷べ、終了していれば、この電子
源１０１に対する通電活性化処理を終了する。一方、ま
だ活性化していないラインがあればステップＳ１９に進
み、ライン選択部１０２により次の活性化ラインを選択
し、画素選択部１０６により全画素を選択してステップ
Ｓ２０に処理を移し、それ以降、前述の処理を繰り返す
ことにより、全ての素子への通電活性化処理を実行す
る。

【０１１４】以上説明したように本実施の形態４通電活
性化装置によれば、活性化処理中における素子電流を正
確に検出することができ、全ての素子の電子放出特性が
均一化される。これにより、この電子源基板を用いて輝
度及び濃度のばらつきが少ない高品位な画像表示装置が
実現された。なお、本実施の形態４の電子源１０１は片
側配線取り出しでも、両側配線取り出しのものについて
も同様に実施可能であり、この様な電子源を用いても高
品位な画像形成装置が実現される。

【０１１５】なお、上記実施の形態４では、１ラインず
つ活性化を終了させていったが、一部ないし全部のライ
ンを順次スクロールしながら活性化を進行させてもよ
い。この時、電源１０３及び電源１０５は活性化パルス
を連続して出力し、ライン選択部１０２は予め設定され
た１つ以上のパルスを活性化中の行配線に順次印加する
ようにスイッチＳＷx1〜ＳＷxmをパルスとパルスの間の
タイミングで切り替える。この場合、目標となる素子電
流Ｉftになったか否かを行配線に関連付けて記憶し、次
にその行配線に接続された素子を活性化する際には、そ
の活性化が終了した素子に活性化電圧を印加しないよう
に画素選択部１０６のスイッチＳＷy1〜ＳＷynを制御す
る。

【０１１６】（実施の形態５）次に、本発明の実施の形
態５について詳細に説明する。

【０１１７】図１６は、本実施の形態５の通電活性化装
置の例を示すブロック図で、前述した通電活性化装置と
同じ部材には同一の部番を付加している。図１の構成と
比較して異なる点は、電流検出部１０７ａが列配線では
なくライン選択部１０２と行配線端子Ｄx1〜Ｄxm間に接
続され、ｍ個の検出抵抗Ｒs1〜Ｒsmを持っていることで
ある。したがって、電流検出部１０７ａが検出する電流
は、行配線端子Ｄx1〜Ｄxmを通して電子源１０１から流
れ出す電流である。

【０１１８】図１７は、素子電流検出時の電流モニタパ
ルスの波形と画素選択部１０６のスイッチＳＷy1〜ＳＷ
ynの切替えタイミングを示す図である。ここで、電源１
０３からはグランドレベルの定電圧、電源１０５からは
電流モニタパルスを連続的に出力している。この電流モ
ニタパルスは前述の実施の形態４と同様に活性化パルス
と同じ振幅Ｖfとパルス幅を持ち、周期は２ｍｓｅｃと
した。

【０１１９】画素選択部１０６のスイッチＳＷy1〜ＳＷ
ynは、この電流モニタパルスの問のタイミングで順次切
り替えられて１つずつオンされ、所望の素子にのみ電流
モニタパルスを印加するように制御される。これによ
り、電流モニタパルスが出力された時に活性化ラインに
流れる電流が、画素選択部１０６により選択されている
素子の個別素子電流として検出できる。このようにし
て、活性化ラインの全ての素子の個別素子電流を計測す
ることができる。

【０１２０】この実施の形態５における制御部１０４の
処理動作は、前述の図１５で示される実施の形態４の場
合とほぼ同様であるが、ステップＳ１４で示される電流
モニタ処理の詳細が異なるので、その処理の詳細を図１
８に示したフローチャートを用いて説明する。

【０１２１】まずステップＳ４１で、画素選択部１０６
により最初の素子を選択する。いま１列目の列配線に接
続された素子を選択するとすると、スイッチＳＷy1がオ
ン（電源１０５側に接続）になり、その他のスイッチＳ
Ｗy2〜ＳＷynは全てオフ（接地）される。そしてステッ
プＳ４２で、電源１０３からはグランドレベルの定電圧
が、電源１０５からは上述の電流モニタパルスが出力さ
れ、１列目の素子だけに電流モニタパルスが印加され
る。

【０１２２】次にステップＳ４３に進み、電流検出部１
０７の検出抵抗Ｒs1〜Ｒsmのうち活性化ラインに対応す
る検出抵抗の両端に生じる電圧を計測することにより、
活性化ラインの１列目の素子に流れる個別素子電流を前
述の式により計算し、その値を記憶する。次にステップ
Ｓ４４では、個別素子電流計測が必要な全ての素子に対
して計測が完了したかどうかを調ペる。全ての素子に対
して計測が完了していれば、この電流計測処理を終えて
図１５の次のステップＳ１５に処理を移行する。またス
テップＳ４４で末計測の素子があればステップＳ４５に
進み、画素選択部１０６によって次の素子を選択し、再
度ステップＳ４２に戻って個別素子電流の計測を続け
る。この時、活性化ライン上の全ての素子の個別素子電
流を計測せず、必要な素子のみ計測すればよい。例え
ば、既に活性化処理が完了した素子については計測する
必要がない。

【０１２３】本実施の形態５では、電流モニタ時の電源
１０３の出力電圧をグランドレベルとし、ライン選択部
１０２の動作については特に限定していないが、電源１
０３の出力電圧を任意とし、ライン選択郡１０２の全て
のスイッチＳＷx1〜ＳＷxmをオフ（接地）するように切
替えることにより、電源１０３の出力電圧をグランドレ
ベルにしたのと同様の状況を作り出しても構わない。但
しこの場合、電流モニタ処理の終了時に、ライン選択部
１０２により、活性化ラインを選択する必要がある。

【０１２４】本実施の形態５では、電流計測時に活性化
ラインを流れる電流が１素子分なので、電子源１０１内
の行配線上で生ずる電圧降下が小さく、ほぼ無視できる
程度となる。逆に列配線上の全ての素子に電流モニタパ
ルスが印加されてしまうので、活性化処理が完了した素
子には個別素子電流の目標値Ｉftが流れ、列配線上では
電圧降下が発生する。本実施の形態では、列配線端子Ｄ
y1〜Ｄynから遠いラインを最初に、近いラインを最後に
活性化することで、列配線上の電圧降下は発生するが、
その影響を抑制した。なお、本実施の形態５の電子源１
０１は、片側配線取りだしでも、両側配線取り出しのも
のについても同様に実施可能であり、列配線が両側取り
出しの場合は中央のラインから活性化を開始すればよ
い。

【０１２５】以上説明したように本実施の形態４，５の
通電活性化装置によれば、計測時の配線の電圧降下の影
響を取り除いたことにより、活性化処理中における素子
電流を更に正確に検出することができ、全ての素子の電
子放出特性が均一化される。これにより、この電子源基
板を用いて輝度及び濃度のばらつきが少ない高品位な画
像表示装置が実現された。

【０１２６】尚、前述の実施の形態では、行配線に負の
電位、列配線に正の電位を印加する例で説明したが、本
発明はこれに限定されるものではなく、その逆でもよ
い。また、前述の実施の形態では、１行単位に活性化を
行なうように説明したが本発明はこれに限定されるもの
ではなく、例えば列単位に行なっても良い。

【０１２７】（実施の形態６）次に本発明の実施の形態
６の通電活性化装置について説明する。

【０１２８】図２０は本実施の形態６の通電活性化装置
の構成を示すブロック図で，前述の図面と共通する部分
は同じ番号で示し，その説明を省略する。

【０１２９】図中、ライン選択部１０２は、活性化ライ
ンを選択するための回路で、タイミング発生回路１１１
の指示に従って電子源１０１の行配線を順次選択し、そ
の選択した行配線に電源１０３の電圧を印加している。
電源１０３は電子源の行配線に印加する電圧を発生して
いる。１１０は画素電極駆動回路で、電子源１０１の列
配線の端子Ｄy1〜Ｄynに電源１１４で決定される変調信
号を印加する。画素電極駆動回路１１０からの駆動信号
は配線Ｓy1〜Ｓynを通り、電流検出部１０７を介して電
子源１０１の列配線端子Ｄy1〜Ｄynに印加される。この
電流検出部１０７は、各列配線に対応して設けられた検
出用抵抗Ｒs1〜Ｒsnと、これら抵抗の両端に発生する電
圧を計測する電流計を有している。これにより各列配線
を介して基板上の各素子に流れる素子電流Ｉfを検出
し、その検出したＩfデータを出力する。なお、検出用
抵抗Ｒs1〜Ｒsnの各抵抗値は素子電流Ｉfが流れること
による電圧降下により表面伝導型放出素子への印加電圧
が影響を受けないように十分小さな値にしている。

【０１３０】本実施の形態６においては、通電活性化の
進行状況を表面伝導型放出素子基板上の各素子の素子電
流を検出することで把握している。そして、制御部１０
４ａは通電活性化開始の指令と共に活性化を開始し、詳
細は後述するが、ライン活性化通電処理と個別活性化通
電処理を行う。この個別活性化通電処理の際、各素子に
対応して駆動の制御を行うために、Ｉf比較回路１１２
と記憶回路１１３を設けている。即ち、Ｉf比較回路１
１２は電流検出部１０７で検出したＩfデータを目標Ｉf
tと比較し、その検出されたＩfデータが目標値Ｉftに達
していた場合、個別活性化通電処理を終了する。記憶回
路１１３は、活性化の継続又は終了の情報を各素子番号
に対応して記憶している。さらに記憶回路１１３は、タ
イミング発生回路１１１の駆動タイミングに合せて、各
素子の駆動情報を画素電極駆動回路１１０に転送し、こ
れにより電子源１０１上の各素子は独立に通電活性化制
御される。

【０１３１】次に、図２１（ａ）を参照してライン選択
部１０２の構成を説明する。

【０１３２】このライン選択部１０２は、内部にｍ個の
スイッチング素子（ＳＷx1〜ＳＷxm）を備え、各スイッ
チング素子は電源１０３の出力電圧もしくは０［Ｖ］
（グランドレベル）のいずれか一方を選択して電子源１
０１の端子Ｄx1〜Ｄxmと電気的に接続するものである。
各スイッチング素子は、タイミング発生回路１１１が出
力する制御信号Ｔscanに基づいて動作している。実際に
は、例えばＦＥＴ、リレーのようなスイッチング素子を
組み合わせることにより容易に構成することが可能であ
る。図２１（ａ）においては、１行目（Ｓx1）のライン
が選択され、行配線Ｄx1にのみ電源１０３の出力電圧が
印加され、他のラインはグランドに接続されている。

【０１３３】図２１（ｂ）は、画素電極駆動回路１１０
の構成を示す回路図である。

【０１３４】この回路も、ライン選択部１０２と同様に
内部にｎ個のスイッチング素子（ＳＷy1〜ＳＷyn）を備
え、各スイッチング素子は電源１１４の出力電圧もしく
は０［Ｖ］（グランドレベル）のいずれか一方を選択し
て電子源１０１の列端子Ｄy1〜Ｄynと電気的に接続する
ものである。各スイッチング素子は、タイミング発生回
路１１１が出力する制御信号（ライン／個別駆動切り替
え信号）１２２と、記憶回路１１３の出力１２３とに基
づいて動作する。即ち、ライン／個別駆動切り替え信号
１２２がラインを選択している場合（ロウレベルのと
き）は、記憶回路１１３からの出力１２３の内容によら
ず、スイッチング素子はグランド電位を選択し、ライン
／個別駆動切り替え信号１２２が個別駆動を選択してい
る場合（ハイレベルのとき）は、記憶回路１１３の出力
１２３の内容に基づいて、各出力が独立に電源１１４の
出力電圧もしくは０［Ｖ］のいずれかを選択する。図２
１（ｂ）においては、１列目（Ｓy1）のライン以外が記
憶回路１１３の出力１２３で選択され、列配線端子Ｄy2
〜Ｄynに電源１１４の出力電圧が印加され、列端子Ｄy1
はグランドに接続されている。

【０１３５】引き続き本実施の形態６の装置を用いて、
電子源１０１を活性化する手順を図２２〜図２４を参照
して説明する。ここでの活性化処理は、電子源１０１の
全ての素子の素子電流が目標電流値Ｉftになるように行
うが、この時の目標電流値Ｉftは素子のばらつき、ある
いは必要とする電子放出量などに基づいて予め求められ
ている。本実施の形態６においては、最終的に電子源１
０１上の各素子からの素子電流を２ｍＡで一定になるよ
うに通電活性化処理を行った。

【０１３６】（ライン活性化通電処理：図２１（ａ））
制御部１０４ａが活性化開始の指令を受信すると、制御
部１０４ａは行単位の通電処理を行うために、タイミン
グ発生回路１１１、電源１０３，１１４を制御する。先
ず、列配線端子Ｄy1〜Ｄynをグランド電位にするよう
に、ライン／個別駆動切り替え信号１２２を「ライン」
側に設定する（ロウレベルにする）。一方、行配線端子
Ｄx1〜Ｄxmには、順次活性化電圧Ｖfをパルス状に印加
する（例えば、パルス幅１ミリ秒、パルス高１８Ｖ）。
これにより電子源１０１には、行方向単位に順次パルス
電圧が印加され、活性化が行配線単位で進行する。この
行配線単位の通電処理は複数ラインを同時に選択して行
った。例えば、図２２（ａ）においては、隣接する２ラ
インを同時に選択しながら、これを順次切り替えて通電
処理を行った。これにより、ラインを１本ずつ選択する
場合に比べて２倍の速度で電子源１０１の通電処理がで
きるようになった。このように同時に選択するライン数
を増やすことにより通電処理時間を短縮できるが、選択
するライン数を余り大きくすると、電子源１０１に印加
される印加電力が大きくなってしまう。また、活性化装
置を大型化する必要があったり、電子源１０１の発熱を
招き、素子の劣化を加速したり、基板の材質によっては
熱応力による破壊を招く可能性があった。

【０１３７】例えば、電子源１０１を前述した条件で通
電活性化し、各素子からの素子電流Ｉfが平均１ｍＡな
るまでライン通電を行うとする。この場合、電子源１０
１には最大 PACT＝１８[V]×１[mA]（列方向素子数）×M（同時ライ
ン選択数）の電力が印加される。従って、このPACTが電子源基板１
０１に印加できる最大許容電力以下になるようにＭ（同
時ライン選択数）を設定する。例えば、ｎ＝１０００、
ガラス基板を用いた場合、電子源１０１に印加できる最
大許容電力が４０Ｗであると見積もられた場合、Ｍ（同
時ライン選択数）＝２、つまり２ライン同時駆動が限界
となる。

【０１３８】図２３は、ライン活性化通電処理を行って
いる際のタイミングチャートを示している。

【０１３９】図２３において、（ａ）は、駆動行ライン
を切り替えるためにタイミング発生回路１１１が発生す
る水平同期信号（ＨＳＹＮＣ）である。このＨＳＹＮＣ
に同期してライン選択部１０２は選択する行配線を順次
切り替える。本実施の形態６では図２２（ａ）に示すよ
うに、同時に２ラインを選択して通電活性化を行った。
従って、図２３（ｂ）〜（ｇ）に示すように、同時に２
本の隣接する行配線が選択されて駆動される。一方、列
配線はグランド電位に保たれる（図２３（ｇ））。この
結果、電子源１０１上の素子はＶf＝１８［Ｖ］でライ
ン単位にパルス駆動されて活性化が進行する（図２３
（ｈ）乃至（ｊ））。なお、この時、電流検出部１０７
の出力は、同時に２選択素子を駆動した場合の素子電流
を検出することになる。

【０１４０】さらに、制御部１０４ａは、ライン活性化
の進行状況を検出するために、各素子の素子電流を計測
する。これが電流測定モードである。この時は、図２３
に示すように、１ラインずつ順次駆動を行い、各素子に
流れる素子電流を電流検出部１０６で検出する。

【０１４１】ライン活性化は、以下の条件のいずれかが
満たされた場合、次の個別活性化ステップに移行する。（１）素子の電流を検出して平均Ｉf値が１ｍＡに達し
た場合（最大投入電力限界より）（２）個別素子電流の最大値が２ｍＡに達した場合（最
終個別素子電流の目標値）（個別活性化通電処理：図２２（ｂ））制御部１０４ａ
がライン活性化処理の終了を判断すると、制御部１０４
ａは素子単位の通電処理を行うために、タイミング発生
回路１１１、電源１０３，１１４、Ｉf比較回路１１
２、記憶回路１１３を制御する。

【０１４２】このときの駆動の様子を図２２（ｂ）に示
す。ここでは制御部１０４ａは、行配線端子Ｄx1〜Ｄxm
に１本ずつ、順次活性化電圧Ｖfの半分の電圧（−Ｖf／
２）をパルス状で印加し、全ての行配線端子を駆動した
後、再び１番目のラインからの駆動を繰り返す（例え
ば、パルス幅１ミリ秒、パルス高９［Ｖ］）。一方、制
御部１０４ａは、列配線端子Ｄy1〜Ｄynの全ての端子に
対して、画素電極駆動回路１１０を介して電源１１４の
出力が印加されるように記憶回路１１３の内容を初期化
しておく。そして、電源１１４の出力電圧をやはり活性
化電圧Ｖfの半分の電圧（Ｖf／２）にしておく。これに
より、行配線が選択（活性化電圧Ｖfの半分の電圧（−
Ｖf／２）を印加）されたライン上の素子には、活性化
電圧としてＶf／２−（−Ｖf／２）＝Ｖfが印加され、
活性化が進行する。

【０１４３】このような個別活性化通電処理を行う場
合、制御部１０４ａは、各素子の活性化目標素子電流値
ＩftをＩf比較回路１１２に設定する。Ｉf比較回路１１
２は、目標電流値Ｉftと各素子から得られた素子電流Ｉ
fとを比較し、活性化の進行により各素子の素子電流Ｉf
が目標値Ｉftに達した場合、対応する素子の活性化を停
止するため、対応するアドレスの記憶回路１１３の内容
を書き換える。これにより対応する素子を駆動する場
合、画素電極駆動回路１１０の出力はグランド電位に設
定される。図２２（ｂ）では、２列目の素子の活性化が
終了して、その列配線はＧＮＤに接続されている。

【０１４４】このように、行及び列方向から電圧Ｖf／
２を印加することにより、各素子に活性化電圧Ｖfを印
加して活性化を行うが、ライン活性化通電処理と同様に
活性化の進行状況を検出するために、制御回路１０４ａ
は、各素子の素子電流を計測する。これが電流測定モー
ドである。この時は１ラインずつ駆動を行い、各素子に
流れる素子電流を電流検出部１０７で検出し、Ｉf比較
回路１１２に電流値データを伝える。

【０１４５】図２４は、個別活性化通電処理を行ってい
る際のタイミングチャートを示している。

【０１４６】図２４において、（ａ）は、駆動ラインを
切り替えるためにタイミング発生回路１１１が発生する
水平同期信号（ＨＳＹＮＣ）である。このＨＳＹＮＣに
同期してライン選択部１０２は選択する行を順次切り替
える。個別活性化通電処理時は１ラインずつ選択して通
電活性化を行った。

【０１４７】図２４（ｂ）〜（ｄ）に示すように、行配
線が１ラインずつ駆動される一方、列配線は記憶回路１
１３の出力１２３に従って駆動される。

【０１４８】記憶回路１１３は、タイミング回路１１１
のタイミングに合せて、対応する素子番号の活性化継続
／停止を制御し、この結果、画素電極駆動回路１１０に
より、各列配線端子Ｄy1〜Ｄynをグランド電位、あるい
は半選択電位Ｖf／２に設定される。これを図２４
（ｅ）〜（ｇ）で説明する。

【０１４９】ここでは列配線の１本として列配線Ｓy1出
力に注目する。（ｅ）は、列配線Ｓy1の出力で駆動され
る素子の番号を表している。（２，１）は、行配線Ｓx2
と列配線Ｓy1の交点に位置する素子番号を示している。
この列配線Ｓy1の出力で駆動される素子の番号（ｅ）は
ＨＳＹＮＣに同期し、駆動される行番号ともに変化す
る。この時、駆動素子番号は、記憶回路１１３のアドレ
ス線を生成し、記憶回路１１３からは、対応素子を活性
化するのか（オン）／活性化を停止するのか（オフ）を
示す駆動情報が出力される（ｆ）。この駆動情報により
画素電極駆動回路１１０は、対応する各列配線端子Ｄy1
〜Ｄynをグランド電位、或いは半選択電位Ｖf／２に設
定する（ｇ）。

【０１５０】図２４（ｉ）〜（ｊ）は、個別活性化を行
っている場合に、各素子に印加される駆動波形の例を示
しており、図２４（ｉ）は行配線Ｓx1と列配線Ｓy1の交
点に位置する素子（素子（１，１））の駆動波形を、図
２４（ｊ）は行配線Ｓx2と列配線Ｓy1の交点に位置する
素子（素子（２，１））の駆動波形を示している。図２
４（ｆ）のメモリ出力データで明らかなように、個別活
性化が進行している素子（１，１）には、活性化駆動電
圧Ｖfのパルス電圧が印加される。この時、素子（１，
１）と同じ列上の素子を駆動する場合は、ライン選択部
１０２から（−Ｖf／２）の電圧パルスが印加されるた
め、素子（１，１）には、半選択電圧Ｖf／２のパルス
が印加されるが、この電圧では活性化はほとんど進行し
ないため影響を受けない。素子の活性化が進み、素子電
流Ｉfが目標電流値Ｉftに達すると、メモリ出力はオフ
となる。素子（２，１）が、この活性化終了状態にある
とする。この場合、素子（２，１）を駆動する波形は、
半選択電圧Ｖf／２のパルスが印加されるのみとなり活
性化が進行しない。

【０１５１】活性化の進行により、個別素子電流が増加
する様子は前述の図７に示す通りである。尚、この実施
の形態６においても、前述したように、高抵抗化パルス
が印加して活性化処理が進行されている。

【０１５２】以上説明したように本実施の形態６の通電
活性化装置によれば、全ての素子の電子放出特性が均一
化される。これにより、この電子源１０１を用いて、輝
度及び濃度のばらつきが少ない高品位な画像を表示する
ことができた。

【０１５３】図４５は、前述の電子源の製造方法の全体
の流れを示すフローチャートである。

【０１５４】図において、ステップＳ５１で、素子基板
上に素子電極、導電性薄膜、行配線及び列配線を配置
し、これらをマトリクス状に配置接続する。そしてステ
ップＳ５２では、この素子基板を収容している容器内を
真空状態にし、これら導電性薄膜に対して順次通電を行
ってフォーミング処理を行い、電子放出部を形成する。
次にステップＳ５３に進み、各電子放出部に対して前述
した高抵抗化パルスを印加し、ステップＳ５４で前述し
た実施の形態１〜６のいずれかに該当する活性化処理を
行う。そしてステップＳ５５に進み、全ての電子放出部
に対する活性化処理が完了したかどうかを調べ、完了し
ていないときはステップＳ５６に進み、前述の所定周期
Ｔhrが経過したかどうかを調べ、経過していないときは
ステップＳ５４に進んで活性化処理を続行し、経過して
いるときはステップＳ５３に進んで、高抵抗化パルスを
印加してステップＳ５４に進む。こうして、基板上の全
ての電子放出部の活性化が終了すると、電子源の製造が
完了したことになる。

【０１５５】＜本実施の形態の表面伝導型放出素子の製
法及び用途説明＞図２５は、本実施の形態の表示パネル
１０００の外観斜視図であり、その内部構造を示すため
に表示パネル１０００の１部を切り欠いて示している。

【０１５６】図中、１００５はリアプレート、１００６
は側壁、１００７はフェースプレートであり、１００５
〜１００７により表示パネルの内部を真空に維持するた
めの気密容器を形成している。気密容器を組み立てるに
あたっては、各部材の接合部に十分な強度と気密性を保
持させるため封着する必要があるが、例えばフリットガ
ラスを接合部に塗布し、大気中あるいは窒素雰囲気中
で、４００℃〜５００℃で１０分以上焼成することによ
り封着を達成した。気密容器内部を真空に排気する方法
については後述する。

【０１５７】リアプレート１００５には、基板１００１
が固定されているが、この基板１００１上には表面伝導
型放出素子１００２がｎ×ｍ個形成されている（ここで
ｎ，ｍは２以上の正の整数であり、目的とする表示画素
数に応じて適宜設定される。例えば、高品位テレビジョ
ンの表示を目的とした表示装置においては、ｎ＝３００
０，ｍ＝１０００以上の数を設定することが望ましい。
本実施の形態においては、ｎ＝３０７２，ｍ＝１０２４
とした）。前記ｎ×ｍ個の表面伝導型放出素子１００２
は、ｍ本の行配線１００３とｎ本の列配線１００４によ
り単純マトリクス配線されている。前記１００１〜１０
０４によって構成される部分をマルチ電子源と呼ぶ。な
お、マルチ電子源の製造方法や構造については、後で詳
しく述べる。

【０１５８】本実施の形態においては、気密容器のリア
プレート１００５にマルチ電子源の基板１００１を固定
する構成としたが、マルチ電子源の基板１００１が十分
な強度を有するものである場合には、気密容器のリアプ
レートとしてマルチ電子源の基板１００１自体を用いて
もよい。

【０１５９】また、フェースプレート１００７の下面に
は、蛍光膜１００８が形成されている。本実施の形態の
表示パネル１０００はカラー表示用であるため、蛍光膜
１００８の部分にはＣＲＴの分野で用いられる赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体が塗り分
けられている。各色の蛍光体は、たとえば図２６（Ａ）
に示すようにストライプ状に塗り分けられ、各色の蛍光
体のストライプの間には黒色の導電体１０１０が設けて
ある。この黒色の導電体１０１０を設ける目的は、電子
の照射位置に多少のずれがあっても表示色にずれが生じ
ないようにするためや、外光の反射を防止して表示コン
トラストの低下を防ぐため、更には電子による蛍光膜の
チャージアップを防止するためなどである。黒色の導電
体１０１０には、黒鉛を主成分として用いたが、上記の
目的に適するものであればこれ以外の材料を用いても良
い。

【０１６０】また、３原色の蛍光体の塗り分け方は図２
６（Ａ）に示したストライプ状の配列に限られるもので
はなく、たとえば図２６（Ｂ）に示すようなデルタ状配
列や、それ以外の配列であってもよい。なお、モノクロ
ームの表示パネルを作成する場合には、単色の蛍光体材
料を蛍光膜１００８に用いればよく、また黒色導電材料
は必ずしも用いなくともよい。

【０１６１】また、蛍光膜１００８のリアプレート側の
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。このメタルバック１００９を設けた目的
は、蛍光膜１００８が発する光の一部を鏡面反射して光
利用率を向上させるため、負イオンの衝突から蛍光膜１
００８を保護するため、電子加速電圧を印加するための
電極として作用させるため、蛍光膜１００８を励起した
電子の導電路として作用させるためなどである。このメ
タルバック１００９は、蛍光膜１００８をフェースプレ
ート基板１００７上に形成した後、蛍光膜表面を平滑化
処理し、その上にアルミニウムを真空蒸着する方法によ
り形成した。なお、蛍光膜１００８に低電圧用の蛍光体
材料を用いた場合には、メタルバック１００９は用いな
い。

【０１６２】また、本実施の形態では用いなかったが、
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板１００７と蛍光膜１００８との間
に、例えばＩＴＯを材料とする透明電極を設けてもよ
い。

【０１６３】また、Ｄx1〜ＤxmおよびＤy1〜Ｄynおよび
Ｈｖは、当該表示パネル１０００と不図示の電気回路と
を電気的に接続するために設けた気密構造の電気接続用
端子である。Ｄx1〜Ｄxmはマルチ電子源の行配線１００
３と、Ｄy1〜Ｄynはマルチ電子源の列配線１００４と、
Ｈｖはフェースプレートのメタルバック１００９とそれ
ぞれ電気的に接続している。

【０１６４】また、気密容器内部を真空に排気するに
は、気密容器を組み立てた後、不図示の排気管と真空ポ
ンプとを接続し、気密容器内を１０のマイナス７乗［to
rr］程度の真空度まで排気する。その後、排気管を封止
するが、気密容器内の真空度を維持するために、封止の
直前あるいは封止後に気密容器内の所定の位置にゲッタ
ー膜（不図示）を形成する。ゲッター膜とは、たとえば
Ｂａを主成分とするゲッター材料をヒータもしくは高周
波加熱により加熱し蒸着して形成した膜であり、該ゲッ
ター膜の吸着作用により気密容器内は１×１０マイナス
５乗ないしは１×１０マイナス７乗［torr］の真空度に
維持される。

【０１６５】以上、本発明の実施の形態の表示パネル１
０００の基本構成と製法を説明した。

【０１６６】次に、この実施の形態の表示パネル１００
０に用いたマルチ電子源の製造方法について説明する。
本実施の形態の画像表示装置に用いるマルチ電子源は、
表面伝導型放出素子を単純マトリクス配線した電子源で
あれば、表面伝導型放出素子の材料や形状あるいは製法
に制限はない。しかしながら、本願発明者らは、表面伝
導型放出素子の中では、電子放出部もしくはその周辺部
を微粒子膜から形成したものが電子放出特性に優れ、し
かも製造が容易に行えることを見出している。したがっ
て、高輝度で大画面の画像表示装置のマルチ電子源に用
いるには、最も好適であると言える。そこで、上記実施
の形態の表示パネルにおいては、電子放出部もしくはそ
の周辺部を微粒子膜から形成した表面伝導型放出素子を
用いた。そこで、まず好適な表面伝導型放出素子につい
て基本的な構成と製法および特性を説明し、その後で多
数の素子を単純マトリクス配線したマルチ電子源の構造
について述べる。

【０１６７】（表面伝導型放出素子の好適な素子構成と
製法）電子放出部もしくはその周辺部を微粒子膜から形
成する表面伝導型放出素子の代表的な構成には、平面型
と垂直型の２種類があげられる。

【０１６８】（平面型の表面伝導型放出素子）まず最初
に、平面型の表面伝導型放出素子の素子構成と製法につ
いて説明する。図２７に示すのは、平面型の表面伝導型
放出素子の構成を説明するための平面図（Ａ）および断
面図（Ｂ）である。図中、１１０１は基板、１１０２と
１１０３は素子電極、１１０４は導電性薄膜、１１０５
は通電フォーミング処理により形成した電子放出部、１
１１３は通電活性化処理により形成した薄膜である。

【０１６９】基板１１０１としては、たとえば、石英ガ
ラスや青板ガラスをはじめとする各種ガラス基板や、ア
ルミナをはじめとする各種セラミクス基板、あるいは上
述の各種基板上に、例えばＳｉＯ2を材料とする絶縁層
を積層した基板などを用いることができる。

【０１７０】また、基板１１０１上に基板面と平行に対
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。たとえば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、あるいはこれらの金属の合
金、あるいはＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸
化物、ポリシリコンなどの半導体、などの中から適宜材
料を選択して用いればよい。電極を形成するには、たと
えば真空蒸着などの製膜技術とフォトリソグラフィ、エ
ッチングなどのパターニング技術を組み合わせて用いれ
ば容易に形成できるが、それ以外の方法（たとえば印刷
技術）を用いて形成してもさしつかえない。

【０１７１】素子電極１１０２と１１０３の形状は、当
該電子放出素子の応用目的に合わせて適宜設計される。
一般的には、電極間隔Ｌは通常は数百オングストローム
から数百マイクロメータの範囲から適当な数値を選んで
設計されるが、なかでも表示装置に応用するために好ま
しいのは数マイクロメータより数十マイクロメータの範
囲である。また、素子電極の厚さｄについては、通常は
数百オングストロームから数マイクロメータの範囲から
適当な数値が選ばれる。

【０１７２】また、導電性薄膜１１０４の部分には微粒
子膜を用いる。ここで述べた微粒子膜とは、構成要素と
して多数の微粒子を含んだ膜（島状の集合体も含む）の
ことをさす。微粒子膜を微視的に調べれば、通常は、個
々の微粒子が離間して配置された構造か、あるいは微粒
子が互いに隣接した構造か、あるいは微粒子が互いに重
なり合った構造が観測される。

【０１７３】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲のものである。
また、微粒子膜の膜厚は、以下に述べるような諸条件を
考慮して適宜設定される。即ち、素子電極１１０２或は
１１０３と電気的に良好に接続するのに必要な条件、後
述する通電フォーミングを良好に行うのに必要な条件、
微粒子膜自身の電気抵抗を後述する適宜の値にするため
に必要な条件、などである。具体的には、数オングスト
ロームから数千オングストロームの範囲のなかで設定す
るが、なかでも好ましいのは１０オングストロームから
５００オングストロームの間である。

【０１７４】また、微粒子膜を形成するのに用いられう
る材料としては、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，
Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂなどをはじめとする金属や、ＰｄＯ，Ｓｎ
Ｏ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3などをはじめとする
酸化物や、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ
4，ＧｄＢ4などをはじめとする硼化物や、ＴｉＣ，Ｚｒ
Ｃ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどをはじめとする
炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などをはじめとす
る窒化物や、Ｓｉ，Ｇｅ，などをはじめとする半導体
や、カーボン、などがあげられ、これらの中から適宜選
択される。

【０１７５】以上述べたように、導電性薄膜１１０４を
微粒子膜で形成したが、そのシート抵抗値については、
１０の３乗から１０の７乗［オーム／□］の範囲に含ま
れるよう設定した。

【０１７６】なお、導電性薄膜１１０４と素子電極１１
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図２７の例においては、
下から、基板、素子電極、導電性薄膜の順序で積層した
が、場合によっては下から基板、導電性薄膜、素子電
極、の順序で積層してもさしつかえない。

【０１７７】また、電子放出部１１０５は、導電性薄膜
１１０４の一部に形成された亀裂状の部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。この亀裂は、導電性薄膜１１０４に対して、後述す
る通電フォーミングの処理を行うことにより形成する。
亀裂内には、数オングストロームから数百オングストロ
ームの粒径の微粒子を配置する場合がある。なお、実際
の電子放出部の位置や形状を精密かつ正確に図示するの
は困難なため、図２７においては模式的に示した。

【０１７８】また、薄膜１１１３は、炭素もしくは炭素
化合物よりなる薄膜で、電子放出部１１０５およびその
近傍を被覆している。薄膜１１１３は、通電フォーミン
グ処理後に、後述する通電活性化の処理を行うことによ
り形成する。

【０１７９】薄膜１１１３は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのがさらに好ましい。なお、実際の薄膜１１１３
の位置や形状を精密に図示するのは困難なため、図２７
においては模式的に示した。また、平面図（Ａ）におい
ては、薄膜１１１３の一部を除去した素子を図示した。

【０１８０】以上、好ましい素子の基本構成を述べた
が、実施の形態においては以下のような素子を用いた。
すなわち、基板１１０１には青板ガラスを用い、素子電
極１１０２と１１０３にはＮｉ薄膜を用いた。素子電極
の厚さｄは１０００［オングストローム］、電極間隔Ｌ
は２［マイクロメータ］とした。

【０１８１】微粒子膜の主要材料としてＰｄもしくはＰ
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。

【０１８２】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。図２８（ａ）〜（ｄ）
は、表面伝導型放出素子の製造工程を説明するための断
面図で、各部材の表記は前記図２７と同一である。

【０１８３】（１）まず、図２７（ａ）に示すように、
基板１１０１上に素子電極１１０２および１１０３を形
成する。これら電極を形成するにあたっては、予め基板
１１０１を洗剤、純水、有機溶剤を用いて十分に洗浄
後、素子電極の材料を堆積させる（堆積する方法として
は、たとえば、蒸着法やスパッタ法などの真空成膜技術
を用ればよい）。その後、堆積した電極材料を、フォト
リソグラフィー・エッチング技術を用いてパターニング
し、（ａ）に示した一対の素子電極（１１０２と１１０
３）を形成する。

【０１８４】（２）次に、同図（ｂ）に示すように、導
電性薄膜１１０４を形成する。この導電性薄膜１１０４
を形成するにあたっては、まず前記（ａ）の基板に有機
金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜
を成膜した後、フォトリソグラフィー・エッチングによ
り所定の形状にパターニングする。ここで、有機金属溶
液とは、導電性薄膜に用いる微粒子の材料を主要元素と
する有機金属化合物の溶液である（具体的には、本実施
の形態では主要元素としてＰｄを用いた。また、実施の
形態では塗布方法として、ディッピング法を用いたが、
それ以外のたとえばスピンナー法やスプレー法を用いて
もよい）。

【０１８５】また、微粒子膜で作られる導電性薄膜の成
膜方法としては、本実施の形態で用いた有機金属溶液の
塗布による方法以外の、たとえば真空蒸着法やスパッタ
法、あるいは化学的気相堆積法などを用いる場合もあ
る。

【０１８６】（３）次に、同図（ｃ）に示すように、フ
ォーミング用電源１１１０から素子電極１１０２と１１
０３の間に適宜の電圧を印加し、通電フォーミング処理
を行って、電子放出部１１０５を形成する。

【０１８７】この通電フォーミング処理とは、微粒子膜
で作られた導電性薄膜１１０４に通電を行って、その一
部を適宜に破壊、変形、もしくは変質せしめ、電子放出
を行うのに好適な構造に変化させる処理のことである。
微粒子膜で作られた導電性薄膜のうち電子放出を行うの
に好適な構造に変化した部分（即ち、電子放出部１１０
５）においては、薄膜に適当な亀裂が形成されている。
なお、電子放出部１１０５が形成される前と比較する
と、形成された後は素子電極１１０２と１１０３の間で
計測される電気抵抗は大幅に増加する。

【０１８８】通電方法をより詳しく説明するために、図
２９に、フォーミング用電源１１１０から印加する適宜
の電圧波形の一例を示す。微粒子膜で作られた導電性薄
膜をフォーミングする場合には、パルス状の電圧が好ま
しく、本実施の形態の場合には同図に示したようにパル
ス幅Ｔ１の三角波パルスをパルス間隔Ｔ２で連続的に印
加した。その際には、三角波パルスの波高値Ｖｐｆを、
順次昇圧した。また、電子放出部１１０５の形成状況を
モニタするためのモニタパルスＰｍを適宜の間隔で三角
波パルスの間に挿入し、その際に流れる電流を電流計１
１１１で計測した。

【０１８９】実施の形態においては、例えば１０のマイ
ナス５乗［torr］程度の真空雰囲気下において、例えば
パルス幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０
［ミリ秒］とし、波高値Ｖｐｆを１パルスごとに０．１
［Ｖ］ずつ昇圧した。そして、三角波を５パルス印加す
るたびに１回の割りで、モニタパルスＰｍを挿入した。
フォーミング処理に悪影響を及ぼすことがないように、
モニタパルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。
そして、素子電極１１０２と１１０３の間の電気抵抗が
１×１０の６乗［オーム］になった段階、すなわちモニ
タパルス印加時に電流計１１１１で計測される電流が１
×１０のマイナス７乗［Ａ］以下になった段階で、フォ
ーミング処理にかかわる通電を終了した。

【０１９０】なお、上記の方法は、本実施の形態の表面
伝導型放出素子に関する好ましい方法であり、例えば微
粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面
伝導型放出素子の設計を変更した場合には、それに応じ
て通電の条件を適宜変更するのが望ましい。

【０１９１】（４）次に、前述した方法により通電活性
化処理を行って、電子放出特性の改善を行う。この通電
活性化処理とは、前記通電フォーミング処理により形成
された電子放出部１１０５に適宜の条件で通電を行っ
て、その近傍に炭素もしくは炭素化合物を堆積せしめる
処理のことである。（図においては、炭素もしくは炭素
化合物よりなる堆積物を部材１１１３として模式的に示
した）。なお、通電活性化処理を行うことにより、行う
前と比較して、同じ印加電圧における放出電流を典型的
には１００倍以上に増加させることができる。

【０１９２】具体的には、１０のマイナス４乗ないし１
０のマイナス５乗［torr］の範囲内の真空雰囲気中で、
電圧パルスを定期的に印加することにより、真空雰囲気
中に存在する有機化合物を起源とする炭素もしくは炭素
化合物を堆積させる。堆積物１１１３は、単結晶グラフ
ァイト、多結晶グラファイト、非晶質カーボン、のいず
れかか、もしくはその混合物であり、膜厚は５００［オ
ングストローム］以下、より好ましくは３００［オング
ストローム］以下である。

【０１９３】以上のようにして、図２８（ｄ）に示す平
面型の表面伝導型放出素子を製造した。

【０１９４】（垂直型の表面伝導型放出素子）次に、電
子放出部もしくはその周辺を微粒子膜から形成した表面
伝導型放出素子のもうひとつの代表的な構成、すなわち
垂直型の表面伝導型放出素子の構成について説明する。

【０１９５】図３０は、本実施の形態の垂直型の基本構
成を説明するための模式的な断面図であり、図中の１２
０１は基板、１２０２と１２０３は素子電極、１２０６
は段差形成部材、１２０４は微粒子膜を用いた導電性薄
膜、１２０５は通電フォーミング処理により形成した電
子放出部、１２１３は通電活性化処理により形成した薄
膜、である。

【０１９６】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。し
たがって、前記図２７の平面型における素子電極間隔Ｌ
は、垂直型においては段差形成部材１２０６の段差高Ｌ
ｓとして設定される。なお、基板１２０１、素子電極１
２０２および１２０３、微粒子膜を用いた導電性薄膜１
２０４、については、前記平面型の説明中に列挙した材
料を同様に用いることが可能である。また、段差形成部
材１２０６には、たとえばＳｉＯ2 のような電気的に絶
縁性の材料を用いる。

【０１９７】次に、垂直型の表面伝導型放出素子の製法
について説明する。図３１（ａ）〜（ｆ）は、製造工程
を説明するための断面図で、各部材の表記は前記図３０
と同一である。

【０１９８】（１）まず、図３１（ａ）に示すように、
基板１２０１上に素子電極１２０３を形成する。

【０１９９】（２）次に、同図（ｂ）に示すように、段
差形成部材を形成するための絶縁層を積層する。絶縁層
は、たとえばＳｉＯ2 をスパッタ法で積層すればよい
が、たとえば真空蒸着法や印刷法などの他の成膜方法を
用いてもよい。

【０２００】３）次に、同図（ｃ）に示すように、絶縁
層の上に素子電極１２０２を形成する。

【０２０１】４）次に、同図（ｄ）に示すように、絶縁
層の一部を、たとえばエッチング法を用いて除去し、素
子電極１２０３を露出させる。

【０２０２】５）次に、同図（ｅ）に示すように、微粒
子膜を用いた導電性薄膜１２０４を形成する。形成する
には、前記平面型の場合と同じく、たとえば塗布法など
の成膜技術を用いればよい。

【０２０３】６）次に、前記平面型の場合と同じく、通
電フォーミング処理を行い、電子放出部を形成する（図
２８（ｃ）を用いて説明した平面型の通電フォーミング
処理と同様の処理を行えばよい）。

【０２０４】（７）次に、前記平面型の場合と同じく、
通電活性化処理を行い、電子放出部近傍に炭素もしくは
炭素化合物を堆積させる（前述した通電活性化処理と同
様の処理を行えばよい）。

【０２０５】以上のようにして、図３１（ｆ）に示す垂
直型の表面伝導型放出素子を製造した。

【０２０６】（表示装置に用いた表面伝導型放出素子の
特性）以上、平面型と垂直型の表面伝導型放出素子につ
いて素子構成と製法を説明したが、次に表示装置に用い
た素子の特性について述べる。

【０２０７】図３２に、本実施の形態の表示装置に用い
た素子の（放出電流Ｉe）対（素子印加電圧Ｖf）特性、
および（素子電流Ｉf）対（素子印加電圧Ｖf）特性の典
型的な例を示す。なお、放出電流Ｉeは素子電流Ｉfに比
べて著しく小さく、同一尺度で図示するのが困難である
うえ、これらの特性は素子の大きさや形状等の設計パラ
メータを変更することにより変化するものであるため、
２本のグラフは各々任意単位で図示した。

【０２０８】表示装置に用いた素子は、放出電流Ｉeに
関して以下に述べる３つの特性を有している。

【０２０９】第一に、ある電圧（これを閾値電圧Ｖthと
呼ぶ）以上の大きさの電圧を素子に印加すると急激に放
出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電
圧では放出電流Ｉeはほとんど検出されない。すなわ
ち、放出電流Ｉeに関して、明確な閾値電圧Ｖthを持っ
た非線形素子である。

【０２１０】第二に、放出電流Ｉeは素子に印加する電
圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉe
の大きさを制御できる。

【０２１１】第三に、素子に印加する電圧Ｖfに対して
素子から放出される電流Ｉeの応答速度が速いため、電
圧Ｖfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。

【０２１２】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。た
とえば多数の素子を表示画面の画素に対応して設けた表
示装置において、第一の特性を利用すれば、表示画面を
順次走査して表示を行うことが可能である。すなわち、
駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖth
以上の電圧を適宜印加し、非選択状態の素子には閾値電
圧Ｖth未満の電圧を印加する。駆動する素子を順次切り
替えてゆくことにより、表示画面を順次走査して表示を
行うことが可能である。

【０２１３】また、第二の特性かまたは第三の特性を利
用することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。

【０２１４】（多数素子を単純マトリクス配線したマル
チ電子源の構造）次に、上述の表面伝導型放出素子を基
板上に配列して単純マトリクス配線したマルチ電子源の
構造について述べる。

【０２１５】図３３に示すのは、前記図２５の表示パネ
ル１０００に用いたマルチ電子源の平面図である。基板
１００１上には、前記図２７で示したものと同様な表面
伝導型放出素子が配列され、これらの素子は行配線電極
１００３と列配線電極１００４により単純マトリクス状
に配線されている。行配線電極１００３と列配線電極１
００４の交差する部分には、電極間に絶縁層（不図示）
が形成されており、電気的な絶縁が保たれている。

【０２１６】図３３のＡ−Ａ’に沿った断面を図３４に
示す。

【０２１７】なお、このような構造のマルチ電子源は、
あらかじめ基板上に行配線電極１００３、列配線電極１
００４、電極間絶縁層（不図示）、および表面伝導型放
出素子の素子電極と導電性薄膜を形成した後、行配線電
極１００３および列配線電極１００４を介して各素子に
給電して通電フォーミング処理と通電活性化処理を行う
ことにより製造した。

【０２１８】図３５は、前記説明の表面伝導型放出素子
を電子源として用いたディスプレイパネルに、例えばテ
レビジョン放送をはじめとする種々の画像情報源より提
供される画像情報を表示できるように構成した多機能表
示装置の一例を示すための図である。図中、１０００は
前述したディスプレイパネル、２１０１はディスプレイ
パネルの駆動回路、２１０２はディスプレイコントロー
ラ、２１０３はマルチプレクサ、２１０４はデコーダ、
２１０５は入出力インターフェース回路、２１０６はＣ
ＰＵ、２１０７は画像生成回路、２１０８および２１０
９および２１１０は画像メモリインターフェース回路、
２１１１は画像入力インターフェース回路、２１１２お
よび２１１３はＴＶ信号受信回路、２１１４は入力部で
ある。

【０２１９】（なお、本表示装置は、例えばテレビジョ
ン信号のように映像情報と音声情報の両方を含む信号を
受信する場合には、当然映像の表示と同時に音声を再生
するものであるが、本発明の特徴と直接関係しない音声
情報の受信，分離，再生，処理，記憶などに関する回路
やスピーカなどについては説明を省略する。）以下、画
像信号の流れに沿って各部の機能を説明してゆく。

【０２２０】まず、ＴＶ信号受信回路２１１３は、例え
ば電波や空間光通信などのような無線伝送系を用いて伝
送されるＴＶ画像信号を受信するための回路である。受
信するＴＶ信号の方式は特に限られるものではなく、例
えば、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式など
の諸方式でもよい。また、これらよりさらに多数の走査
線よりなるＴＶ信号（例えばＭＵＳＥ方式をはじめとす
るいわゆる高品位ＴＶ）は、大面積化や大画素数化に適
した前記ディスプレイパネルの利点を生かすのに好適な
信号源である。ＴＶ信号受信回路２１１３で受信された
ＴＶ信号は、デコーダ２１０４に出力される。

【０２２１】また、ＴＶ信号受信回路２１１２は、例え
ば同軸ケーブルや光ファイバーなどのような有線伝送系
を用いて伝送されるＴＶ画像信号を受信するための回路
である。前記ＴＶ信号受信回路２１１３と同様に、受信
するＴＶ信号の方式は特に限られるものではなく、また
本回路で受信されたＴＶ信号もデコーダ２１０４に出力
される。

【０２２２】また、画像入力インターフェース回路２１
１１は、例えばＴＶカメラや画像読み取りスキャナなど
の画像入力装置から供給される画像信号を取り込むため
の回路で、取り込まれた画像信号はデコーダ２１０４に
出力される。

【０２２３】また、画像メモリインターフェース回路２
１１０は、ビデオテープレコーダ（以下ＶＴＲと略す）
に記憶されている画像信号を取り込むための回路で、取
り込まれた画像信号はデコーダ２１０４に出力される。

【０２２４】また、画像メモリインターフェース回路２
１０９は、ビデオディスクに記憶されている画像信号を
取り込むための回路で、取り込まれた画像信号はデコー
ダ２１０４に出力される。

【０２２５】また、画像メモリインターフェース回路２
１０８は、いわゆる静止画ディスクのように、静止画像
データを記憶している装置から画像信号を取り込むため
の回路で、取り込まれた静止画像データはデコーダ２１
０４に出力される。

【０２２６】また、入出力インターフェース回路２１０
５は、本表示装置と、外部のコンピュータもしくはコン
ピュータネットワークもしくはプリンタなどの出力装置
とを接続するための回路である。画像データや文字デー
タ・図形情報の入出力を行うのはもちろんのこと、場合
によっては本表示装置の備えるＣＰＵ２１０６と外部と
の間で制御信号や数値データの入出力などを行うことも
可能である。

【０２２７】また、画像生成回路２１０７は、前記入出
力インターフェース回路２１０５を介して外部から入力
される画像データや文字・図形情報や、あるいはＣＰＵ
２１０６より出力される画像データや文字・図形情報に
基づき表示用画像データを生成するための回路である。
本回路の内部には、例えば画像データや文字・図形情報
を蓄積するための書き換え可能メモリや、文字コードに
対応する画像パターンが記憶されている読みだし専用メ
モリや、画像処理を行うためのプロセッサなどをはじめ
として画像の生成に必要な回路が組み込まれている。本
回路により生成された表示用画像データは、デコーダ２
１０４に出力されるが、場合によっては前記入出力イン
ターフェース回路２１０５を介して外部のコンピュータ
ネットワークやプリンタ入出力することも可能である。

【０２２８】また、ＣＰＵ２１０６は、主として本表示
装置の動作制御や、表示画像の生成や選択や編集に関わ
る作業を行う。

【０２２９】例えば、マルチプレクサ２１０３に制御信
号を出力し、ディスプレイパネルに表示する画像信号を
適宜選択したり組み合わせたりする。また、その際には
表示する画像信号に応じてディスプレイパネルコントロ
ーラ２１０２に対して制御信号を発生し、画面表示周波
数や走査方法（例えばインターレースかノンインターレ
ースか）や一画面の走査線の数など表示装置の動作を適
宜制御する。

【０２３０】また、前記画像生成回路２１０７に対して
画像データや文字・図形情報を直接出力したり、あるい
は前記入出力インターフェース回路２１０５を介して外
部のコンピュータやメモリをアクセスして画像データや
文字・図形情報を入力する。

【０２３１】なお、ＣＰＵ２１０６は、むろんこれ以外
の目的の作業にも関わるものであっても良い。例えば、
パーソナルコンピュータやワードプロセッサなどのよう
に、情報を生成したり処理する機能に直接関わっても良
い。

【０２３２】あるいは、前述したように入出力インター
フェース回路２１０５を介して外部のコンピュータネッ
トワークと接続し、例えば数値計算などの作業を外部機
器と協同して行っても良い。

【０２３３】また、入力部２１１４は、前記ＣＰＵ２１
０６に使用者が命令やプログラム、あるいはデータなど
を入力するためのものであり、例えばキーボードやマウ
スのほか、ジョイスティック，バーコードリーダー，音
声認識装置など多様な入力機器を用いる事が可能であ
る。

【０２３４】また、デコーダ２１０４は、前記２１０７
ないし２１１３より入力される種々の画像信号を３原色
信号、または輝度信号とＩ信号，Ｑ信号に逆変換するた
めの回路である。なお、同図中に点線で示すように、デ
コーダ２１０４は内部に画像メモリを備えるのが望まし
い。これは、例えばＭＵＳＥ方式をはじめとして、逆変
換するに際して画像メモリを必要とするようなテレビ信
号を扱うためである。また、画像メモリを備えることに
より、静止画の表示が容易になる、あるいは前記画像生
成回路２１０７およびＣＰＵ２１０６と協同して画像の
間引き，補間，拡大，縮小，合成をはじめとする画像処
理や編集が容易に行えるようになるという利点が生まれ
るからである。

【０２３５】また、マルチプレクサ２１０３は、前記Ｃ
ＰＵ２１０６より入力される制御信号に基づき表示画像
を適宜選択するものである。すなわち、マルチプレクサ
２１０３はデコーダ２１０４から入力される逆変換され
た画像信号のうちから所望の画像信号を選択して駆動回
路２１０１に出力する。その場合には、一画面表示時間
内で画像信号を切り替えて選択することにより、いわゆ
る多画面テレビのように、一画面を複数の領域に分けて
領域によって異なる画像を表示することも可能である。

【０２３６】また、ディスプレイパネルコントローラ２
１０２は、前記ＣＰＵ２１０６より入力される制御信号
に基づき駆動回路２１０１の動作を制御するための回路
である。

【０２３７】まず、ディスプレイパネルの基本的な動作
にかかわるものとして、例えばディスプレイパネルの駆
動用電源（図示せず）の動作シーケンスを制御するため
の信号を駆動回路２１０１に対して出力する。また、デ
ィスプレイパネルの駆動方法に関わるものとして、例え
ば画面表示周波数や走査方法（例えばインターレースか
ノンインターレースか）を制御するための信号を駆動回
路２１０１に対して出力する。

【０２３８】また、場合によっては表示画像の輝度やコ
ントラストや色調やシャープネスといった画質の調整に
関わる制御信号を駆動回路２１０１に対して出力する場
合もある。

【０２３９】また、駆動回路２１０１は、ディスプレイ
パネル１０００に印加する駆動信号を発生するための回
路であり、前記マルチプレクサ２１０３から入力される
画像信号と、前記ディスプレイパネルコントローラ２１
０２より入力される制御信号に基づいて動作するもので
ある。

【０２４０】以上、各部の機能を説明したが、図３５に
例示した構成により、本表示装置においては多様な画像
情報源より入力される画像情報をディスプレイパネル１
０００に表示する事が可能である。すなわち、テレビジ
ョン放送をはじめとする各種の画像信号はデコーダ２１
０４において逆変換された後、マルチプレクサ２１０３
において適宜選択され、駆動回路２１０１に入力され
る。一方、ディスプレイコントローラ２１０２は、表示
する画像信号に応じて駆動回路２１０１の動作を制御す
るための制御信号を発生する。駆動回路２１０１は、上
記画像信号と制御信号に基づいてディスプレイパネル１
０００に駆動信号を印加する。これにより、ディスプレ
イパネル１０００において画像が表示される。これらの
一連の動作は、ＣＰＵ２１０６により統括的に制御され
る。

【０２４１】また、本表示装置においては、前記デコー
ダ２１０４に内蔵する画像メモリや、画像生成回路２１
０７およびＣＰＵ２１０６が関与することにより、単に
複数の画像情報の中から選択したものを表示するだけで
なく、表示する画像情報に対して、例えば拡大，縮小，
回転，移動，エッジ強調，間引き，補間，色変換，画像
の縦横比変換などをはじめとする画像処理や、合成，消
去，接続，入れ換え，はめ込みなどをはじめとする画像
編集を行う事も可能である。また、本実施の形態の説明
では特に触れなかったが、上記画像処理や画像編集と同
様に、音声情報に関しても処理や編集を行うための専用
回路を設けても良い。

【０２４２】したがって、本表示装置は、テレビジョン
放送の表示機器，テレビ会議の端末機器，静止画像およ
び動画像を扱う画像編集機器，コンピュータの端末機
器，ワードプロセッサをはじめとする事務用端末機器，
ゲーム機などの機能を一台で兼ね備える事が可能で、産
業用あるいは民生用として極めて応用範囲が広い。

【０２４３】なお、上記図３５は、表面伝導型放出素子
を電子源とするディスプレイパネルを用いた表示装置の
構成の一例を示したにすぎず、これのみに限定されるも
のではない事は言うまでもない。例えば、図３５の構成
要素のうち使用目的上必要のない機能に関わる回路は省
いても差し支えない。またこれとは逆に、使用目的によ
ってはさらに構成要素を追加しても良い。例えば、本表
示装置をテレビ電話機として応用する場合には、テレビ
カメラ，音声マイク，照明機，モデムを含む送受信回路
などを構成要素に追加するのが好適である。

【０２４４】本表示装置においては、とりわけ表面伝導
型放出素子を電子源とするディスプレイパネルが容易に
薄形化できるため、表示装置全体の奥行きを小さくする
ことが可能である。それに加えて、表面伝導型放出素子
を電子源とするディスプレイパネルは大画面化が容易で
輝度が高く視野角特性にも優れるため、本表示装置は臨
場感あふれ迫力に富んだ画像を視認性良く表示する事が
可能である。

【０２４５】

【発明の効果】以上説明したように本発明によれば、無
効電流を減少させるとともに、所定の素子を活性化でき
るという効果がある。

【０２４６】また本発明によれば、素子毎の活性化を制
御し、更に各配線の電位の与え方を全電流が最小になる
ようにすることによって、より均一な放出特性を持つ電
子源を提供できる。

【０２４７】また本発明によれば、選択された行配線に
接続された素子のうち、活性化が終了した素子の数に応
じて非選択の行配線に印加する電圧を制御することによ
り、無効電流を抑えて素子の特性を均一にすることがで
きる。

【０２４８】また本発明によれば、行或いは列単位に段
階的に活性化を行うことにより、活性化に要する時間を
短縮できる。

【０２４９】更に本発明によれば、最初はライン単位で
活性化を行い、その後、各素子単位で活性化処理を行う
ことにより、活性化に要する時間を短縮できるという効
果がある。

【０２５０】

【図面の簡単な説明】

【図１】本発明の実施の形態１の通電活性化装置の構成
を示すブロック図である。

【図２】本実施の形態のライン選択部及び画素選択部の
構成を示す回路図である。

【図３】本実施の形態の電流検出部の構成を示す回路図
である。

【図４】本実施の形態における活性化電圧波形を示す図
である。

【図５】本実施の形態に係る高抵抗化パルス波形を示す
図である。

【図６】個別素子電流の測定を説明するための図であ
る。

【図７】個別素子の活性化終了時間を説明する図であ
る。

【図８】本実施の形態１における行及び列配線への電圧
印加を説明するための図である。

【図９】本実施の形態１における制御部の処理を示すフ
ローチャートである。

【図１０】本実施の形態２における行配線の切り替えタ
イミングを説明するための図である。

【図１１】本実施の形態２における活性化処理を説明す
るための図である。

【図１２】本実施の形態２における活性化のための電圧
波形を示す図である。

【図１３】本実施の形態４の課題を説明するための図で
ある。

【図１４】本実施の形態４のモニタパルスの印加を説明
するための図である。

【図１５】本実施の形態４における制御部の処理を示す
フローチャートである。

【図１６】本実施の形態５の通電活性化装置の一例を示
すブロック図である。

【図１７】本実施の形態５における列配線の切り替えタ
イミングを説明するための図である。

【図１８】本実施の形態５における処理を示すフローチ
ャートである。

【図１９】本実施の形態５における電流モニタ処理を示
すフローチャートである。

【図２０】本実施の形態６の通電活性化装置の一例を示
すブロック図である。

【図２１】本実施の形態６のライン選択部及び画素電極
駆動回路の構成を示す回路図である。

【図２２】本実施の形態６のライン活性化通電処理と個
別活性化通電処理を説明する図である。

【図２３】本実施の形態６のライン活性化通電処理を説
明するためのタイミング図である。

【図２４】本実施の形態６の個別活性化通電処理を説明
するためのタイミング図である。

【図２５】本実施の形態の画像表示装置の表示パネルの
一部を切り欠いて示した斜視図である。

【図２６】本実施の形態の表示パネルのフェースプレー
トの蛍光体配列を例示した平面図である。

【図２７】本実施の形態で用いた平面型の表面伝導型放
出素子の平面図（Ａ），断面図（Ｂ）である。

【図２８】本実施の形態の平面型表面伝導型放出素子の
製造工程を示す断面図である。

【図２９】通電フォーミング処理の際の印加電圧波形を
示す図である。

【図３０】本実施の形態で用いた垂直型の表面伝導型放
出素子の断面図である。

【図３１】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。

【図３２】本実施の形態で用いた表面伝導型放出素子の
典型的な特性を示すグラフ図である。

【図３３】本実施の形態で用いたマルチ電子源の基板の
一部平面図である。

【図３４】本実施の形態で用いた図２０のマルチ電子源
の基板のＡ−Ａ’断面図である。

【図３５】本発明の実施の形態の画像表示装置を用いた
多機能画像表示装置のブロック図である。

【図３６】従来知られた表面伝導型放出素子の一例を示
す平面図である。

【図３７】本実施の形態の電子放出素子の配線方法を説
明する図である。

【図３８】２行目の素子の活性化状態を示す等価回路図
である。

【図３９】活性化処理に要する時間と素子電流及び放出
電流の関係を示すグラフ図である。

【図４０】活性化処理時間と各素子の素子電流及び放出
電流のばらつきを説明する図である。

【図４１】本発明の課題を説明する図である。

【図４２】表面伝導型放出素子の特性を説明するグラフ
図である。

【図４３】本発明の課題を説明する図である。

【図４４】通電活性化処理時に印加される従来の電圧波
形を説明する図である。

【図４５】本実施の形態の電子源の製造工程を示すフロ
ーチャートである。

【符号の説明】

１０２ライン選択部１０３，１０５電源１０４，１０４ａ制御部１０６画素選択部１０７電流検出部１１０画素電極駆動回路１１１タイミング発生回路１１２Ｉf比較回路１１３記憶回路１０００表示パネル

───────────────────────────────────────────────────── フロントページの続き (72)発明者小口高弘東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者森真起子東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者鱸英俊東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】基板上に、複数の第１配線と複数の第２
配線とによって、複数の電子放出素子をマトリックス状
に配置しており、前記電子放出素子のそれぞれは第１配
線及び第２配線と接続されている電子源における前記電
子放出素子に形成された電子放出部の活性化方法であっ
て、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化工程を有し、前記活性化工程は、前記複数の第１配線の内の少なくとも１つの第１配線を
選択して第１の電位（Ｖ１）を印加し、前記複数の第２
配線に前記第１の電位とは異なる第２の電位（Ｖ２）を
印加する第１の工程と、前記選択された第１配線と前記
第２の電位が印加される第２配線とにそれぞれ接続され
る複数の電子放出部のうち所定の特性になった電子放出
部には第３の電位（Ｖ３）を印加する第２の工程とを有
しており、前記第１及び第２の工程では、前記第１の工
程において前記第２の電位が印加される第２配線の内、
第２の工程によって第３の電位が印加される第２配線の
数が所定の数に達するまでは、前記第１の電位が印加さ
れていない非選択の第１配線には第４の電位（Ｖ４）が
印加され、前記第３の電位が印加される第２配線が所定
の数になった後、前記非選択の第１配線には第５の電位
（Ｖ５）が印加され、前記Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ
５は、｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ１｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ５｜｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ５｜｜Ｖ３−Ｖ４｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ５｜＞｜Ｖ３−Ｖ５｜を満たすことを特徴とする電子放出部の活性化方法。
【請求項２】前記所定の数は、前記第１の工程におい
て前記第２の電位が印加される前記第２配線の数の半数
であることを特徴とする請求項１に記載の電子放出部の
活性化方法。
【請求項３】前記第２の電位と第４の電位が実質的に
等しいことを特徴とする請求項１又は２に記載の電子放
出部の活性化方法。
【請求項４】前記第３の電位と第５の電位が実質的に
等しいことを特徴とする請求項１乃至３のいずれか１項
に記載の電子放出部の活性化方法。
【請求項５】前記第３の電位は、前記第１の電位と第
２の電位の略中間の値であることを特徴とする請求項１
乃至４のいずれか１項に記載の電子放出部の活性化方
法。
【請求項６】前記第１及び第２の工程において、前記
第１の電位の印加は、前記選択する第１配線を順次変更
しながら行うことを特徴とする請求項１乃至５のいずれ
か１項に記載の電子放出部の活性化方法。
【請求項７】前記電子放出部が前記所定の特性になっ
たかどうかの判別は、該電子放出部に流れる電流の値に
基づいて行うことを特徴とする請求項１乃至６のいずれ
か１項に記載の電子放出部の活性化方法。
【請求項８】前記活性化工程は、前記第１、第２、第
３、第４、第５のいずれかの電位が印加される第１配線
もしくは第２配線に接続される電子放出部に、所定電圧
のパルスを印加する高抵抗化工程を更に有しており、該
高抵抗化工程を間隔を空けて繰り返すことを特徴とする
請求項１乃至７のいずれか１項に記載の電子放出部の活
性化方法。
【請求項９】前記第１の電位と第２の電位は極性が互
いに異なる電位であることを特徴とする請求項１乃至８
のいずれか１項に記載の電子放出部の活性化方法。
【請求項１０】前記第１の電位と第２の電位はパルス
で印加することを特徴とする請求項１乃至９のいずれか
１項に記載の電子放出部の活性化方法。
【請求項１１】基板上に複数の第１配線と複数の第２
配線とによって、複数の電子放出素子をマトリックス状
に配置しており、前記電子放出素子それぞれは第１配線
及び第２配線と接続されている電子源における前記電子
放出素子に形成された電子放出部の活性化を行う活性化
装置であって、前記複数の第１配線の内の少なくとも１つの第１配線を
選択して電位を印加する第１の電位印加手段と、前記複数の第２配線に電位を印加する第２の電位印加手
段とを有し、前記第２の電位印加手段は、前記複数の第２配線のうち
所定の特性になっていない電子放出部が接続される第２
配線には第２の電位（Ｖ２）を印加し、所定の特性にな
った電子放出部が接続される第２配線には第３の電位
（Ｖ３）を印加し、前記第１の電位印加手段は、前記選択した第１配線には
第１の電位（Ｖ１）を印加し、非選択の第１配線には前
記第３の電位が印加される第２配線が所定の数に達する
までは第４の電位（Ｖ４）を印加し、所定の数に達した
後は第５の電位（Ｖ５）を印加し、前記電位Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５は、｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ１｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ４｜｜Ｖ２−Ｖ１｜＞｜Ｖ３−Ｖ５｜｜Ｖ２−Ｖ１｜＞｜Ｖ２−Ｖ５｜｜Ｖ３−Ｖ４｜＞｜Ｖ２−Ｖ４｜｜Ｖ２−Ｖ５｜＞｜Ｖ３−Ｖ５｜を満たすことを特徴とする活性化装置。
【請求項１２】前記電子放出部に流れる電流を検出す
る検出手段をさらに有し、前記電子放出部が前記所定の
特性になったかどうかの判別は、前記電子放出部に流れ
る電流の値に基づいて行うことを特徴とする請求項１１
に記載の活性化装置。
【請求項１３】前記第１、第２、第３、第４、第５の
電位のいずれかが印加される行もしくは前記第２配線に
接続される電子放出部に、所定電圧のパルスを印加する
高抵抗化手段を更に有し、前記所定電圧のパルスの印加
を間隔を空けて繰り返すことを特徴とする請求項１１又
は１２に記載の活性化装置。
【請求項１４】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部の活性化方法であ
って、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化工程を有し、前記活性化工程が、前記複数の第１配線の内の少なくとも１つ第１配線を選
択して第１の電位（Ｖ１）を印加し、前記複数の第２配
線に前記第１の電位とは異なる第２の電位（Ｖ２）を印
加する第１の工程と、前記選択された第１配線と前記第
２の電位が印加される第２配線とにそれぞれ接続される
複数の電子放出部のうち第１の特性になった電子放出部
には第３の電位（Ｖ３）を印加する第２の工程を有して
おり、前記複数の第２配線に接続される電子放出部の全てが前
記第１の特性になった後、前記第１の工程において第２
の電位を印加する状態から前記第２の工程によって第３
の電位を印加するように切替える目標値である特性を前
記第１の特性から第２の特性に変更して、前記第１の工
程と第２の工程を繰り返し、前記特性が所定の特性にな
るまで活性化を行うものであり、前記第１の電位が第１
配線から印加され、第３の電位が第２配線から印加され
る電子放出部の活性化は、前記第１の電位が第１配線か
ら印加され、第２の電位が第２配線から印加される電子
放出部の活性化よりも抑制されることを特徴とする電子
放出部の活性化方法。
【請求項１５】前記第１及び第２の工程において、前
記第１の電位の印加は、前記選択する第１配線を順次変
更しながら行うことを特徴とする請求項１４に記載の電
子放出部の活性化方法。
【請求項１６】前記電子放出部の特性の判別は、前記
電子放出部に流れる電流の値に基づいて行うことを特徴
とする請求項１４又は１５に記載の電子放出部の活性化
方法。
【請求項１７】前記活性化工程は、前記第１配線及び
第２配線に接続される電子放出部に所定電圧のパルスを
印加する高抵抗化工程を更に有し、該高抵抗化工程を間
隔を空けて繰り返すことを特徴とする請求項１４乃至１
６のいずれか１項に記載の電子放出部の活性化方法。
【請求項１８】前記第１の電位と第２の電位は極性が
互いに異なる電位であることを特徴とする請求項１４乃
至１７のいずれか１項に記載の電子放出部の活性化方
法。
【請求項１９】前記第１の電位と第２の電位はパルス
で印加することを特徴とする請求項１４乃至１８のいず
れか１項に記載の電子放出部の活性化方法。
【請求項２０】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における前記電
子放出素子に形成された電子放出部の活性化を行う活性
化装置であって、前記複数の第１配線の内の少なくとも１つの第１配線を
選択して電位を印加する第１の電位印加手段と、前記複数の第２配線に電位を印加する第２の電位印加手
段とを有し、該第２の電位印加手段は、前記複数の第２
配線のうち所定の特性になっていない電子放出部が接続
される第２配線には第２の電位（Ｖ２）を印加し、第１
の特性になった電子放出部が接続される第２配線には第
３の電位（Ｖ３）を印加し、前記第１の電位印加手段と第２の電位印加手段は、前記
複数の第２配線に接続される電子放出部の全てが前記第
１の特性になった後、前記第２の電位を印加する状態か
ら前記第３の電位を印加するように切替える目標値であ
る特性を前記第１の特性から第２の特性に変更して、前
記第１の電位印加手段と第２の電位印加手段による電位
印加を繰り返し、前記特性が所定の特性になるまで活性
化を行うものであり、前記第１の電位が前記第１配線か
ら印加され、前記第３の電位が前記第２配線から印加さ
れる電子放出部の活性化は、前記第１の電位が第１配線
から印加され、第２の電位が第２配線から印加される電
子放出部の活性化よりも抑制されることを特徴とする活
性化装置。
【請求項２１】前記電子放出部に流れる電流を検出す
る検出手段を更に有し、前記電子放出部の特性の判別
は、該電子放出部に流れる電流の値に基づいて行うこと
を特徴とする請求項２０に記載の活性化装置。
【請求項２２】前記電子放出部に、所定電圧のパルス
を印加する高抵抗化手段を更に有し、前記所定電圧のパ
ルスの印加を間隔を空けて繰り返すことを特徴とする請
求項２０又は２１に記載の活性化装置。
【請求項２３】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における前記電
子放出素子に形成された電子放出部に流れる電流の検出
方法であって、前記複数の第１配線のうちの、少なくともひとつの第１
配線を選択して所定の電位（Ｖ６）を印加し、前記複数
の第１配線のうちの非選択の第１配線と、前記複数の第
２配線に略等しい所定の電位（Ｖ７）を印加して、前記
選択された第１配線に接続される電子放出部それぞれに
流れる電流を検出することを特徴とする電流の検出方
法。
【請求項２４】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部の活性化方法であ
って、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化工程と、該活性化工程で前記第１配線及
び第２配線に印加される電位パターンとは異なる電位パ
ターンを前記第１配線及び第２配線に印加して前記電子
放出部に流れる電流を検出する検出工程を有しているこ
とを特徴とする電子放出部の活性化方法。
【請求項２５】前記検出工程に、請求項２３に記載の
検出方法を用いることを特徴とする請求項２４に記載の
電子放出部の活性化方法。
【請求項２６】前記活性化工程が、前記複数の第１配
線の内の少なくとも１つの第１配線を選択して第１の電
位（Ｖ１）を印加し、前記複数の第２配線に前記第１の
電位とは異なる第２の電位（Ｖ２）を印加する第１の工
程と、前記選択された第１配線と前記第２の電位が印加
される第２配線とにそれぞれ接続される複数の電子放出
部のうち所定の特性になった電子放出部には第３の電位
（Ｖ３）を印加する第２の工程を有していることを特徴
とする請求項２４又は２５に記載の電子放出部の活性化
方法。
【請求項２７】前記特性の判別を請求項２３に記載の
検出方法によって行うことを特徴とする請求項２６に記
載の電子放出部の活性化方法。
【請求項２８】前記第１及び第２の工程において、前
記第１の電位の印加は、前記選択する第１配線を順次変
更しながら行うことを特徴とする請求項２６又は２７に
記載の電子放出部の活性化方法。
【請求項２９】前記活性化工程は、前記第１配線及び
第２配線に接続される電子放出部に所定電圧のパルスを
印加する高抵抗化工程を有し、該高抵抗化工程を間隔を
空けて繰り返すことを特徴とする請求項２６乃至２８の
いずれか１項に記載の電子放出部の活性化方法。
【請求項３０】前記第１の電位と第２の電位は極性が
互いに異なる電位であることを特徴とする請求項２６乃
至２９のいずれか１項に記載の電子放出部の活性化方
法。
【請求項３１】前記第１の電位と第２の電位はパルス
で印加する請求項２６乃至３０のいずれか１項に記載の
電子放出部の活性化方法。
【請求項３２】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部に流れる電流の検
出装置であって、前記複数の第１配線の内の少なくとも１つの第１配線を
選択して所定の電位（Ｖ６）を印加し、前記複数の第１
配線のうちの非選択の第１配線と、前記複数の第２配線
に概略等しい所定の電位（Ｖ７）を印加する電位印加手
段と、前記選択された第１配線に接続される電子放出部
それぞれに流れる電流を検出する電流検出手段を有する
ことを特徴とする電流の検出装置。
【請求項３３】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部の活性化を行う活
性化装置であって、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化手段と、該活性化工程で前記第１配線及
び第２配線に印加される電位パターンとは異なる電位パ
ターンを前記第１配線及び第２配線に印加して前記電子
放出部に流れる電流を検出する検出手段を有しているこ
とを特徴とする活性化装置。
【請求項３４】前記検出手段に、請求項３２に記載の
検出装置を用いることを特徴とする請求項３３に記載の
活性化装置。
【請求項３５】前記活性化手段が、前記複数の第１配
線の内の少なくとも１つの第１配線を選択して第１の電
位（Ｖ１）を印加する第１の電位印加手段と、前記複数
の第２配線に前記第１の電位とは異なる第２の電位（Ｖ
２）を印加する第２の電位印加手段とを有し、前記第２
の電位印加手段は、前記選択された第１配線と前記第２
の電位が印加される第２配線とにそれぞれ接続される複
数の電子放出部のうち所定の特性になった電子放出部に
は第３の電位（Ｖ３）を印加することを特徴とする請求
項３３又は３４に記載の活性化装置。
【請求項３６】前記特性の判別を請求項３２に記載の
検出装置によって行うことを特徴とする請求項３５に記
載の活性化装置。
【請求項３７】前記電子放出部に所定電圧のパルスを
印加する高抵抗化手段を更に有し、前記活性化を行う際
に前記所定電圧のパルスの印加を間隔を空けて繰り返す
ことを特徴とする請求項３３乃至３６のいずれか１項に
記載の活性化装置。
【請求項３８】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部の活性化方法であ
って、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化工程を有しており、該活性化工程が、前記複数の第１配線のうちの、２つ以上の第１配線を選
択して第１の電位（Ｖ１）を印加し、前記複数の第２配
線に前記第１の電位とは異なる第２の電位（Ｖ２）を印
加する第１の工程と、前記複数の第１配線の内の１つの
第１配線を選択して第３の電位（Ｖ３）を印加し、前記
複数の第２配線に前記第３の電位とは異なる第４の電位
（Ｖ４）を印加し、該複数の第２配線にそれぞれ接続さ
れる複数の電子放出部のうち所定の特性になった電子放
出部が接続される第２配線には第５の電位（Ｖ５）を印
加する第２の工程を有しており、前記第１配線によって前記第３の電位が印加され、前記
第２配線によって前記第５の電位が印加される電子放出
部の活性化は、前記第１配線によって前記第３の電位が
印加され、前記第２配線によって前記第４の電位が印加
される電子放出部の活性化よりも抑制されることを特徴
とする電子放出部の活性化方法。
【請求項３９】前記第１の工程において、非選択の第
１配線には、前記第２の電位と略等しい電位が印加され
ることを特徴とする請求項３８に記載の電子放出部の活
性化方法。
【請求項４０】前記第１及び第２の工程において、前
記第１配線への電位の印加は、前記選択する第１配線を
順次変更しながら行うことを特徴とする請求項３８又は
３９に記載の電子放出部の活性化方法。
【請求項４１】前記電子放出部の特性の判別は、前記
電子放出部に流れる電流の値に基づいて行うことを特徴
とする請求項３８乃至４０のいずれか１項に記載の電子
放出部の活性化方法。
【請求項４２】前記活性化工程は、前記第１配線及び
第２配線に接続される電子放出部に所定電圧のパルスを
印加する高抵抗化工程を有し、該高抵抗化工程を間隔を
空けて繰り返すことを特徴とする請求項３８乃至４１の
いずれか１項に記載の電子放出部の活性化方法。
【請求項４３】前記第３の電位と第４の電位は極性が
互いに異なる電位であることを特徴とする請求項３８乃
至４２のいずれか１項に記載の電子放出部の活性化方
法。
【請求項４４】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における、前記
電子放出素子に形成された電子放出部の活性化を行う活
性化装置であって、前記複数の第１配線の内の１つもしくは２つ以上の第１
配線を選択し、選択した第１配線と非選択の第１配線と
に異なる電位を印加する第１の電位印加手段と、前記複数の第２配線全てに同じ電位を印加するか、もし
くは選択した第２配線と非選択の第２配線とに異なる電
位を印加する第２の電圧印加手段と、各電子放出部の特性を検出する検出手段と、前記検出手段からの出力に基づく各電子放出素子の状態
を記憶する記憶回路とを有することを特徴とする活性化
装置。
【請求項４５】前記検出手段は、前記電子放出部に流
れる電流を検出することを特徴とする請求項４４に記載
の活性化装置。
【請求項４６】前記電子放出部に、所定電圧のパルス
を印加する高抵抗化手段を更に有し、前記所定電圧のパ
ルスの印加を間隔を空けて繰り返すことを特徴とする請
求項４４又は４５に記載の活性化装置。
【請求項４７】基板上に、複数の第１配線と複数の第
２配線とによって、複数の電子放出素子をマトリックス
状に配置しており、前記電子放出素子それぞれは第１配
線及び第２配線と接続されている電子源における前記電
子放出素子に形成された電子放出部の活性化方法であっ
て、前記電子放出素子に形成された電子放出部に通電して活
性化する活性化工程を有しており、該活性化工程が、前記複数の第１配線のうちの、少なくともひとつの第１
配線を選択して第１の電位を印加し、前記複数の第２配
線に前記第１の電位とは異なる第２の電位を印加する第
１の工程と、前記選択された第１配線と前記第２の電位が印加される
第２配線とにそれぞれ接続される複数の電子放出部のう
ち所定の特性になった電子放出部には第３の電位を印加
する第２の工程とを有し、前記第１及び第２の工程においては、前記第１の工程に
おいて前記第２の電位が印加される第２配線の内、第２
の工程によって第３の電位が印加される第２配線の数に
応じて、前記第１の電位が印加されていない非選択の第
１配線に第４の電位を印加するか第５の電位を印加する
かを選択することを特徴とする電子放出部の活性化方
法。
【請求項４８】請求項１乃至１０、１４乃至１９、２
４乃至３１、３８乃至４３、４７のいずれか１項に記載
の活性化方法を用いて活性化した電子放出素子を有する
ことを特徴とする電子源。
【請求項４９】基板上に複数の電子放出素子をマトリ
ックス状に配置した電子源を用いた画像形成装置であっ
て、請求項４８に記載の電子源と、該電子源の電子放出素子から放出される電子によって画
像が形成される画像形成部材とを有することを特徴とす
る画像形成装置。
【請求項５０】前記第１配線もしくは第２配線の一方
に画像信号に対応する信号を出力する第１の出力手段
と、前記第１配線もしくは第２配線の他方を順次選択し
て所定の信号を出力する第２の出力手段とを有すること
を特徴とする請求項４９に記載の画像形成装置。
【請求項５１】基板上に複数の表面伝導型放出素子を
マトリックス状に配設した電子源の製造方法であって、基板上に複数の電極と、前記複数の電極のそれぞれに接
続された導電膜と、前記複数の電極をマトリクス状に接
続した複数の行配線と列配線とを形成する工程と、前記導電膜のそれぞれに通電して電子放出部を形成する
フォーミング工程と、前記フォーミング工程で形成された電子放出部に通電し
て活性化する活性化工程とを有し、前記活性化工程は、（ａ）前記基板上の全ての電子放出部に所定電圧のパル
スを印加する高抵抗化工程と、（ｂ）前記複数の行配線の１つを選択して第１の電圧を
印加する工程と、（ｃ）前記複数の列配線の全てに前記第１の電圧とは異
なる第２の電圧を印加する工程と、（ｄ）前記第１と第２の電圧の印加時、前記電子放出部
のそれぞれに流れる電流値を検知する工程と、（ｅ）所定時間間隔で前記高抵抗化工程を繰り返し実行
する工程とを有し、選択された行配線に接続された前記
電子放出部における目標電流値以下の目標値を少なくと
も１つ設定する工程と、前記複数の行配線のそれぞれにおいて当該行配線に接続
された電子放出素子の全てで前記目標電流値以下の目標
値が流れるまで順次前記行配線を選択して前記構成
（ａ）乃至（ｅ）を繰返し実行し、その後、前記工程
（ａ）乃至（ｅ）を繰返し実行して前記全ての電子放出
部を流れる電流値が目標電流値となるようにすることを
特徴とする電子源の製造方法。
【請求項５２】前記活性化工程において、選択した前
記行配線に接続されている電子放出部のうち、活性化が
終了した電子放出部の数が半数を超えるまでは前記行配
線の内の非選択行配線に前記第２の電圧を印加し、前記
活性化が終了した電子放出部の数が半数を超えると前記
行配線の内の非選択行配線をグランドに接続することを
特徴とする請求項５１に記載の電子源の製造方法。
【請求項５３】前記第１と第２の電圧の差は、前記高
抵抗化工程で印加される前記所定電圧に略等しいことを
特徴とする請求項５１又は５２に記載の電子源の製造方
法。
【請求項５４】前記第１の電圧を印加する工程は、前
記複数の行配線を１つずつ、或いは複数ずつ順次選択し
て行われることを特徴とする請求項５１乃至５３のいず
れか１項に記載の電子源の製造方法。
【請求項５５】前記第１と第２の電圧はパルスで印加
されることを特徴とする請求項５１乃至５４のいずれか
１項に記載の電子源の製造方法。
【請求項５６】前記所定時間間隔は前記高抵抗化状態
が保持される時間に略等しいことを特徴とする請求項５
１に記載の電子源の製造方法。
【請求項５７】基板上に複数の表面伝導型放出素子を
マトリックス状に配設した電子源の製造方法であって、基板上に複数の電極と、前記複数の電極のそれぞれに接
続された導電膜と、前記複数の電極をマトリクス状に接
続した複数の行配線と列配線とを形成する工程と、前記導電膜のそれぞれに通電して電子放出部を形成する
フォーミング工程と、前記フォーミング工程で形成された電子放出部に通電し
て活性化する活性化工程とを有し、前記活性化工程は、前記基板上の全ての電子放出部に所定電圧のパルスを印
加する高抵抗化工程と、前記複数の行配線の１つを選択して第１の電圧を印加す
る工程と、前記複数の列配線の全てに前記第１の電圧とは逆極性の
第２の電圧を印加する工程と、前記電子放出部のそれぞれに電圧を印加して前記電子放
出部を流れる電流値を測定する工程と、所定時間間隔で前記高抵抗化工程を繰り返し実行する工
程とを有し、前記電子放出部のうち、所定の電流が流れた電子放出部
を活性化が終了した電子放出部として当該電子放出部へ
の前記第１或いは第２の電圧の少なくともいずれかの印
加を停止することを特徴とする電子源の製造方法。
【請求項５８】前記活性化工程において、選択した前
記行配線に接続されている電子放出部のうち、活性化が
終了した電子放出部の数が半数を超えるまでは前記行配
線の内の非選択行配線に前記第２の電圧を印加し、前記
活性化が終了した電子放出部の数が半数を超えると前記
行配線の内の非選択行配線をグランドに接続することを
特徴とする請求項５７に記載の電子源の製造方法。
【請求項５９】前記第１と第２の電圧の差は、前記高
抵抗化工程で印加される前記所定電圧に略等しいことを
特徴とする請求項５７又は５８に記載の電子源の製造方
法。
【請求項６０】前記第１の電圧を印加する工程は、前
記複数の行配線を１つずつ、或いは複数ずつ順次選択し
て行われることを特徴とする請求項５７乃至５９のいず
れか１項に記載の電子源の製造方法。
【請求項６１】前記第１と第２の電圧はパルスで印加
されることを特徴とする請求項５７乃至６０のいずれか
１項に記載の電子源の製造方法。
【請求項６２】前記所定時間間隔は前記高抵抗化状態
が保持される時間に略等しいことを特徴とする請求項５
７に記載の電子源の製造方法。
【請求項６３】基板上に複数の電子放出部をマトリッ
クス状に配設した電子源の通電活性化装置であって、複数の行配線或は列配線の少なくとも１つを選択して第
１の電圧を印加する第１の電圧印加手段と、前記第１の電圧印加手段により電圧が印加される行配線
或は列配線に対向する列配線あるいは行配線の全てに第
２の電圧を印加する第２の電圧印加手段と、前記複数の行配線或は列配線のうち、非選択配線に前記
第２の電圧を印加するか、グランドに接続するかを切り
替える切替手段と、前記基板上の全ての電子放出部に所定時間間隔で所定電
圧パルスを印加する印加手段と、前記電子放出部のそれぞれに電圧を印加し、前記電子放
出部を流れる電流値を測定する測定手段と、前記測定手段により測定された電流値に基づいて前記第
１及び第２の電圧印加手段を制御する制御手段と、を有
するこをと特徴とする通電活性化装置。
【請求項６４】前記所定電圧パルスの波高値は前記第
１と第２の電圧値の差にほぼ等しいことを特徴とする請
求項６３に記載の通電活性化装置。
【請求項６５】前記第１の電圧印加手段が行配線のい
ずれかを選択して第１の電圧を印加すると、前記第２の
電圧印加手段は前記列配線の全てに第２の電圧を印加す
ることを特徴とする請求項６３に記載の通電活性化装
置。
【請求項６６】前記所定時間間隔は前記電子放出部が
高抵抗状態を保持する時間に略等しいことを特徴とする
請求項６３に記載の通電活性化装置。
【請求項６７】前記第１と第２の電圧は極性が互いに
反対の電圧信号であることを特徴とする請求項６３乃至
６６のいずれか１項に記載の通電活性化装置。
【請求項６８】前記第１と第２の電圧はパルスで印加
されることを特徴とする請求項６３乃至６７のいずれか
１項に記載の通電活性化装置。
【請求項６９】基板上に複数の表面伝導型放出素子を
マトリックス状に配設した電子源の製造方法であって、基板上に複数の電極と、前記複数の電極のそれぞれに接
続された導電膜と、前記複数の電極をマトリクス状に接
続した複数の行配線と列配線とを形成する工程と、前記導電膜のそれぞれに通電して電子放出部を形成する
フォーミング工程と、前記フォーミング工程で形成された電子放出部に通電し
て活性化する活性化工程とを有し、前記活性化工程は、前記基板上の全ての電子放出部に所定電圧のパルスを印
加する高抵抗化工程と、前記複数の行配線の少なくとも１つを選択して第１の電
圧を印加する印加工程と、前記印加工程で、選択された行配線に接続された電子放
出部のそれぞれに流れる電流値を検知する工程と、所定時間間隔で前記高抵抗化工程を繰り返し実行する工
程とを有し、前記印加工程で所定電流が流れた電子放出部のそれぞれ
を選択し、第２の電圧を印加して前記電子放出部に所定
電流を流すようにしたことを特徴とする電子源の製造方
法。
【請求項７０】前記第１と第２の電圧の差は、前記高
抵抗化工程で印加される前記所定電圧に略等しいことを
特徴とする請求項６９に記載の電子源の製造方法。
【請求項７１】前記印加工程は、前記複数の行配線を
１つずつ、或いは複数ずつ順次選択して行われることを
特徴とする請求項６９又は７０に記載の電子源の製造方
法。。
【請求項７２】前記第１と第２の電圧はパルスで印加
されることを特徴とする請求項６９乃至７１のいずれか
１項に記載の電子源の製造方法。
【請求項７３】前記所定時間間隔は前記高抵抗化状態
が保持される時間に略等しいことを特徴とする請求項６
９に記載の電子源の製造方法。
【請求項７４】基板上に複数の電子放出部をマトリッ
クス状に配設した電子源の通電活性化装置であって、複数の行配線或は列配線の少なくとも１つを選択して第
１の電圧を印加する電圧印加手段と、前記電圧印加手段により第１の電圧が印加される行配線
或は列配線に接続された電子放出部を流れる電流値を検
出する検出手段と、前記複数の行配線或は列配線のうち、非選択配線に第２
の電圧を印加するか、グランドに接続するかを切り替え
る切替手段と、前記基板上の全ての電子放出部に所定時間間隔で所定電
圧パルスを印加する印加手段と、前記検出手段により所定電流が検出されると、前記電圧
印加手段と前記切替手段により前記電子放出部のそれぞ
れに前記第２の電圧を印加して各電子放出部を流れる電
流値を前記検出手段により検出し、前記検出手段により
検出された電流値に基づいて前記電圧印加手段と前記切
替手段を制御する制御手段と、を有するこをと特徴とす
る通電活性化装置。
【請求項７５】請求項５１〜６２及び６９〜７３のい
ずれか１項に記載の電子源の製造方法により製造された
電子源。
【請求項７６】基板上に複数の表面伝導型放出素子を
マトリックス状に配設した電子源を用いた画像形成装置
であって、請求項７５に記載の電子源と、画像信号を入力する入力手段と、前記入力手段により入力された画像信号に基づいて、前
記電子源の列配線或は行配線の少なくともいずれかに前
記画像信号に対応する電圧信号を出力する第１の電圧印
加手段と、前記第１の電圧印加手段により電圧信号が印加された配
線に対向する行或は列配線に、前記第１の電圧印加手段
による電圧印加に同期して順次所定電圧信号を印加する
第２の電圧印加手段と、を有することを特徴とする画像
形成装置。