JPH11327954A - 割込み処理方法およびプログラム処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 インサーキットエミュレータを使用したデバ
ッグシステムにおいて、デバッグの対象となるプログラ
ムが不可分処理を実行中、割込み入力により強制中断さ
れるのを回避すること。 【解決手段】 プログラム処理が不可分である不可分処
理領域の最終アドレスを保持する最終アドレス保持ステ
ップと、割込み入力があったときに前記不可分処理領域
のプログラム処理を実行中であるか否かを判定する不可
分処理領域実行判定ステップと、該不可分処理領域実行
判定ステップで、前記割込み入力があったときに前記不
可分処理領域のプログラム処理を実行中であると判定す
ると、該実行中のプログラム処理を前記最終アドレス保
持ステップで保持した最終アドレスの処理終了まで実行
し、前記最終アドレスの処理が終了してから前記割込み
入力による強制中断を行う割込み処理ステップとを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、割込み処理方法お
よびプログラム処理装置に関する。

【０００２】

【従来の技術】ソフトウェアの開発効率を上げるための
方法の一つとして、汎用のライブラリを導入することが
考えられる。汎用のライブラリとしては、リアルタイム
ＯＳやネットワークドライバ、ミドルウェア等多岐にわ
たっている。これら汎用のライブラリはバイナリのみで
提供されることが多く、プログラマは内部の処理を推し
量ることが出来ない。従って、プログラムをデバッグす
る際、これら汎用のライブラリを実行中にブレークを行
い、一連のデバッグ操作を行うことは、汎用ライブラリ
の動作を損なうことになるため禁止されている。

【０００３】このようなソフトウェアのデバッグツール
として、インサーキットエミュレータが広く利用されて
いる。インサーキットエミュレータは、プログラムの実
行開始、実行中断などデバッグ機能を備えており、デバ
ッグツールとして使用されている。

【０００４】このインサーキットエミュレータでは、次
のような問題がある。ソフトウェアのデバッグを行なっ
ている際、任意の位置でプログラムの実行を停止する状
況が生じる。この場合、インサーキットエミュレータで
は、ユーザが作成したプログラム、リアルタイムＯＳ、
ミドルウェア等の区別なくプログラムの実行を停止して
しまう。しかし、本来ブラックボックスであるリアルタ
イムＯＳやミドルウェアの処理中に停止した場合、中断
中のデバッグ操作（メモリ内容の変更、レジスタ操作な
ど）により、中断後の実行再開時の動作が保証できない
ことになる。

【０００５】この問題を解決するために、従来では特開
平１−２６０５６１号公報に開示された技術がある。以
下、本従来技術について説明する。図８は、インサーキ
ットエミュレータを構成するデバッグ用マイクロプロセ
ッサ内に設けられた割込み制御回路およびその周辺回路
の構成を示す回路ブロック図である。この割込み制御回
路およびその周辺回路は、プログラムカウンタ７０１、
メモリ管理回路７０２、バス制御回路７０３、割り込み
制御回路７０４、ＡＮＤゲート７０８、ＮＡＮＤゲート
７０９、アドレスバス７１０などから構成されている。
符号７０５はＩＮＴ入力、符号７０６はＮＭＩ入力、符
号７０７はＳＶＩ入力（最高の優先順位を持つスーパバ
イザ割込み入力）、符号７１１は命令フェッチアドレス
である。

【０００６】図９は、従来技術において任意の時点でプ
ログラムの実行を停止する際の、インサーキットエミュ
レータのモニタプログラムのうち、ＳＶＩ処理を示すフ
ローチャートである。このＳＶＩ処理は、デバッグ用マ
イクロプロセッサにＳＶＩ入力があったときの割込み処
理として実現されている。

【０００７】図１０は、インサーキットエミュレータを
使用したデバッグ環境のシステム構成を示すブロック図
である。このシステム構成は、インサーキットエミュレ
ータ９０１、インサーキットエミュレータ９０１を制御
するホストマシン９０２、ホストマシン９０２とインサ
ーキットエミュレータ９０１を接続するためのチャネル
９０３、デバッグ対象となるソフトウェアが動作するタ
ーゲットシステム９０４、ターゲットシステム９０４と
インサーキットエミュレータ９０１を接続するプローブ
９０５、デバッグ用マイクロプロセッサ９０６、Ｉ／Ｏ
ポート９０７、ホストマシン９０２との通信用のデュア
ルポートメモリ９０８、エミュレーションメモリ９０
９、バッファ９１０などから構成されている。なお、符
号９１１はＳＶＩ入力であり、ホストマシン９０２がＩ
／Ｏポート９０７を操作することにより発生する。

【０００８】次に動作について説明する。プログラムに
ついては、リアルタイムＯＳがＦ０００番地からＦＦＦ
Ｆ番地に、ユーザーアプリケーションは前記Ｆ０００番
地からＦＦＦＦ番地以外のアドレスに配置されているも
のとする。今、ターゲットシステム９０４でインサーキ
ットエミュレータ９０１によりプログラムが動作してい
る。ここで、ホストマシン９０２が強制ブレークを行う
ために、接続チャネル９０３を通してインサーキットエ
ミュレータ９０１内のＩ／Ｏポート９０７を操作しＳＶ
Ｉを発生させたとする。この信号は、ＳＶＩ入力９１１
としてデバッグ用マイクロプロセッサ９０６に入力され
る。入力された前記信号は、デバッグ用マイクロプロセ
ッサ９０６内の図８に示す割込制御回路７０４にＳＶＩ
入力７０７として入力される。デバッグ用マイクロプロ
セッサ９０６では、図８に示すプログラムカウンタ７０
１が次に実行する命令の格納アドレスを保持している。
メモリ管理回路７０２は、命令フェッチするアドレスを
バス制御回路７０３を通してアドレスバス７１０へ出力
している。また、メモリ管理回路７０２は、命令フェッ
チアドレス７１１へアドレスビットＡ１２〜Ａ１５の範
囲の命令フェッチアドレスを出力し、ＮＡＮＤゲート７
０９へ供給する。

【０００９】この結果、０番地からＥＦＦＦ番地までの
アドレス範囲のプログラムを実行していた場合、ＮＡＮ
Ｄゲート７０９の出力は‘Ｈｉｇｈ’レベルになる。Ｎ
ＡＮＤゲート７０９の出力が‘Ｈｉｇｈ’レベルであれ
ば、ＡＮＤゲート７０８はＳＶＩ入力７０７をマスクせ
ず、ＳＶＩ入力７０７は割込み制御回路７０４へ入力さ
れる。そして、デバッグ用マイクロプロセッサ９０６は
前記ＳＶＩ入力７０７によりユーザプログラムの実行を
中断し、図９のフローチャートで示すＳＶＩ処理を開始
する。このＳＶＩ処理では、先ず、レジスタ等のコンテ
キストを待避した後（ステップＳ１）、ブレークが発生
したときの処理（ステップＳ２）を行い、ホストマシン
９０２からのコマンド待ち状態になる。

【００１０】一方、Ｆ０００番地からＦＦＦＦ番地まで
のアドレス範囲のプログラムを実行していた場合、すな
わちリアルタイムＯＳ処理が行われていた場合、ＮＡＮ
Ｄゲート７０９の出力は‘Ｌｏｗ’レベルになる。ＮＡ
ＮＤゲート７０９の出力が‘Ｌｏｗ’レベルであれば、
ＡＮＤゲート７０８はＳＶＩ入力７０７をマスクし、Ｓ
ＶＩ入力７０７は割込制御回路７０４へ入力されない。
リアルタイムＯＳ処理が終了し、プログラムが０番地か
らＥＦＦＦ番地を実行している状態、すなわちユーザプ
ログラムを実行している状態では、ＮＡＮＤゲート７０
９の出力が再度‘Ｈｉｇｈ’レベルになり、ＡＮＤゲー
ト７０８によりＳＶＩ入力７０７は割込制御回路７０４
へ入力可能な状態になる。この結果、ＳＶＩ入力が発生
すると、デバッグ用マイクロプロセッサ９０６は、ユー
ザプログラムの実行を中断し、図９に示すフローチャー
トに従った処理を行う。

【００１１】以上のように従来の技術では、フェッチア
ドレスを利用して、特定のメモリ空間にあるプログラム
を実行している場合には、ＳＶＩ入力７０７をマスクし
てプログラムの実行中断を防いでいる。この領域に、実
行を中断された場合に実行再開時の動作が保証できない
リアルタイムＯＳ等のプログラムを配置することによ
り、不可分な処理の中断を防いでいる。

【００１２】

【発明が解決しようとする課題】従来の割込み処理方法
およびプログラム処理装置は以上のように構成されてい
る。一方、マイクロプロセッサの高性能化に伴い、プロ
グラム開発効率の向上を図るため、リアルタイムＯＳ等
の汎用ライブラリの導入が積極的に行われているが、こ
れらライブラリのメモリ上の配置は一意的に決めること
は出来ない。また、使用する汎用ライブラリは１つでは
なく複数使用され、これらのサイズ、配置アドレスはま
ちまちであり、従来のようにプログラムの実行を中断す
べきでない領域をハードウェアにより決定してしまうこ
とは、プログラムの構成に柔軟に対応できないばかりで
なく、デバッグ環境として意味を成さないものとなって
しまい、このようなプログラム構成に柔軟に対応できな
い課題があった。

【００１３】また、組込み制御プログラムは割込みに対
して高速な応答が要求され、リアルタイムＯＳにおいて
も高速な割込み応答を阻害しないように割込みを受け付
ける処理を行なっており、このため、ＳＶＩ入力７０７
も含め全て割込みがマスクされてしまう構成では、割込
みの応答速度の劣化を招く課題があった。

【００１４】本発明の目的は、不可分処理領域に対する
自由度を向上させ、またデバッグ環境の多様性に柔軟に
対応でき、さらにデバッグ操作を行うに際しての信頼性
を向上できる割込み処理方法およびプログラム処理装置
を提供することにある。

【００１５】

【課題を解決するための手段】本発明に係る割込み処理
方法は、プログラム処理が不可分である不可分処理領域
の最終アドレスを保持する最終アドレス保持ステップ
と、割込み入力があったときに前記不可分処理領域のプ
ログラム処理を実行中であるか否かを判定する不可分処
理領域実行判定ステップと、該不可分処理領域実行判定
ステップで、前記割込み入力があったときに前記不可分
処理領域のプログラム処理を実行中であると判定する
と、該実行中のプログラム処理を前記最終アドレス保持
ステップで保持した最終アドレスの処理終了まで実行
し、前記最終アドレスの処理が終了してから前記割込み
入力による強制中断を行う割込み処理ステップとを備え
たことを特徴とする。

【００１６】本発明に係るプログラム処理装置は、プロ
グラム処理が不可分である不可分処理プログラムを格納
した不可分処理領域の最終アドレスをブレークポイント
として設定するブレークポイント設定手段と、前記不可
分処理領域へ格納されている不可分処理プログラムを割
込み入力があったとき実行中であるか否かを判定する不
可分処理プログラム実行判定手段と、該不可分処理プロ
グラム実行判定手段が前記不可分処理プログラムの処理
を実行中であると判定すると、前記割込み入力があった
ときに実行中の前記不可分処理プログラムを、前記ブレ
ークポイント設定手段により設定した前記最終アドレス
の処理終了まで実行し、前記最終アドレスの処理が終了
すると前記ターゲットシステム上で動作するプログラム
に対し前記割込み入力による強制中断を行う割込み処理
手段とを備えたことを特徴とする。

【００１７】本発明の割込み処理方法は、プログラム処
理が不可分である不可分処理領域の最終アドレスを保持
し、割込み入力があったときに前記不可分処理領域のプ
ログラム処理を実行中であるか否かを判定し、前記割込
み入力があったときに前記不可分処理領域のプログラム
処理を実行中であると、該実行中のプログラム処理を前
記保持した最終アドレスの処理終了まで実行し、前記最
終アドレスの処理が終了してから前記割込み入力による
強制中断を行い、前記割込み入力があったとき実行中で
ある不可分処理領域の特定を、当該不可分処理領域のプ
ログラム処理を実行中であるか否かを示すフラグなどを
もとに判定することで不可分処理領域に対する自由度を
向上させ、また前記最終アドレスと前記判定とをもとに
前記割込み入力があったときの不可分処理プログラムの
処理を前記最終アドレスまで継続することでデバッグ環
境の多様性に柔軟に対応し、前記不可分処理領域のプロ
グラム処理が前記割込み入力により途中で中断されるの
を回避し、デバッグ操作を行うに際しての信頼性を向上
させる。

【００１８】本発明のプログラム処理装置は、プログラ
ム処理が不可分である不可分処理プログラムを格納した
不可分処理領域の最終アドレスをブレークポイントとし
て設定し、前記不可分処理領域へ格納されている不可分
処理プログラムを割込み入力があったとき実行中である
か否かを判定し、前記不可分処理プログラムの処理を実
行中であると判定すると、前記割込み入力があったとき
に実行中の前記不可分処理プログラムを、前記設定した
前記最終アドレスの処理終了まで実行し、前記最終アド
レスの処理が終了すると前記ターゲットシステム上で動
作するプログラムに対し前記割込み入力による強制中断
を行い、前記割込み入力があったとき実行中である不可
分処理領域の特定を、当該不可分処理領域のプログラム
処理を実行中であるか否かを示すフラグなどをもとに判
定することで不可分処理領域に対する自由度を向上さ
せ、また前記最終アドレスと前記判定とをもとに前記割
込み入力があったときの前記不可分処理プログラムの処
理を前記前記最終アドレスまで継続することでデバッグ
環境の多様性に柔軟に対応し、前記不可分処理領域のプ
ログラム処理が前記割込み入力により途中で中断される
のを回避し、デバッグ操作を行うに際しての信頼性を向
上させる。

【００１９】

【発明の実施の形態】以下、本発明の実施の一形態を説
明する。図１は、本実施の形態の割込み処理方法が適用
されるＳＶＩ（最高の優先順位を持つスーパバイザ割込
み入力）発生時のデバッグ用マイクロプロセッサの処理
動作を示すフローチャートであり、インサーキットエミ
ュレータのモニタプログラムのうちのＳＶＩ処理動作を
示す。図２は、ＯＳ実行中であるか、またはアプリケー
ションプログラムの実行中であるかを示すフラグを格納
するフラグ格納領域を示す説明図である。図３はリアル
タイムＯＳの処理動作を示すフローチャートである。

【００２０】図４は、本実施の形態におけるインサーキ
ットエミュレータを使用したデバッグ環境を示すブロッ
ク図である。このデバッグ環境の構成は、インサーキッ
トエミュレータ（デバッグシステム）９０１ａ、インサ
ーキットエミュレータ９０１ａを制御するホストマシン
９０２、ホストマシン９０２とインサーキットエミュレ
ータ９０１ａを接続するための接続チャネル９０３、デ
バッグ対象となるソフトウェアが動作するターゲットシ
ステム９０４、ターゲットシステム９０４とインサーキ
ットエミュレータ９０１ａを接続するプローブ９０５、
デバッグ用マイクロプロセッサ（ブレークポイント設定
手段，不可分処理プログラム実行判定手段，割込み処理
手段）９０６ａ、Ｉ／Ｏポート９０７、ホストマシン９
０２との通信用のデュアルポートメモリ９０８、エミュ
レーションメモリ９０９、バッファ９１０などを備えて
いる。なお、符号９１１はＳＶＩ入力である。ＳＶＩ
は、ホストマシン９０２がＩ／Ｏポート９０７を操作す
ることにより発生する。

【００２１】次に、動作について説明する。インサーキ
ットエミュレータ９０１によりユーザプログラムがター
ゲットシステム９０４で動作している。このとき前記ユ
ーザプログラムがリアルタイムＯＳの処理を呼び出した
とする。前記リアルタイムＯＳは、図３のフローチャー
トに従い処理を行う。

【００２２】先ず、図２に示すフラグ格納領域に、リア
ルタイムＯＳの実行中であることを示すフラグ「１」を
セットする。（ステップＳ１１）。次に、リアルタイム
ＯＳによる所定の処理を行い（ステップＳ１２）、この
所定の処理が終了すると前記フラグ格納領域にセットさ
れていたフラグ「１」を「０」にクリアし（ステップＳ
１３）、ユーザプログラムに戻る。

【００２３】今、ホストマシン９０２が強制ブレークを
行うために、接続チャネル９０３を介してインサーキッ
トエミュレータ９０１ａ内のＩ／Ｏポート９０７を操作
しＳＶＩを発生させ、このＳＶＩが図３に示すＯＳ処理
のステップＳ１１とステップＳ１２の間でＳＶＩ入力９
１１としてデバッグ用マイクロプロセッサ９０６ａに入
力された場合、すなわち、ＯＳ処理の不可分の部分でＳ
ＶＩが入力された場合を考える。

【００２４】このときのデバッグ用マイクロプロセッサ
９０６ａの処理動作は図１に示すフローチャートに従
う。先ず、ユーザプログラムの実行を中断し、所定のＳ
ＶＩ処理を開始する。このＳＶＩ処理では、コンテキス
トを待避させ（ステップＳ２１）、次に、図２に示した
フラグ格納領域にセットされているフラグの確認を行う
（ステップＳ２２）。この場合、ＳＶＩが図３に示すＯ
Ｓ処理のステップＳ１１とステップＳ１２の間で発生し
たため、前記フラグ格納領域には「１」がセットされて
いる。このため図３のラベルＣにブレークポイントを設
定し（ステップＳ２３）、前記退避させたコンテキスト
を復帰させ（ステップＳ２４）、前記ブレークポイント
まで実行する（ステップＳ２５）。

【００２５】前記ラベルＣの場所は、図２のフラグ格納
領域を「０」にクリアした場所、すなわちリアルタイム
ＯＳなどの不可分の領域を抜けた場所である。

【００２６】ここで初めて、本来のＳＶＩ入力による強
制ブレーク処理が行われ（ステップＳ２７）、ＳＶＩ入
力によりユーザプログラムが停止する。

【００２７】次に、図３に示したＯＳ処理のステップＳ
１１の処理実行前、またはステップＳ１３の処理実行後
に、ＳＶＩがデバッグ用マイクロプロセッサ９０６ａに
入力された場合、すなわちＯＳ処理の不可分ではない部
分でＳＶＩが入力された場合を考える。この場合には、
デバッグ用マイクロプロセッサ９０６ａは、ユーザプロ
グラムの実行を中断して図１に示す所定のＳＶＩ処理を
開始する。先ず、コンテキストを待避させ（ステップＳ
２１）。次に、図２に示したフラグ格納領域にセットさ
れているフラグを確認する（ステップＳ２２）。ＳＶＩ
がＯＳ処理の前記不可分ではない部分で発生したため、
前記フラグ格納領域にセットされているフラグは「０」
にクリアされている。従って、ステップＳ２２からステ
ップＳ２７へ進んで、直ちに強制ブレーク処理が行わ
れ、ユーザープログラムが停止する。

【００２８】以上のように、本実施の形態によれば、リ
アルタイムＯＳなどの不可分処理領域を実行中である
か、またはアプリケーションプログラムの実行中である
かを示すフラグと、ブレークポイントとなる前記不可分
処理領域を抜けたときのアドレスを示すラベルにより、
不可分処理領域の実行中に発生したＳＶＩに対するブレ
ーク処理を当該不可分処理領域の処理終了後に伸ばし、
前記不可分処理領域の実行が途中で停止しないように構
成したので、リアルタイムＯＳなどの不可分処理領域を
持つ汎用ライブラリを使用したプログラムのデバッグの
際、その配置アドレスを自由に設定することが出来、さ
らに従来技術のように数Ｋバイト単位などと最小値が制
限されることもなく、如何なる不可分処理領域のサイズ
に対しても対応できる。

【００２９】また、従来技術では汎用ライブラリとイン
サーキットエミュレータの組み合わせが限られてしまう
のに対し、本実施の形態では、実現に必要な手段、構成
を、全て汎用ライブラリとインサーキットエミュレータ
のモニタプログラムで実現しているため、従来のハード
ウェア環境において容易に実現できるとともに、対象と
なるデバイスに依存しないため、種々のインサーキット
エミュレータを使用したデバッグ環境に対応でき、デバ
ッグ環境の多様性に柔軟に対応できる。

【００３０】また、ＳＶＩ処理のみに対応することによ
り、他の割込み（例えば、ＩＮＴやＮＭＩ）を妨げるこ
とがなく、デバッグ時でも通常と同等のプログラム処理
を行うことが出来、デバッグの信頼性を向上できる。

【００３１】次に、本発明の他の実施の形態について説
明する。図５は、本実施の形態の割込み処理方法が適用
されるＳＶＩ発生時のデバッグ用マイクロプロセッサの
処理動作を示すフローチャートであり、インサーキット
エミュレータのモニタプログラムのうちのＳＶＩ処理動
作を示す。

【００３２】図６は、本実施の形態におけるＯＳ実行中
（フラグ「１」）であるか、またはアプリケーションプ
ログラムの実行中（フラグ「０」）であるかを示すフラ
グのフラグ格納領域と、ブレークポイントとなるブレー
クアドレス情報が格納される領域を示すアドレスが記憶
されるアドレス格納領域を示す説明図である。

【００３３】本実施の形態では、不可分処理領域が複数
存在する場合、最初の不可分処理領域に対する実行中を
示すフラグ「１」がセットされるビット位置がビット
０、次の不可分処理領域に対する実行中を示すフラグ
「１」がセットされるビット位置がビット１、さらに次
の不可分処理領域に対する実行中を示すフラグ「１」が
セットされるビット位置がビット２・・・というよう
に、ビット位置と各不可分処理領域とを１対１に対応さ
せる。さらに前記各不可分処理領域実行中のＳＶＩに対
しブレークポイントとなるブレークアドレス情報が格納
される領域を示すアドレスを、前記各不可分処理領域実
行中を示す前記各ビット位置に予め対応させておく。

【００３４】このため、前記複数の各不可分処理領域が
アクセスされると、ビット０から順番にリアルタイムＯ
Ｓなどの不可分処理領域の処理実行中であることを示す
フラグ「１」、またはアプリケーションプログラム実行
中であることを示すフラグ「０」がセットされ、また、
前記ブレークアドレス情報が格納される各領域には前記
各不可分処理領域のブレークポイントとなるブレークア
ドレス情報が格納される。このブレークアドレス情報の
格納は、予め設定する方法、またはラベルをもとに自動
的に設定する方法いずれであってもよい。

【００３５】このように、前記フラグ格納領域はリアル
タイムＯＳなどを格納した各不可分処理領域毎に対応し
て設定されており、また、前記アドレス格納領域は、前
記各フラグがセットされるビット位置に対応している。

【００３６】図７は、本実施の形態におけるリアルタイ
ムＯＳの処理動作を示すフローチャートである。本実施
の形態のインサーキットエミュレータを使用したデバッ
グ環境の構成はは、前記実施の形態と同様に図４により
示される。

【００３７】次に、動作について説明する。本実施の形
態でも、インサーキットエミュレータ９０１ａによりタ
ーゲットシステム９０４に対しユーザプログラムが動作
している。この状態で、ユーザプログラムがリアルタイ
ムＯＳなどの不可分処理領域をアクセスしたとする。こ
の結果、前記リアルタイムＯＳは図７のフローチャート
に従い処理を行う。

【００３８】先ず、図６に示すフラグ格納領域のビット
０に、リアルタイムＯＳが動作中であることを示すフラ
グ「１」をセットする（ステップＳ３１）。次に、所定
のリアルタイムＯＳ処理を行い（ステップＳ３２）、こ
のリアルタイムＯＳ処理が終了すると、前記フラグ格納
領域のビット０のフラグを「０」にクリアして（ステッ
プＳ３３）、ユーザプログラムに戻る。

【００３９】今、ホストマシン９０２が強制ブレークを
行うために、接続チャネル９０３を介してインサーキッ
トエミュレータ９０１ａ内のＩ／Ｏポート９０７を操作
して発生させたＳＶＩが、図７に示すＯＳ処理のステッ
プＳ３１とステップＳ３２の間で、ＳＶＩ入力９１１と
してデバッグ用マイクロプロセッサ９０６ａに入力され
た場合、すなわち、ＯＳ処理の不可分の部分でＳＶＩが
入力された場合を考える。

【００４０】この場合、デバッグ用マイクロプロセッサ
９０６ａはユーザプログラムの実行を中断し、図５に示
す所定のＳＶＩ処理を開始する。先ず、コンテキストを
待避させ（ステップＳ４１）、次に、図６に示したフラ
グ格納領域のビット０にセットされているフラグを確認
する（ステップＳ４２）。この場合、ＳＶＩが図７に示
すＯＳ処理のステップＳ３１とステップＳ３２の間で発
生したため、フラグ格納領域のビット０にはフラグ
「１」がセットされている。

【００４１】従って、図６の前記ビット０に対応する前
記アドレス格納領域から、前記ＯＳ処理についてのブレ
ークアドレス情報を獲得する（ステップＳ４３）。前述
したようにビット０にセットされたフラグ「１」はリア
ルタイムＯＳ実行中に対応しており、さらに前記アドレ
ス格納領域には、ブレークポイントとなるラベルＣのア
ドレスが格納されている。このためラベルＣのアドレス
にブレークポイントを設定し（ステップＳ４４）、コン
テキストを復帰させ（ステップＳ４５）、前記ブレーク
ポイントまで前記ＯＳ処理を実行する（ステップＳ４
６）。ラベルＣのアドレスは、図７に示す前記フラグ格
納領域のビット０のフラグを「０」にクリアした場所、
すなわちＯＳ処理を完了し不可分の領域を抜けた場所
（ステップＳ３３の処理後）である。ここで初めて、本
来のＳＶＩ入力による強制ブレーク処理が行われ（ステ
ップＳ４８）、ユーザプログラムが停止する。

【００４２】以上の処理は、前記ＯＳ処理などの不可分
処理領域が複数存在している場合、フラグ「１」がセッ
トされているビットに対し行われ、当該ビットに対応す
るアドレス格納領域のブレークアドレス情報をもとにス
テップＳ４８のブレーク処理が行なわれる。

【００４３】次に、図７に示すＯＳ処理のステップＳ３
１の処理前、またはステップＳ３３の処理後にＳＶＩが
デバッグ用マイクロプロセッサ９０６ａへ入力された場
合、すなわちＯＳ処理の不可分ではない部分でＳＶＩが
入力された場合を考える。デバッグ用マイクロプロセッ
サ９０６ａは、ユーザプログラムの実行を中断し、所定
のＳＶＩ処理を開始する。先ず、コンテキストを待避さ
せ（ステップＳ４１）。次に、図６に示した前記フラグ
格納領域にセットされたフラグを確認する（ステップＳ
４２）。ＳＶＩはＯＳ処理の不可分ではない部分で発生
したため、フラグ格納領域のビット０のフラグは「０」
にクリアされている。従って、直ちに強制ブレーク処理
が行われ（ステップＳ４８）、ユーザプログラムが停止
する。

【００４４】以上のように、本実施の形態によれば、一
つの汎用ライブラリ内に不可分処理領域が複数存在する
場合、または不可分処理領域を持つライブラリを複数使
用する場合でも、その構成に合わせて自由に不可分処理
領域を設定することができ、複数の不可分処理領域を持
つライブラリを複数使用する場合のＳＶＩに対し、前記
実施の形態と同様な効果を奏する。

【００４５】

【発明の効果】以上のように、本発明によれば、不可分
処理領域の最終アドレスをブレークポイントとして設定
し、前記不可分処理領域へ格納されている不可分処理プ
ログラムを割込み入力があったとき実行中であるか否か
の判定をフラグなどをもとに行い、前記不可分処理プロ
グラムの処理を実行中であると、当該不可分処理プログ
ラムを前記最終アドレスの処理終了まで実行し、前記最
終アドレスの処理が終了すると前記ターゲットシステム
上で動作するプログラムに対し前記割込み入力による強
制中断を行う構成を備えたので、記憶領域、数、サイズ
が一意的に決まらない前記不可分処理領域に対応する際
の自由度が向上する効果がある。また前記最終アドレス
と、前記フラグなどをもとに行う判定とをもとに前記割
込み入力があったときの前記不可分処理プログラムの処
理を前記前記最終アドレスまで継続する構成を備えたの
でデバッグ環境の多様性に柔軟に対応でき、前記不可分
処理領域のプログラム処理が前記割込み入力により途中
で中断されるのを回避でき、デバッグ操作を行うに際し
ての信頼性を向上できる効果がある。また、実現に必要
な仕組みをプログラム処理で実現しているため、従来の
ハードウェア環境に容易に対応できるとともに、対象と
なるデバイスに依存しないため、種々のデバッグ環境に
対応できる効果がある。また、ＳＶＩ処理に対応してい
ることにより、ＩＮＴやＮＭＩなどの他の割込みに障害
とならず、デバッグ時でも通常と同等の処理を行うこと
ができ、デバッグ時の信頼性を向上できる効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の一形態の割込み処理方法が適
用されるＳＶＩ発生時のデバッグ用マイクロプロセッサ
の処理動作を示すフローチャートである。

【図２】 本発明の実施の一形態の割込み処理方法が適
用されるプログラム処理装置における、ＯＳ実行中また
はアプリケーションプログラムの実行中であるかを示す
フラグを格納するフラグ格納領域を示す説明図である。

【図３】 本発明の実施の一形態の割込み処理方法が適
用されるプログラム処理装置におけるリアルタイムＯＳ
の処理動作を示すフローチャートである。

【図４】 本発明の実施の一形態におけるインサーキッ
トエミュレータを使用したデバッグ環境を示すブロック
図である。

【図５】 本発明の他の実施の形態の割込み処理方法が
適用されるＳＶＩ発生時のデバッグ用マイクロプロセッ
サの処理動作を示すフローチャートである。

【図６】 本発明の他の実施の形態におけるＯＳ実行中
またはアプリケーションプログラムの実行中であるかを
示すフラグのフラグ格納領域と、ブレークポイントとな
るブレークアドレス情報が格納される領域を示すアドレ
スが記憶されるアドレス格納領域を示す説明図である。

【図７】 本発明の他の実施の形態の割込み処理方法が
適用されるプログラム処理装置におけるリアルタイムＯ
Ｓの処理動作を示すフローチャートである。

【図８】 従来のインサーキットエミュレータを構成す
るデバッグ用マイクロプロセッサ内に設けられた割込み
制御回路およびその周辺回路の構成を示すブロック図で
ある。

【図９】 従来のインサーキットエミュレータのモニタ
プログラムのＳＶＩ発生時の処理動作を示すフローチャ
ートである。

【図１０】 従来のインサーキットエミュレータを使用
したデバッグ環境を示すブロック図である。

【符号の説明】

９０１ａ……インサーキットエミュレータ（デバッグシ
ステム）、９０４……ターゲットシステム、９０６ａ…
…デバッグ用マイクロプロセッサ（ブレークポイント設
定手段，不可分処理プログラム実行判定手段，割込み処
理手段）。

Claims (7)

【特許請求の範囲】 （割込み処理方法）
1. 【請求項１】 プログラム処理が不可分である不可分処
   理領域の最終アドレスを保持する最終アドレス保持ステ
   ップと、 割込み入力があったときに前記不可分処理領域のプログ
   ラム処理を実行中であるか否かを判定する不可分処理領
   域実行判定ステップと、 該不可分処理領域実行判定ステップで、前記割込み入力
   があったときに前記不可分処理領域のプログラム処理を
   実行中であると判定すると、該実行中のプログラム処理
   を前記最終アドレス保持ステップで保持した最終アドレ
   スの処理終了まで実行し、前記最終アドレスの処理が終
   了してから前記割込み入力による強制中断を行う割込み
   処理ステップとを備えた割込み処理方法。
2. 【請求項２】 前記不可分処理領域実行判定ステップ
   は、 不可分処理領域のプログラム処理を実行中であるか否か
   を示すフラグをもとに、前記不可分処理領域のプログラ
   ム処理を割込み入力があったとき実行中であるか否かを
   判定し、 前記最終アドレス保持ステップは、 前記フラグにより実行中であるか否かが示される前記不
   可分処理領域に対応させて、当該不可分処理領域の最終
   アドレスを保持することを特徴とする請求項１記載の割
   込み処理方法。
3. 【請求項３】 前記割込み入力は、 最高の優先順位を持つスーパバイザ割込み入力であるこ
   とを特徴とする請求項１または請求項２記載の割込み処
   理方法。
4. 【請求項４】 前記プログラム処理は、 不可分処理領域に格納されたリアルタイムＯＳによる実
   行処理であることを特徴とする請求項３記載の割込み処
   理方法。 （プログラム処理装置）
5. 【請求項５】 強制中断用の割込み入力を持つマイクロ
   プロセッサを用いたデバッグシステムと、該デバッグシ
   ステムがデバッグ対象としているターゲットシステム上
   で動作するプログラムを備えたプログラム処理装置にお
   いて、 プログラム処理が不可分である不可分処理プログラムを
   格納した不可分処理領域の最終アドレスをブレークポイ
   ントとして設定するブレークポイント設定手段と、 前記割込み入力があったとき、前記不可分処理領域へ格
   納されている不可分処理プログラムを実行中であるか否
   かを判定する不可分処理プログラム実行判定手段と、 該不可分処理プログラム実行判定手段が前記不可分処理
   プログラムの処理を実行中であると判定すると、前記割
   込み入力があったときに実行中の前記不可分処理プログ
   ラムを、前記ブレークポイント設定手段が設定した前記
   最終アドレスの処理終了まで実行し、前記最終アドレス
   の処理が終了すると前記ターゲットシステム上で動作す
   るプログラムに対し前記割込み入力による強制中断を行
   う割込み処理手段とを備えたプログラム処理装置。
6. 【請求項６】 前記不可分処理プログラム実行判定手段
   は、 不可分処理プログラムを実行中であるか否かを示す当該
   不可分処理プログラムにより設定されたフラグと割込み
   入力とをもとに、前記不可分処理プログラムが前記割込
   み入力のあったとき実行中であるか否かを判定し、 前記ブレークポイント設定手段は、 前記不可分処理プログラムが格納されている前記不可分
   処理領域の最終アドレスのラベルをもとにブレークポイ
   ントを設定することを特徴とする請求項５記載のプログ
   ラム処理装置。
7. 【請求項７】 前記不可分処理プログラム実行判定手段
   は、 各不可分処理プログラムにより所定のビット位置に設定
   された自不可分処理プログラムが実行中であるか否かを
   示すフラグをもとに、当該各不可分処理プログラムが前
   記割込み入力のあったとき実行中であるか否かを判定
   し、 前記ブレークポイント設定手段は、 前記フラグが設定される各ビット位置に対応して保持さ
   れている各不可分処理領域の最終アドレスをもとに、ブ
   レークポイントを設定することを特徴とする請求項５記
   載のプログラム処理装置。