JPH1131756A - Ｂｇａ型半導体装置 - Google Patents
Ｂｇａ型半導体装置Info
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- JPH1131756A JPH1131756A JP18505897A JP18505897A JPH1131756A JP H1131756 A JPH1131756 A JP H1131756A JP 18505897 A JP18505897 A JP 18505897A JP 18505897 A JP18505897 A JP 18505897A JP H1131756 A JPH1131756 A JP H1131756A
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- Japan
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- wire
- chip
- power
- power ring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 この発明は、ＢＧＡ型半導体装置に関する。
【解決手段】 この発明は、基板のチップ周辺に環状溝
を形成し、該溝中にパワーリングを収納したことを特徴
とするＢＧＡ型半導体装置を提供せんとするものであ
る。
を形成し、該溝中にパワーリングを収納したことを特徴
とするＢＧＡ型半導体装置を提供せんとするものであ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＢＧＡ型半導体
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来、ＢＧＡ型半導体装置100 は、図３
に示すように、基板101 のチップ102周辺に２個のパワ
ーリング103,104 が形成されており、１個はグランドに
つながるグランド用のパワーリング103 であり、他方は
電源につながる電源用パワーリング104 であり、これら
のパワーリング103,104 はチップ102 との間にワイヤー
ボンディングがなされている。また、チップ102 とイン
ナーリード105 との間にも他のワイヤーボンディングが
なされている。
に示すように、基板101 のチップ102周辺に２個のパワ
ーリング103,104 が形成されており、１個はグランドに
つながるグランド用のパワーリング103 であり、他方は
電源につながる電源用パワーリング104 であり、これら
のパワーリング103,104 はチップ102 との間にワイヤー
ボンディングがなされている。また、チップ102 とイン
ナーリード105 との間にも他のワイヤーボンディングが
なされている。
【０００３】
【発明が解決しようとする課題】ところが、図３中に点
線で示すように、ＢＧＡ型半導体装置100 の製造過程に
おけるワイヤーボンディング時及びモールディング工程
時に、モールド樹脂106のモールド時圧力や重み等によ
り、チップ102 に結線したワイヤー107 が倒伏したり変
形したりして、他のワイヤー107 や他のパワーリング10
3,104 と干渉して、製品不良を生起するおそれがあっ
た。
線で示すように、ＢＧＡ型半導体装置100 の製造過程に
おけるワイヤーボンディング時及びモールディング工程
時に、モールド樹脂106のモールド時圧力や重み等によ
り、チップ102 に結線したワイヤー107 が倒伏したり変
形したりして、他のワイヤー107 や他のパワーリング10
3,104 と干渉して、製品不良を生起するおそれがあっ
た。
【０００４】特に、モールドパッケージが薄型形状の装
置においては、低ループワイヤーボンディングが必要と
なるため、外側のパワーリング104 にワイヤーボンディ
ングした際に、ワイヤー107 が下方に垂れて内側のパワ
ーリング103 に干渉するおそれが多い。
置においては、低ループワイヤーボンディングが必要と
なるため、外側のパワーリング104 にワイヤーボンディ
ングした際に、ワイヤー107 が下方に垂れて内側のパワ
ーリング103 に干渉するおそれが多い。
【０００５】
【課題を解決するための手段】この発明は、基板のチッ
プ周辺に環状溝を形成し、該溝中にパワーリングを収納
したことを特徴とするＢＧＡ型半導体装置を提供せんと
するものである。
プ周辺に環状溝を形成し、該溝中にパワーリングを収納
したことを特徴とするＢＧＡ型半導体装置を提供せんと
するものである。
【０００６】
【発明の実施の形態】この発明では、基板のチップ周辺
に環状溝を形成し、該溝中にパワーリングを収納し、チ
ップとの間のワイヤーボンディングをするものであるた
め、パワーリングが溝中に内蔵され、基板面より一段低
位置にあることになる。
に環状溝を形成し、該溝中にパワーリングを収納し、チ
ップとの間のワイヤーボンディングをするものであるた
め、パワーリングが溝中に内蔵され、基板面より一段低
位置にあることになる。
【０００７】従って、ワイヤーボンディング時や、モー
ルドした際の樹脂圧力により、ワイヤーが垂れても、隣
接した他のパワーリングに干渉するおそれがない。
ルドした際の樹脂圧力により、ワイヤーが垂れても、隣
接した他のパワーリングに干渉するおそれがない。
【０００８】
【実施例】以下に、本発明の実施例について、添付図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【０００９】本発明に係るＢＧＡ型半導体装置１は、図
１及び図２に示すように、略正方形の基板２の表面上の
中央にチップ３をAgペーストを介して固着し、同チップ
３の周辺に２本の矩形枠状の環状溝5,6 を形成し、内側
の環状溝５にグランド用のパワーリング７を収納する一
方、外側の環状溝６に電源用のパワーリング８を収納
し、各パワーリング7,8 とチップ３とを金素材のボンデ
ィングワイヤー９により接続している。
１及び図２に示すように、略正方形の基板２の表面上の
中央にチップ３をAgペーストを介して固着し、同チップ
３の周辺に２本の矩形枠状の環状溝5,6 を形成し、内側
の環状溝５にグランド用のパワーリング７を収納する一
方、外側の環状溝６に電源用のパワーリング８を収納
し、各パワーリング7,8 とチップ３とを金素材のボンデ
ィングワイヤー９により接続している。
【００１０】このように、チップ３の周辺にループ状の
グランド用のパワーリング７を形成することにより、ノ
イズの浸入を遮蔽している。また、広幅のグランド用及
び電源用のパワーリング7,8 を形成することにより、グ
ランドライン及び電源ラインの電気抵抗を可及的に減少
させている。
グランド用のパワーリング７を形成することにより、ノ
イズの浸入を遮蔽している。また、広幅のグランド用及
び電源用のパワーリング7,8 を形成することにより、グ
ランドライン及び電源ラインの電気抵抗を可及的に減少
させている。
【００１１】また、ＢＧＡ型半導体装置１は、外側の環
状溝６の周辺に複数のボンディングパッド10を矩形枠状
に配列し、各ボンディングパッド10とチップ３とをボン
ディングワイヤー９により接続し、さらに、モールド樹
脂４によりチップ３を密封している。一方、基板２の裏
面に複数の半田ボール12を溶着固定し、同半田ボール12
と前記ボンディングパッド10とをそれぞれ基板２上に形
成したインナーリード13及びスルーホール14を介して接
続している。図中、15はレジスト層である。
状溝６の周辺に複数のボンディングパッド10を矩形枠状
に配列し、各ボンディングパッド10とチップ３とをボン
ディングワイヤー９により接続し、さらに、モールド樹
脂４によりチップ３を密封している。一方、基板２の裏
面に複数の半田ボール12を溶着固定し、同半田ボール12
と前記ボンディングパッド10とをそれぞれ基板２上に形
成したインナーリード13及びスルーホール14を介して接
続している。図中、15はレジスト層である。
【００１２】環状溝5,6 は、基板２の表面をエンドミル
により矩形枠状に刻設することによって形成し、さら
に、同環状溝5,6 の底面にパワーリングをアディティブ
法によりインナーリード13とともに一括して形成してい
る。
により矩形枠状に刻設することによって形成し、さら
に、同環状溝5,6 の底面にパワーリングをアディティブ
法によりインナーリード13とともに一括して形成してい
る。
【００１３】このように、基板２に環状溝5,6 を形成す
るとともに、同環状溝5,6 の底面にグランド用及び電源
用のパワーリング7,8 をそれぞれ形成しているため、パ
ワーリング7,8 が環状溝5,6 中に内蔵され、基板２の表
面より一段低い位置にあることになる。
るとともに、同環状溝5,6 の底面にグランド用及び電源
用のパワーリング7,8 をそれぞれ形成しているため、パ
ワーリング7,8 が環状溝5,6 中に内蔵され、基板２の表
面より一段低い位置にあることになる。
【００１４】そのため、図１右側に点線で示すように、
チップ３をモールド樹脂４で密封するモールド工程にお
いて、モールド圧が外側のパワーリング８に接続したボ
ンディングワイヤー９に掛かっても、ボンディングワイ
ヤー９が環状溝６のエッジに支えられるため、ボンディ
ングワイヤー９が垂れにくい構造となっている。
チップ３をモールド樹脂４で密封するモールド工程にお
いて、モールド圧が外側のパワーリング８に接続したボ
ンディングワイヤー９に掛かっても、ボンディングワイ
ヤー９が環状溝６のエッジに支えられるため、ボンディ
ングワイヤー９が垂れにくい構造となっている。
【００１５】しかも、モールド時にボンディングワイヤ
ー９が垂れたとしても、パワーリング７が基板２の表面
より一段低い位置にあるため、ボンディングワイヤー９
とパワーリング７とが干渉することはない。従って、電
源ラインとグランドラインとの短絡に起因して漏電や発
熱等を引き起こすといった製造不良を防止することがで
きる。
ー９が垂れたとしても、パワーリング７が基板２の表面
より一段低い位置にあるため、ボンディングワイヤー９
とパワーリング７とが干渉することはない。従って、電
源ラインとグランドラインとの短絡に起因して漏電や発
熱等を引き起こすといった製造不良を防止することがで
きる。
【００１６】また、図１左側に点線で示すように、モー
ルド工程におけるモールド圧でボンディングパッド10に
接続したボンディングワイヤー９が垂れても、基板２の
表面より一段低い位置にあるパワーリング7,8 と干渉す
ることがない。従って、ＢＧＡ型半導体装置１の製造に
際して、製造不良を防止でき、歩留りを向上させること
ができる。
ルド工程におけるモールド圧でボンディングパッド10に
接続したボンディングワイヤー９が垂れても、基板２の
表面より一段低い位置にあるパワーリング7,8 と干渉す
ることがない。従って、ＢＧＡ型半導体装置１の製造に
際して、製造不良を防止でき、歩留りを向上させること
ができる。
【００１７】
【発明の効果】この発明によれば、基板のチップ周辺に
環状溝を形成し、該溝中にパワーリングを収納したため
に、ワイヤーボンディング時やモールド時に、外側のパ
ワーリングとチップとの間にボンディングしたワイヤー
が垂れても基板面より一段低い位置にある他の内側のパ
ワーリングと干渉することがなく、更には、他のワイヤ
ー同志との干渉も防止することができる効果がある。
環状溝を形成し、該溝中にパワーリングを収納したため
に、ワイヤーボンディング時やモールド時に、外側のパ
ワーリングとチップとの間にボンディングしたワイヤー
が垂れても基板面より一段低い位置にある他の内側のパ
ワーリングと干渉することがなく、更には、他のワイヤ
ー同志との干渉も防止することができる効果がある。
【図１】本発明装置の平面図。
【図２】同断面側面図。
【図３】従来のＢＧＡ型半導体装置の断面側面図。
１ ＢＧＡ型半導体装置 ２ 基板 ３ チップ 5,6 環状溝 7,8 パワーリング ９ ボンディングワイヤー 10 ボンディングパッド 12 半田ボール 13 インナーリード
Claims (1)
- 【請求項１】 基板のチップ周辺に環状溝を形成し、該
溝中にパワーリングを収納したことを特徴とするＢＧＡ
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18505897A JP3723324B2 (ja) | 1997-07-10 | 1997-07-10 | Ｂｇａ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18505897A JP3723324B2 (ja) | 1997-07-10 | 1997-07-10 | Ｂｇａ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131756A true JPH1131756A (ja) | 1999-02-02 |
| JP3723324B2 JP3723324B2 (ja) | 2005-12-07 |
Family
ID=16164076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18505897A Expired - Lifetime JP3723324B2 (ja) | 1997-07-10 | 1997-07-10 | Ｂｇａ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3723324B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143886A (ja) * | 1999-11-12 | 2001-05-25 | Asahi National Lighting Co Ltd | 放電灯点灯装置 |
| US6441502B2 (en) * | 1999-12-24 | 2002-08-27 | Dainippon Printing Co., Ltd. | Member for mounting of semiconductor |
| US6707145B2 (en) * | 2000-12-29 | 2004-03-16 | Intel Corporation | Efficient multiple power and ground distribution of SMT IC packages |
-
1997
- 1997-07-10 JP JP18505897A patent/JP3723324B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143886A (ja) * | 1999-11-12 | 2001-05-25 | Asahi National Lighting Co Ltd | 放電灯点灯装置 |
| US6441502B2 (en) * | 1999-12-24 | 2002-08-27 | Dainippon Printing Co., Ltd. | Member for mounting of semiconductor |
| US6707145B2 (en) * | 2000-12-29 | 2004-03-16 | Intel Corporation | Efficient multiple power and ground distribution of SMT IC packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3723324B2 (ja) | 2005-12-07 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050513 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| TRDD | Decision of grant or rejection written | ||
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