JPH11312083A - プロセッサおよびそれを有する半導体集積回路、処理装置ならびに命令処理方法 - Google Patents
プロセッサおよびそれを有する半導体集積回路、処理装置ならびに命令処理方法Info
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- JPH11312083A JPH11312083A JP10365288A JP36528898A JPH11312083A JP H11312083 A JPH11312083 A JP H11312083A JP 10365288 A JP10365288 A JP 10365288A JP 36528898 A JP36528898 A JP 36528898A JP H11312083 A JPH11312083 A JP H11312083A
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- 238000003672 processing method Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 239000000872 buffer Substances 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 5
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 11
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 11
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 8
- 101000585359 Homo sapiens Suppressor of tumorigenicity 20 protein Proteins 0.000 description 4
- 102100029860 Suppressor of tumorigenicity 20 protein Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 102100028626 4-hydroxyphenylpyruvate dioxygenase Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 241000334937 Hypsypops rubicundus Species 0.000 description 1
- 108700012361 REG2 Proteins 0.000 description 1
- 101150108637 REG2 gene Proteins 0.000 description 1
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 1
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】
【課題】 命令セットの拡張を行うことができるプロセ
ッサおよび半導体回路、処理装置ならびに命令処理方法
を得る。 【解決手段】 プロセッサは、一般にオペレーション部
分とオペランド部分で形成された１セットの命令を備え
ている。少なくとも１つの命令に関しては、オペランド
部分がプロセッサの動作制御信号を表している。この点
で、命令セットをユーザ自身の要求に適合させるため
に、命令セットの拡張を行うことができる。したがっ
て、プロセッサの制御器は、１つのこのような命令を受
信すると、その出力をその入力へ接続し、このような内
部動作制御信号を解釈することなく転送する。
ッサおよび半導体回路、処理装置ならびに命令処理方法
を得る。 【解決手段】 プロセッサは、一般にオペレーション部
分とオペランド部分で形成された１セットの命令を備え
ている。少なくとも１つの命令に関しては、オペランド
部分がプロセッサの動作制御信号を表している。この点
で、命令セットをユーザ自身の要求に適合させるため
に、命令セットの拡張を行うことができる。したがっ
て、プロセッサの制御器は、１つのこのような命令を受
信すると、その出力をその入力へ接続し、このような内
部動作制御信号を解釈することなく転送する。
Description
【０００１】
【発明の属する分野】この発明は、内部制御命令を備え
たコンピュータのプロセッサに関し、詳細には、ユーザ
の選択にしたがって適応できるプロセッサおよびそれを
有する半導体集積回路、処理装置ならびに命令処理方法
に関するものである。
たコンピュータのプロセッサに関し、詳細には、ユーザ
の選択にしたがって適応できるプロセッサおよびそれを
有する半導体集積回路、処理装置ならびに命令処理方法
に関するものである。
【０００２】
【従来技術】プロセッサのアーキテクチャに関する参考
書は、例えば、エル．シミニエラおよびエイ・バセレン
ツアノ著、「高度マイクロプロセッサ アーキテクチ
ャ」、アディソン・ウェスレイ、１９８７年、であり、
この書には、ＣＩＳＣ（コンプレツクス インストラク
ション セット）およびＲＩＳＣ（リデュースド イン
ストラクション セット）構成などの慣習的および先端
的アーキテクチャが、示されている。
書は、例えば、エル．シミニエラおよびエイ・バセレン
ツアノ著、「高度マイクロプロセッサ アーキテクチ
ャ」、アディソン・ウェスレイ、１９８７年、であり、
この書には、ＣＩＳＣ（コンプレツクス インストラク
ション セット）およびＲＩＳＣ（リデュースド イン
ストラクション セット）構成などの慣習的および先端
的アーキテクチャが、示されている。
【０００３】実際に、プロセッサの演算能力を高めるた
めに、実行される二つの相対するコースがあり、第一の
コースは、非常に強力であるが、実行が遅い複数の複合
命令（ＣＩＳＣ）をプロセッサに持たせていることから
構成しており、第二のコースは、強力ではないが、実行
が速い幾つかの簡単な命令（ＲＩＳＣ）を持たせている
ことから構成している。
めに、実行される二つの相対するコースがあり、第一の
コースは、非常に強力であるが、実行が遅い複数の複合
命令（ＣＩＳＣ）をプロセッサに持たせていることから
構成しており、第二のコースは、強力ではないが、実行
が速い幾つかの簡単な命令（ＲＩＳＣ）を持たせている
ことから構成している。
【０００４】
【発明が解決しようとする課題】明快な解決策は、プロ
セッサのユーザに対し、各命令を最も便利な折衷（実行
速度と命令の複雑性との）にすることである。しかし、
これは、徹底的に実行することができず、その結果、多
様なプロセッサが、異なるタイプのアプリケーションの
ために市場に提供されている。
セッサのユーザに対し、各命令を最も便利な折衷（実行
速度と命令の複雑性との）にすることである。しかし、
これは、徹底的に実行することができず、その結果、多
様なプロセッサが、異なるタイプのアプリケーションの
ために市場に提供されている。
【０００５】
【課題を解決するための手段】この発明の実施態様は、
ユーザにより容易に拡張され、およびまたは専用化され
る一組の命令をプロセッサに持たせることにより、概要
説明した問題を解決している。
ユーザにより容易に拡張され、およびまたは専用化され
る一組の命令をプロセッサに持たせることにより、概要
説明した問題を解決している。
【０００６】この実施態様のプロセッサは、オペランド
部分がプロセッサの動作を制御する制御信号を表してい
る、少なくとも１つの制御命令を備えている。この点
で、この命令セットの拡張はシミュレートされる。
部分がプロセッサの動作を制御する制御信号を表してい
る、少なくとも１つの制御命令を備えている。この点
で、この命令セットの拡張はシミュレートされる。
【０００７】したがって、この発明によるプロセッサの
制御器は、このような内部動作制御信号を解釈すること
なく送るように、上記の命令を受けると、その出力をそ
の入力へ接続することができる。
制御器は、このような内部動作制御信号を解釈すること
なく送るように、上記の命令を受けると、その出力をそ
の入力へ接続することができる。
【０００８】他の面から、この発明の他の実施態様は、
集積回路と、プロセッサが有利に内蔵される処理装置と
を意図している。
集積回路と、プロセッサが有利に内蔵される処理装置と
を意図している。
【０００９】
【発明の実施の形態】図１を考察すると、従来技術のプ
ロセッサが、動作制御入力ＣＯを有するオペレーティン
グブロックの複数のＨＰＤ、現在のアドレス出力ＣＡと
現在のデータ入力／出力ＣＤ、および命令入力２と前記
制御入力ＣＯへ接続された制御出力とを有する制御器Ｕ
Ｃから構成しており、制御バスＢＣ、データバスＢＤ、
およびアドレスバスＢＡが、一般にすべて双方向にプロ
セッサ内に配置されている。これらの内部バスは対応す
る外部バスへ接続されており、制御バスＢＣは制御器Ｕ
Ｃへ接続され、データバスＢＤは命令入力２と現在デー
タ入力／出力のＣＤとへ接続され、アドレスバスＢＡは
現在アドレス出力ＣＡへ接続されている。
ロセッサが、動作制御入力ＣＯを有するオペレーティン
グブロックの複数のＨＰＤ、現在のアドレス出力ＣＡと
現在のデータ入力／出力ＣＤ、および命令入力２と前記
制御入力ＣＯへ接続された制御出力とを有する制御器Ｕ
Ｃから構成しており、制御バスＢＣ、データバスＢＤ、
およびアドレスバスＢＡが、一般にすべて双方向にプロ
セッサ内に配置されている。これらの内部バスは対応す
る外部バスへ接続されており、制御バスＢＣは制御器Ｕ
Ｃへ接続され、データバスＢＤは命令入力２と現在デー
タ入力／出力のＣＤとへ接続され、アドレスバスＢＡは
現在アドレス出力ＣＡへ接続されている。
【００１０】オペレーティングプロセッサの複数のＨＰ
Ｄには、例えば、累算器ＡＣＣ、プログラムカウントレ
ジスタＰＣ、数個の作業レジスタ（その中の二つＲＥＧ
１とＲＥＧ２が示されている）、算術論理演算器ＡＬ
Ｕ、およびタイミング器ＴＩＭがある。これらのオペレ
ーティングブロックは、それぞれ、１つ以上の動作制御
入力（まとめてＣＯで表されている）を備えており、そ
れらが行う動作により、データ入力／出力ＣＤおよびま
たはアドレス入力ＣＡへ接続されている。
Ｄには、例えば、累算器ＡＣＣ、プログラムカウントレ
ジスタＰＣ、数個の作業レジスタ（その中の二つＲＥＧ
１とＲＥＧ２が示されている）、算術論理演算器ＡＬ
Ｕ、およびタイミング器ＴＩＭがある。これらのオペレ
ーティングブロックは、それぞれ、１つ以上の動作制御
入力（まとめてＣＯで表されている）を備えており、そ
れらが行う動作により、データ入力／出力ＣＤおよびま
たはアドレス入力ＣＡへ接続されている。
【００１１】制御器ＵＣの基本任務は、その入力２に受
信された命令を解釈し、オペレーティングブロックに対
し適切な内部動作制御信号をその出力ＣＯに発生するこ
とである。制御バスＢＣの任務とバスにより伝搬された
外部制御信号により送られた意味は、この発明には関係
なく、文献から周知であるので、ここではこれ以上考察
されない。
信された命令を解釈し、オペレーティングブロックに対
し適切な内部動作制御信号をその出力ＣＯに発生するこ
とである。制御バスＢＣの任務とバスにより伝搬された
外部制御信号により送られた意味は、この発明には関係
なく、文献から周知であるので、ここではこれ以上考察
されない。
【００１２】図２に関し、図１のブロックの命令セット
は、例えば、命令ＡＤＤ、ＬＯＡＤ、ＩＮＣ−ＡＣＣ、
ＪＭＰ−ＲＥＬ、ＪＭＰ−ＡＢＳ、およびそれ以上の多
くの命令からなっている。これらの命令は、以降に説明
するように、オペランドを必要としない命令ＩＮＣ−Ａ
ＣＣを除いて、一定長さのオペレーション部分Ｓ１−例
えば、命令コードＯＰＣの１バイト（８ビット）−およ
び変動長さのオペランド部分Ｓ２−例えば、１，２，３
データＤＡＴまたはアドレスＡＤＲバイト、または総称
オペランドＯＰ−で形成されている。
は、例えば、命令ＡＤＤ、ＬＯＡＤ、ＩＮＣ−ＡＣＣ、
ＪＭＰ−ＲＥＬ、ＪＭＰ−ＡＢＳ、およびそれ以上の多
くの命令からなっている。これらの命令は、以降に説明
するように、オペランドを必要としない命令ＩＮＣ−Ａ
ＣＣを除いて、一定長さのオペレーション部分Ｓ１−例
えば、命令コードＯＰＣの１バイト（８ビット）−およ
び変動長さのオペランド部分Ｓ２−例えば、１，２，３
データＤＡＴまたはアドレスＡＤＲバイト、または総称
オペランドＯＰ−で形成されている。
【００１３】命令は次の意味を伝える。 ＡＤＤ・・・第一オペランドＯＰ１に対応するレジスタ
の内容と第二オペランドＯＰ２の内容を一緒に加え、そ
の結果を累算器レジスタに置く。 ＬＯＡＤ・・・オペランドＡＤＲに対応するアドレスに
より識別されたメモリの内容を累算器レジスタへロード
する。 ＩＮＣ−ＡＣＣ・・・累算器レジスタの内容を増加す
る。 ＪＭＰ−ＲＥＬ・・・アドレスにより識別されたメモリ
ワード内に含まれた、プログラムカウントレジスタＰＣ
の内容とオペランドＤＡＴの合計である命令を実行する
ため飛び越す。 ＪＭＰ−ＡＢＳ・・・オペランドＡＤＲに対応するアド
レスにより識別されたメモリワード内に含まれた命令を
実行するため飛び越す。
の内容と第二オペランドＯＰ２の内容を一緒に加え、そ
の結果を累算器レジスタに置く。 ＬＯＡＤ・・・オペランドＡＤＲに対応するアドレスに
より識別されたメモリの内容を累算器レジスタへロード
する。 ＩＮＣ−ＡＣＣ・・・累算器レジスタの内容を増加す
る。 ＪＭＰ−ＲＥＬ・・・アドレスにより識別されたメモリ
ワード内に含まれた、プログラムカウントレジスタＰＣ
の内容とオペランドＤＡＴの合計である命令を実行する
ため飛び越す。 ＪＭＰ−ＡＢＳ・・・オペランドＡＤＲに対応するアド
レスにより識別されたメモリワード内に含まれた命令を
実行するため飛び越す。
【００１４】この発明のプロセッサにおいて、図２にＣ
ＮＴＲで表示され、オペレーション部分Ｓ１とオペラン
ド部分Ｓ２の形で形成された少なくとも１つの命令があ
り、そこには、図２の７バイトに相当するオペランド部
分が、プロセッサの内部（および、あるとしても外部）
動作制御信号を表す。
ＮＴＲで表示され、オペレーション部分Ｓ１とオペラン
ド部分Ｓ２の形で形成された少なくとも１つの命令があ
り、そこには、図２の７バイトに相当するオペランド部
分が、プロセッサの内部（および、あるとしても外部）
動作制御信号を表す。
【００１５】命令ＣＮＴＲにより、すべての新しい動作
は、新しい動作を実行する制御信号の値に対応するオペ
ランドデータにより、実行される（オペレーティングブ
ロックと複数のＨＰＤ内の接続とにより可能になり）。
例えば、命令ＣＮＴＲにより、レジスタＲＥＧ１とＲＥ
Ｇ２は、メモリから同時にロードされる。命令ＣＮＴＲ
を受け取るステップは、他の命令のステップより、明ら
かに時間がかかるが（図２の実施例において、６バイト
が、せいぜい４バイトの代わりに受け入れなければなら
ない）、命令の解釈活動がほとんど完全に不在であるこ
とにより補償される。
は、新しい動作を実行する制御信号の値に対応するオペ
ランドデータにより、実行される（オペレーティングブ
ロックと複数のＨＰＤ内の接続とにより可能になり）。
例えば、命令ＣＮＴＲにより、レジスタＲＥＧ１とＲＥ
Ｇ２は、メモリから同時にロードされる。命令ＣＮＴＲ
を受け取るステップは、他の命令のステップより、明ら
かに時間がかかるが（図２の実施例において、６バイト
が、せいぜい４バイトの代わりに受け入れなければなら
ない）、命令の解釈活動がほとんど完全に不在であるこ
とにより補償される。
【００１６】このようにして、各ユーザは、ユーザの特
有のアプリケーショをが必要とするとき、特定の命令を
標準の命令セットへ加えることができるようになる。
有のアプリケーショをが必要とするとき、特定の命令を
標準の命令セットへ加えることができるようになる。
【００１７】この拡張は、標準命令の実行の効率を犠牲
にせず、プロセッサ命令インタプリタの回路の複雑さも
無く、達成される。
にせず、プロセッサ命令インタプリタの回路の複雑さも
無く、達成される。
【００１８】多様な実行可能なコースに関し、オペラン
ド部分がすべての（代表的）内部プロセッサ動作制御信
号を表すコースが、最も単純に実行される。
ド部分がすべての（代表的）内部プロセッサ動作制御信
号を表すコースが、最も単純に実行される。
【００１９】この場合、プログラム実行の流れの制御
が、プログラマの効果を減じるならば、プログラムカウ
ントレジスタＰＣへの制御信号を除いて、オペランド部
分がプロセッサ動作のすべての内部制御信号を表すよう
にすることは、より便利であり、そうすれば、レジスタ
ＰＣは制御器ＵＣにより従来通りに管理される。
が、プログラマの効果を減じるならば、プログラムカウ
ントレジスタＰＣへの制御信号を除いて、オペランド部
分がプロセッサ動作のすべての内部制御信号を表すよう
にすることは、より便利であり、そうすれば、レジスタ
ＰＣは制御器ＵＣにより従来通りに管理される。
【００２０】あるいは、多数の命令が送られ、その各オ
ペランド部分は、離散した数セットの（代表的）内部プ
ロセッサ動作制御信号を表し、したがって、制御命令の
長さは非常に減少される。これのセットは分離されてい
るか、または部分的に相互に交差する。
ペランド部分は、離散した数セットの（代表的）内部プ
ロセッサ動作制御信号を表し、したがって、制御命令の
長さは非常に減少される。これのセットは分離されてい
るか、または部分的に相互に交差する。
【００２１】図３に関し、制御器ＵＣは、他の従来のプ
ロセッサ内の有限状態マシンであってもよく、制御器Ｕ
Ｃの入力２へ接続された第一入力を有する近似状態論理
回路ＳＳＬ、回路ＳＳＬの出力へ接続された入力と回路
ＳＳＬの第二入力へ接続された出力とを有する状態メモ
リＳＳＭ、および、制御器ＵＣの入力２へ接続された第
一入力とメモリＳＳＭの出力へ接続された第二入力とを
有する出力論理回路ＯＬを有することができ、メモリＳ
ＳＭはクロック信号の入力ＣＬＫも有する。
ロセッサ内の有限状態マシンであってもよく、制御器Ｕ
Ｃの入力２へ接続された第一入力を有する近似状態論理
回路ＳＳＬ、回路ＳＳＬの出力へ接続された入力と回路
ＳＳＬの第二入力へ接続された出力とを有する状態メモ
リＳＳＭ、および、制御器ＵＣの入力２へ接続された第
一入力とメモリＳＳＭの出力へ接続された第二入力とを
有する出力論理回路ＯＬを有することができ、メモリＳ
ＳＭはクロック信号の入力ＣＬＫも有する。
【００２２】回路ＯＬの出力は、制御器ＵＣの出力ＯＣ
へ直接に接続されているか、または、図３に示されたラ
ッチング機構を経て接続されている。ラッチング機構
は、回路ＯＬの出力へ接続された第一入力を有し、か
つ、回路ＯＬの個々の出力へ接続された選択入力ＳＥＬ
２を有するマルチプレクサＭＵＸ２、マルチプレクサＭ
ＵＸ２の出力へ接続された入力と、出力ＣＯとマルチプ
レクサＭＵＸ２の第二入力の両方へ接続された出力を有
する出力メモリＯＭから構成している。メモリＯＭは、
クロック信号の入力ＣＬＫも有する。あるいは、制御器
はマイクロプログラムされる。
へ直接に接続されているか、または、図３に示されたラ
ッチング機構を経て接続されている。ラッチング機構
は、回路ＯＬの出力へ接続された第一入力を有し、か
つ、回路ＯＬの個々の出力へ接続された選択入力ＳＥＬ
２を有するマルチプレクサＭＵＸ２、マルチプレクサＭ
ＵＸ２の出力へ接続された入力と、出力ＣＯとマルチプ
レクサＭＵＸ２の第二入力の両方へ接続された出力を有
する出力メモリＯＭから構成している。メモリＯＭは、
クロック信号の入力ＣＬＫも有する。あるいは、制御器
はマイクロプログラムされる。
【００２３】この発明のプロセッサにおいて、回路部
（ＤＥＣ，ＢＵＦ−０・・・ＢＵＦ−６，ＭＵＸ１）
が、情報が入力から出力へ送られるように、出力ＣＯか
ら入力２へ接続する制御器ＵＣに加えられる。
（ＤＥＣ，ＢＵＦ−０・・・ＢＵＦ−６，ＭＵＸ１）
が、情報が入力から出力へ送られるように、出力ＣＯか
ら入力２へ接続する制御器ＵＣに加えられる。
【００２４】一般に、出力ＣＯの数（図３の実施例にお
いて５６）は、入力２の数（図３の実施例において８）
よりはるかに大きいので、制御器ＵＣがバッファ論理回
路ＢＵＦ−６・・・ＢＵＦ−６を有するように構成され
ている。したがって、入力２から回路ＢＵＦへの情報の
転送が連続的時間位相で行われ、回路ＢＵＦから出力Ｃ
Ｏへの情報の転送が１つの時間位相において行われるよ
うに、入力２と出力ＣＯとの接続が、この回路により設
定されている。
いて５６）は、入力２の数（図３の実施例において８）
よりはるかに大きいので、制御器ＵＣがバッファ論理回
路ＢＵＦ−６・・・ＢＵＦ−６を有するように構成され
ている。したがって、入力２から回路ＢＵＦへの情報の
転送が連続的時間位相で行われ、回路ＢＵＦから出力Ｃ
Ｏへの情報の転送が１つの時間位相において行われるよ
うに、入力２と出力ＣＯとの接続が、この回路により設
定されている。
【００２５】制御命令ＣＮＴＲの長さを短くするため、
制御信号の符号化が考えられる。例えば、計算器ＡＬＵ
が８種類の異なる算術／論理動作を行うことができ、か
つ、使用可能な８個の動作制御入力を有するならば、命
令ＣＮＴＲ内に符号化された三つのビットは、十分であ
る。この場合、制御器ＵＣは、復号論理回路（図３の実
施例から省略されている）を必要とし、入力２と出力Ｃ
Ｏはこの回路により接続されている。
制御信号の符号化が考えられる。例えば、計算器ＡＬＵ
が８種類の異なる算術／論理動作を行うことができ、か
つ、使用可能な８個の動作制御入力を有するならば、命
令ＣＮＴＲ内に符号化された三つのビットは、十分であ
る。この場合、制御器ＵＣは、復号論理回路（図３の実
施例から省略されている）を必要とし、入力２と出力Ｃ
Ｏはこの回路により接続されている。
【００２６】言うまでもないが、制御器ＵＣは、制御命
令ＣＮＴＲとその他の命令との間を識別することができ
なければならない。そのために、制御器は、少なくとも
その中の１つがオペレーション部分と動作制御信号の値
を表すオペランド部分とで形成されている命令セットを
解釈するために配列された命令インタプリタ（ＳＳＬ，
ＳＳＭ，ＯＬ）を有する。
令ＣＮＴＲとその他の命令との間を識別することができ
なければならない。そのために、制御器は、少なくとも
その中の１つがオペレーション部分と動作制御信号の値
を表すオペランド部分とで形成されている命令セットを
解釈するために配列された命令インタプリタ（ＳＳＬ，
ＳＳＭ，ＯＬ）を有する。
【００２７】図３の実施態様において、８個の入力２
は、７個のバッファＢＵＦ−０，ＢＵＦ−１，ＢＵＦ−
２，ＢＵＦ−３，ＢＵＦ−５，ＢＵＦ−６へ平行に接続
されており、バッファＢＵＦの出力は、マルチプレクサ
ＭＵＸ１の５６個の第一入力され、マルチプレクサＭＵ
Ｘ１の第二入力は、回路ＯＬの出力へ接続され、このマ
ルチプレクサの１つの選択入力ＳＥＬ１は、回路ＯＬの
個々の出力へ接続され、マルチプレクサＭＵＸ１の出力
は、マルチプレクサＭＵＸ２の第一入力へ接続され、バ
ッファＢＵＦもまた、クロック信号の入力ＣＬＫ（簡潔
のため図３から省略）と、復号器ＤＥＣへそれぞれ接続
された起動入力とを有する。
は、７個のバッファＢＵＦ−０，ＢＵＦ−１，ＢＵＦ−
２，ＢＵＦ−３，ＢＵＦ−５，ＢＵＦ−６へ平行に接続
されており、バッファＢＵＦの出力は、マルチプレクサ
ＭＵＸ１の５６個の第一入力され、マルチプレクサＭＵ
Ｘ１の第二入力は、回路ＯＬの出力へ接続され、このマ
ルチプレクサの１つの選択入力ＳＥＬ１は、回路ＯＬの
個々の出力へ接続され、マルチプレクサＭＵＸ１の出力
は、マルチプレクサＭＵＸ２の第一入力へ接続され、バ
ッファＢＵＦもまた、クロック信号の入力ＣＬＫ（簡潔
のため図３から省略）と、復号器ＤＥＣへそれぞれ接続
された起動入力とを有する。
【００２８】復号器ＤＥＣは、回路ＯＬの個々の出力へ
接続された三つの入力を有し、８個の出力の中の１つ
は、使用されておらず、図３から省略されている。回路
ＯＬは、プログラムカウントレジスタＰＣへの増加制御
信号ＩＮＣ−ＰＣの個々の分離された出力を備えている
ことを付記しておく。
接続された三つの入力を有し、８個の出力の中の１つ
は、使用されておらず、図３から省略されている。回路
ＯＬは、プログラムカウントレジスタＰＣへの増加制御
信号ＩＮＣ−ＰＣの個々の分離された出力を備えている
ことを付記しておく。
【００２９】制御器ＵＣの動作は、図４の状態変移図に
よりさらに明確に説明される。始動時点において、制御
器は状態ＳＴ００にある。
よりさらに明確に説明される。始動時点において、制御
器は状態ＳＴ００にある。
【００３０】命令ＣＮＴＲを受けると、制御器は状態Ｓ
Ｔ１０へ進み、ＳＥＬ１は「０」にセットされ、ＳＥＬ
２は「０」にセットされ、ＤＥＣは「０００」にセット
され、ＩＮＣ−ＰＣは、活動状態にセットされ、メモリ
はここでアドレスされる。
Ｔ１０へ進み、ＳＥＬ１は「０」にセットされ、ＳＥＬ
２は「０」にセットされ、ＤＥＣは「０００」にセット
され、ＩＮＣ−ＰＣは、活動状態にセットされ、メモリ
はここでアドレスされる。
【００３１】クロックパルスを受けると、制御器は状態
ＳＴ１１へ進み、ＳＥＬ１とＳＥＬ２およびＤＥＣは、
安定状態のままであり、ＩＮＣ−ＰＣは非活動状態であ
り、最初のバイトはここでバッファＢＵＦ−０へ格納さ
れる。
ＳＴ１１へ進み、ＳＥＬ１とＳＥＬ２およびＤＥＣは、
安定状態のままであり、ＩＮＣ−ＰＣは非活動状態であ
り、最初のバイトはここでバッファＢＵＦ−０へ格納さ
れる。
【００３２】クロックパルスを受けると、制御器ＵＣ
は、状態ＳＴ１０へ進み、ＳＥＬ１は「０」にセットさ
れ、ＳＥＬ２は「０」にセットされ、ＤＥＣは「００
１」にセットされ、ＩＮＣ−ＰＣは活動状態へセットさ
れ、メモリはここでアドレスされる。
は、状態ＳＴ１０へ進み、ＳＥＬ１は「０」にセットさ
れ、ＳＥＬ２は「０」にセットされ、ＤＥＣは「００
１」にセットされ、ＩＮＣ−ＰＣは活動状態へセットさ
れ、メモリはここでアドレスされる。
【００３３】状態ＳＴ１０，ＳＴ１１は、すべてのバッ
ファＢＵＦがデータをロードされるまで反復され、その
後、制御器は状態ＳＴ１２へ進み、ＳＥＬ１は「０」に
セットされ、ＳＥＬ２は「１」にセットされ、ＩＮＣ−
ＰＣは活動状態にセットされ、制御信号はここで、出力
ＣＯへ送られ、準備がメモリからの次の命令を受けるた
めに行われる。
ファＢＵＦがデータをロードされるまで反復され、その
後、制御器は状態ＳＴ１２へ進み、ＳＥＬ１は「０」に
セットされ、ＳＥＬ２は「１」にセットされ、ＩＮＣ−
ＰＣは活動状態にセットされ、制御信号はここで、出力
ＣＯへ送られ、準備がメモリからの次の命令を受けるた
めに行われる。
【００３４】クロックパルスを受けると、制御器は最初
の状態ＳＴ００へ戻り、ＳＥＬ２は「０」にセットさ
れ、ＩＮＣ−ＰＣは非活動状態にセットされ、次に、丁
度受け取った命令のオペレーティングコードＯＰＣが復
号される。
の状態ＳＴ００へ戻り、ＳＥＬ２は「０」にセットさ
れ、ＩＮＣ−ＰＣは非活動状態にセットされ、次に、丁
度受け取った命令のオペレーティングコードＯＰＣが復
号される。
【００３５】クロックパルスを受け、復号化動作の結果
にしたがい、制御器は状態ＳＴ１１または状態ＳＴ２０
へ進む。
にしたがい、制御器は状態ＳＴ１１または状態ＳＴ２０
へ進む。
【００３６】通常の命令が受け取られると、制御器は状
態ＳＴ２０へ進み、ＳＥＬ１は「１」にセットされ、Ｓ
ＥＬ２は「０」にセットされ、ＩＮＣ−ＰＣは活動状態
にセットされ、メモリがここでアドレスされる。
態ＳＴ２０へ進み、ＳＥＬ１は「１」にセットされ、Ｓ
ＥＬ２は「０」にセットされ、ＩＮＣ−ＰＣは活動状態
にセットされ、メモリがここでアドレスされる。
【００３７】クロックパルスを受けると、制御器は状態
ＳＴ２１へ進み、ＳＥＬ１とＳＥＬ２は安定状態のまま
であり、ＩＮＣ−ＰＣは非活動状態にセットされ、オペ
ランドの第一バイトがここで受け取られる。
ＳＴ２１へ進み、ＳＥＬ１とＳＥＬ２は安定状態のまま
であり、ＩＮＣ−ＰＣは非活動状態にセットされ、オペ
ランドの第一バイトがここで受け取られる。
【００３８】クロックパルスを受けると、制御器は状態
ＳＴ２０へ進み、ＳＥＬ１は「１」にセットされ、ＳＥ
Ｌ２は「０」にセットされ、ＩＮＣ−ＰＣは活動状態に
セットされ、メモリはここでアドレスされる。
ＳＴ２０へ進み、ＳＥＬ１は「１」にセットされ、ＳＥ
Ｌ２は「０」にセットされ、ＩＮＣ−ＰＣは活動状態に
セットされ、メモリはここでアドレスされる。
【００３９】状態ＳＴ２０とＳＴ２１は、命令が完全に
受け取られるまで、反復され、これに続いて、制御器は
状態ＳＴ２２へ進み、ＳＥＬ１は「１」にセットされ、
ＳＥＬ２は「１」にセットされ、ＩＮＣ−ＰＣは活動状
態にセットされ、このようにして、制御信号が出力ＣＯ
へ送られ、準備がメモリからの次の命令を受けるために
行われる。
受け取られるまで、反復され、これに続いて、制御器は
状態ＳＴ２２へ進み、ＳＥＬ１は「１」にセットされ、
ＳＥＬ２は「１」にセットされ、ＩＮＣ−ＰＣは活動状
態にセットされ、このようにして、制御信号が出力ＣＯ
へ送られ、準備がメモリからの次の命令を受けるために
行われる。
【００４０】クロックパルスを受けると、制御器は最初
の状態ＳＴ００へ戻り、ＳＥＬ２は「０」にセットさ
れ、ＩＮＣ−ＰＣは非活動状態にセットされ、次に、丁
度受け取った命令のオペレーティングコードＯＰＣが復
号される。
の状態ＳＴ００へ戻り、ＳＥＬ２は「０」にセットさ
れ、ＩＮＣ−ＰＣは非活動状態にセットされ、次に、丁
度受け取った命令のオペレーティングコードＯＰＣが復
号される。
【００４１】上記流れは、プロセッサの動作を通じてそ
れ自身繰り返す。
れ自身繰り返す。
【００４２】このプロセッサは、半導体集積回路、また
は単一あるいは多数のタイプの処理装置に有利に接続さ
れることが分かるだろう。
は単一あるいは多数のタイプの処理装置に有利に接続さ
れることが分かるだろう。
【００４３】前述の説明から、この発明の特定の実施態
様が、例証のために説明されているが、多様な変形が、
この発明の精神と範囲から逸脱することなく、行われる
ことが分かるだろう。したがって、この発明は、添付請
求の範囲によることを除いては、限定されない。
様が、例証のために説明されているが、多様な変形が、
この発明の精神と範囲から逸脱することなく、行われる
ことが分かるだろう。したがって、この発明は、添付請
求の範囲によることを除いては、限定されない。
【図１】 従来技術のプロセッサの構成図の概要を示し
ている。
ている。
【図２】 この発明によるプロセッサの一組の命令の部
分図である。
分図である。
【図３】 この発明によるプロセッサ内の制御器の構成
図である。
図である。
【図４】 図３の制御器の状態変移図の概要を示してい
る。
る。
ＰＣ プログラムカウントレジスタ、ＵＣ 制御器、Ｓ
ＳＬ 近似状態論理回路、ＳＳＭ 状態メモリ、ＯＬ
出力論理回路、ＣＬＫ クロック信号入力、ＣＯ制御器
の出力、ＭＵＸ１ マルチプレクサ、ＭＵＸ２ マルチ
プレクサ、ＳＥＬ１ ＭＵＸ１の選択入力、ＳＥＬ２
ＭＵＸ２の選択入力、ＯＭ 出力メモリ、ＣＮＴＲ 制
御命令、ＢＵＦ バッファ論理回路、ＤＥＣ デコー
ダ。
ＳＬ 近似状態論理回路、ＳＳＭ 状態メモリ、ＯＬ
出力論理回路、ＣＬＫ クロック信号入力、ＣＯ制御器
の出力、ＭＵＸ１ マルチプレクサ、ＭＵＸ２ マルチ
プレクサ、ＳＥＬ１ ＭＵＸ１の選択入力、ＳＥＬ２
ＭＵＸ２の選択入力、ＯＭ 出力メモリ、ＣＮＴＲ 制
御命令、ＢＵＦ バッファ論理回路、ＤＥＣ デコー
ダ。
フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ダビド・テジ フランス国、01210 フェルネイ・ヴォル テール、シュマン・ヴェラプランシュ・ブ ルーレー 48 (72)発明者 フランチェスコ・ニノ・マッモリーティ イタリア国、88013 ダーサ、ヴィア・ガ リバルディ 16 (72)発明者 フランチェスコ・バンバーチ イタリア国、98124 メッシナ、ヴィア・ エッセ・カルロ・サリタ 41／アー エン ネ 12
Claims (16)
- 【請求項１】 少なくとも１つがオペレーション部分と
オペランド部分とで形成されている所定の命令セットか
ら、命令を実行するように構成されたプロセッサにおい
て、前記セットは、プロセッサの動作を制御する制御信
号を表すオペランド部分を有する少なくとも１つの命令
を有することを特徴とするプロセッサ。 - 【請求項２】 前記プロセッサは、内部制御信号を有
し、少なくとも１つの命令は、オペランド部分がプロセ
ッサの動作の内部制御信号のすべてを表す命令を有する
ことを特徴とする請求項１に記載のプロセッサ。 - 【請求項３】 前記プロセッサは、プログラムカウンタ
レジスタと内部制御信号を有し、少なくとも１つの命令
は、プログラムカウンタレジスタを制御する信号を除い
て、オペランド部分がプロセッサの動作の内部制御信号
のすべてを表す命令を有することを特徴とする請求項１
に記載のプロセッサ。 - 【請求項４】 少なくとも１つの命令は、各オペランド
部分がプロセッサの動作の異なる内部制御信号のセット
を表す多数の命令を有することを特徴とする請求項１に
記載のプロセッサ。 - 【請求項５】 動作制御入力を有する複数のオペレーテ
ィングブロックと、命令入力を有し、かつ、制御器へ接
続された制御出力を有する前記制御器にして、前記制御
器がその入力に受信された命令を解釈し、その結果、前
記オペレーティングブロックの動作制御信号をその出力
に発生するように適応され、前記制御器が、情報を入力
から出力へ転送するため、その出力をその入力へ接続す
るように適応される前記制御器とを有することを特徴と
するプロセッサ。 - 【請求項６】 前記制御器は、バッファ論理回路（ＢＵ
Ｆ−０，…，ＢＵＦ−６）を含み、入力から前記回路へ
の情報の転送が連続時間位相で行われ、かつ、前記回路
から出力への情報の転送が単一時間位相で行われるよう
に、前記接続が前記回路により行われることを特徴とす
る請求項５に記載のプロセッサ。 - 【請求項７】 前記制御器は、復号論理回路を含み、前
記接続が前記回路により行われることを特徴とする請求
項５に記載のプロセッサ。 - 【請求項８】 前記制御器は、少なくとも１つの命令が
オペレーション部分とオペランド部分で形成されている
１つの命令セットを解釈するように配列された命令イン
タプリタを含み、オペランド部分が前記動作制御信号の
値を表していることを特徴とする請求項５に記載のプロ
セッサ。 - 【請求項９】 請求項５に記載のプロセッサを有するこ
とを特徴とする半導体集積回路。 - 【請求項１０】 請求項５に記載の少なくとも１つのプ
ロセッサを有することを特徴とする処理装置。 - 【請求項１１】 動作コードを有するコンピュータ命令
を受信し、 動作コードが主要命令セットの中からの命令を示すか、
または、拡張された命令セットを示す制御コードである
かを決定することを含み、 動作コードが命令を示すならば、示されたその命令を実
行し、 動作コードが制御コードであるならば、動作コードに関
連したオペランドから、拡張された命令セットからの命
令が実行されなければならないとの表示を得て、表示さ
れた命令を実行することを特徴とする命令処理方法。 - 【請求項１２】 前記決定動作は、 動作コードが第一拡張された命令セットを示す第一制御
コードであるか、または、第二拡張された命令セットを
示す第二制御コードであるかを決定することからなり、 さらに、動作コードが第一制御コードあるならば、第一
拡張された命令セットからの命令を実行し、動作コード
が第二制御コードであるならば、第二拡張された命令セ
ットからの命令を実行することからなっていることを特
徴とする請求項１１に記載の命令処理方法。 - 【請求項１３】 前記命令処理方法は、制御器とオペレ
ーティングブロックを有するプロセッサにより実行さ
れ、さらに、制御コードに関連したオペランドを制御器
からオペレーティングブロックへ送ることを含み、オペ
ランド自体は内部制御信号であることを特徴とする請求
項１１に記載の命令処理方法。 - 【請求項１４】 前記命令処理方法は、制御器とオペレ
ーティングブロックを有するプロセッサにより実行さ
れ、さらに、どの拡張された命令セットが実行されるよ
うになっていたかを決定するように制御器内のオペラン
ドを復号し、かつ、復号された命令をオペランドからオ
ペレーティングブロックへ送ることを含んでいることを
特徴とする請求項１１に記載の命令処理方法。 - 【請求項１５】 前記命令処理方法は、制御器とオペレ
ーティングブロックを有するプロセッサにより実行さ
れ、さらに、オペランドを制御器の複数のバッファへ連
続時間位相で転送し、オペランドを複数のバッファから
オペレーティングブロックへ単一時間位相で転送するこ
とを含んでいることを特徴とする請求項１１に記載の命
令処理方法。 - 【請求項１６】 前記命令処理方法は、命令を受信する
入力と出力とを有する制御器を備えたブロックにより実
行され、さらに、動作コードが制御コードあることの決
定に応答して、入力を出力へ接続することを含んでいる
ことを特徴とする請求項１１に記載の命令処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830716.3 | 1997-12-24 | ||
| EP97830716A EP0926589A1 (en) | 1997-12-24 | 1997-12-24 | Processor having internal control instructions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312083A true JPH11312083A (ja) | 1999-11-09 |
| JP3851008B2 JP3851008B2 (ja) | 2006-11-29 |
Family
ID=8230919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36528898A Expired - Fee Related JP3851008B2 (ja) | 1997-12-24 | 1998-12-22 | プロセッサおよびそれを有する半導体集積回路、処理装置ならびに命令処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6389528B2 (ja) |
| EP (1) | EP0926589A1 (ja) |
| JP (1) | JP3851008B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
| US7162612B2 (en) * | 2000-08-16 | 2007-01-09 | Ip-First, Llc | Mechanism in a microprocessor for executing native instructions directly from memory |
| US20050049843A1 (en) * | 2003-08-29 | 2005-03-03 | Lee Hewitt | Computerized extension apparatus and methods |
| US7395411B2 (en) * | 2005-03-14 | 2008-07-01 | Sony Computer Entertainment Inc. | Methods and apparatus for improving processing performance by controlling latch points |
| CN106547516A (zh) * | 2016-11-01 | 2017-03-29 | 航天恒星科技有限公司 | 航天器遥控指令上行控制方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3271123D1 (en) * | 1982-06-08 | 1986-06-19 | Ibm Deutschland | Circuits in the control part of a microprogrammable processor for direct hardware execution of selected instructions |
| JP2845433B2 (ja) * | 1987-09-07 | 1999-01-13 | 日本電気株式会社 | 集積回路装置 |
| WO1991011765A1 (en) * | 1990-01-29 | 1991-08-08 | Teraplex, Inc. | Architecture for minimal instruction set computing system |
| US5440747A (en) * | 1993-09-27 | 1995-08-08 | Hitachi America, Ltd. | Data processor with control logic for storing operation mode status and associated method |
| US6076156A (en) * | 1997-07-17 | 2000-06-13 | Advanced Micro Devices, Inc. | Instruction redefinition using model specific registers |
-
1997
- 1997-12-24 EP EP97830716A patent/EP0926589A1/en not_active Withdrawn
-
1998
- 1998-12-22 JP JP36528898A patent/JP3851008B2/ja not_active Expired - Fee Related
- 1998-12-23 US US09/221,300 patent/US6389528B2/en not_active Expired - Lifetime
-
2001
- 2001-11-16 US US09/998,568 patent/US6505294B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010023481A1 (en) | 2001-09-20 |
| US6505294B2 (en) | 2003-01-07 |
| US6389528B2 (en) | 2002-05-14 |
| EP0926589A1 (en) | 1999-06-30 |
| JP3851008B2 (ja) | 2006-11-29 |
| US20020035679A1 (en) | 2002-03-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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