JPH11305801A - プロセス制御装置 - Google Patents
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- JPH11305801A JPH11305801A JP11230998A JP11230998A JPH11305801A JP H11305801 A JPH11305801 A JP H11305801A JP 11230998 A JP11230998 A JP 11230998A JP 11230998 A JP11230998 A JP 11230998A JP H11305801 A JPH11305801 A JP H11305801A
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Abstract
(57)【要約】
【課題】 故障率の高いＣＰＵ単独の故障の場合であっ
ても入出力装置の切り替えを行う必要をなくし、システ
ムとしての稼働率や信頼性を向上させ、制御系および待
機系のＣＰＵが共に故障した場合においてもプロセスの
状態表示回路が故障直前の状態を保持できるようにして
発生した故障への対応を容易にする。 【解決手段】 制御対象プロセスを制御する制御モード
のＣＰＵと、前記制御モードのＣＰＵで故障が発生する
と待機モードから制御モードになり、前記制御モードの
ＣＰＵに代って前記制御対象プロセスの制御を続行可能
な待機モードのＣＰＵとによりＣＰＵシャーシ１ａ，１
ｂ内のＣＰＵを多重化する。
ても入出力装置の切り替えを行う必要をなくし、システ
ムとしての稼働率や信頼性を向上させ、制御系および待
機系のＣＰＵが共に故障した場合においてもプロセスの
状態表示回路が故障直前の状態を保持できるようにして
発生した故障への対応を容易にする。 【解決手段】 制御対象プロセスを制御する制御モード
のＣＰＵと、前記制御モードのＣＰＵで故障が発生する
と待機モードから制御モードになり、前記制御モードの
ＣＰＵに代って前記制御対象プロセスの制御を続行可能
な待機モードのＣＰＵとによりＣＰＵシャーシ１ａ，１
ｂ内のＣＰＵを多重化する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば水力発電
所などの制御に適用される多重化されたプロセス制御装
置に関するものである。
所などの制御に適用される多重化されたプロセス制御装
置に関するものである。
【０００２】
【従来の技術】図４は、ＣＰＵ、入出力装置が二重化さ
れた従来のプロセス制御装置を示すシステム構成図であ
り、図において、１ａは二重化された一方のＣＰＵシャ
ーシ、１ｂは二重化された他方のＣＰＵシャーシ、２ａ
はＣＰＵシャーシ１ａにおける各種データの入出力を実
施する入出力シャーシ、２ｂはＣＰＵシャーシ１ｂにお
ける各種データの入出力を行う入出力シャーシである。
れた従来のプロセス制御装置を示すシステム構成図であ
り、図において、１ａは二重化された一方のＣＰＵシャ
ーシ、１ｂは二重化された他方のＣＰＵシャーシ、２ａ
はＣＰＵシャーシ１ａにおける各種データの入出力を実
施する入出力シャーシ、２ｂはＣＰＵシャーシ１ｂにお
ける各種データの入出力を行う入出力シャーシである。
【０００３】１００ａは例えば水力発電所の制御ロジッ
クを演算するＣＰＵシャーシ１ａのＣＰＵ、１００ｂは
ＣＰＵシャーシ１ｂのＣＰＵ、２００ａは二重化された
ＣＰＵ１００ａとＣＰＵ１００ｂ間でトラッキングデー
タを受け渡しするＣＰＵシャーシ１ａ側の通信Ｉ／Ｆカ
ード、２１０ａはＣＰＵシャーシ１ａ側のＰＩＯバス拡
張カード、２２０ａは入出力シャーシ２ａ側のＰＩＯバ
ス拡張カード、２３０ａは入出力シャーシ２ａ側の入力
カード、３００ａはＣＰＵ１００ａの演算結果により外
部プロセスおよびプロセスの状態表示回路に対する各種
出力を行うための出力カードである。
クを演算するＣＰＵシャーシ１ａのＣＰＵ、１００ｂは
ＣＰＵシャーシ１ｂのＣＰＵ、２００ａは二重化された
ＣＰＵ１００ａとＣＰＵ１００ｂ間でトラッキングデー
タを受け渡しするＣＰＵシャーシ１ａ側の通信Ｉ／Ｆカ
ード、２１０ａはＣＰＵシャーシ１ａ側のＰＩＯバス拡
張カード、２２０ａは入出力シャーシ２ａ側のＰＩＯバ
ス拡張カード、２３０ａは入出力シャーシ２ａ側の入力
カード、３００ａはＣＰＵ１００ａの演算結果により外
部プロセスおよびプロセスの状態表示回路に対する各種
出力を行うための出力カードである。
【０００４】２００ｂは二重化されたＣＰＵ１００ａと
ＣＰＵ１００ｂ間でトラッキングデータを受け渡しする
ＣＰＵシャーシ１ｂ側の通信Ｉ／Ｆカード、２１０ｂは
ＣＰＵシャーシ１ｂ側のＰＩＯバス拡張カード、２２０
ｂは入出力シャーシ２ｂ側のＰＩＯバス拡張カード、２
３０ｂは入出力シャーシ２ｂ側の入力カード、３００ｂ
はＣＰＵ１００ｂの演算結果により外部プロセスおよび
プロセスの状態表示回路に対する各種出力を行うための
出力カードである。
ＣＰＵ１００ｂ間でトラッキングデータを受け渡しする
ＣＰＵシャーシ１ｂ側の通信Ｉ／Ｆカード、２１０ｂは
ＣＰＵシャーシ１ｂ側のＰＩＯバス拡張カード、２２０
ｂは入出力シャーシ２ｂ側のＰＩＯバス拡張カード、２
３０ｂは入出力シャーシ２ｂ側の入力カード、３００ｂ
はＣＰＵ１００ｂの演算結果により外部プロセスおよび
プロセスの状態表示回路に対する各種出力を行うための
出力カードである。
【０００５】次に動作について説明する。通常状態にお
いては二重化されたＣＰＵ１００ａとＣＰＵ１００ｂ
は、片系制御、片系待機状態にて運用されており、二重
化された出力については制御系の出力のみがプロセスに
対し出力許可されている。また、待機系のＣＰＵについ
てはプロセスからの入力を受信するが、常時、演算結果
を制御系ＣＰＵから受信（データトラッキング）して、
万が一の制御系故障時には速やかな系切替を実現する。
いては二重化されたＣＰＵ１００ａとＣＰＵ１００ｂ
は、片系制御、片系待機状態にて運用されており、二重
化された出力については制御系の出力のみがプロセスに
対し出力許可されている。また、待機系のＣＰＵについ
てはプロセスからの入力を受信するが、常時、演算結果
を制御系ＣＰＵから受信（データトラッキング）して、
万が一の制御系故障時には速やかな系切替を実現する。
【０００６】
【発明が解決しようとする課題】従来のプロセス制御装
置は以上のように構成されているので、入出力シャーシ
の入出力装置とＣＰＵが１対１に接続されている構成で
あり、入出力装置に比べて故障率の高いＣＰＵ単独の故
障の場合であっても入出力装置も切り替えることになる
という課題があった。また、制御系になっているＣＰＵ
と待機系になっているＣＰＵ間の通信において、送信を
行う側の故障の場合にも受信を行う側が故障認識してし
まうため、三重化、四重化とＣＰＵを多重化しても稼働
率や信頼性が期待したほど向上しないという課題があっ
た。また、制御系および待機系のＣＰＵが共に故障した
場合には、プロセスに対する出力を施錠する必要がある
が、プロセスの状態表示回路の出力についても同様に施
錠してしまう構成であると、故障発生直前の状態を把握
できないという課題があった。
置は以上のように構成されているので、入出力シャーシ
の入出力装置とＣＰＵが１対１に接続されている構成で
あり、入出力装置に比べて故障率の高いＣＰＵ単独の故
障の場合であっても入出力装置も切り替えることになる
という課題があった。また、制御系になっているＣＰＵ
と待機系になっているＣＰＵ間の通信において、送信を
行う側の故障の場合にも受信を行う側が故障認識してし
まうため、三重化、四重化とＣＰＵを多重化しても稼働
率や信頼性が期待したほど向上しないという課題があっ
た。また、制御系および待機系のＣＰＵが共に故障した
場合には、プロセスに対する出力を施錠する必要がある
が、プロセスの状態表示回路の出力についても同様に施
錠してしまう構成であると、故障発生直前の状態を把握
できないという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、故障率の高いＣＰＵ単独の故障の
場合であっても入出力装置の切り替えを行う必要をなく
し、また、ＣＰＵ間の通信異常の発生に対し、送信を行
う側での故障認識を可能にしてシステムとしての稼働率
や信頼性を向上させ、さらに制御系および待機系のＣＰ
Ｕが共に故障した場合においてもプロセスの状態表示回
路が故障直前の状態を保持できるようにして発生した故
障への対応を容易にできるプロセス制御装置を得ること
を目的とする。
めになされたもので、故障率の高いＣＰＵ単独の故障の
場合であっても入出力装置の切り替えを行う必要をなく
し、また、ＣＰＵ間の通信異常の発生に対し、送信を行
う側での故障認識を可能にしてシステムとしての稼働率
や信頼性を向上させ、さらに制御系および待機系のＣＰ
Ｕが共に故障した場合においてもプロセスの状態表示回
路が故障直前の状態を保持できるようにして発生した故
障への対応を容易にできるプロセス制御装置を得ること
を目的とする。
【０００８】
【課題を解決するための手段】この発明に係るプロセス
制御装置は、制御対象プロセスを制御する制御モードの
ＣＰＵと、該制御モードのＣＰＵで故障が発生すると待
機モードから制御モードになり、前記制御モードのＣＰ
Ｕに代わって前記制御対象プロセスの制御を続行可能な
待機モードのＣＰＵとをＣＰＵシャーシに設けて多重化
したものである。
制御装置は、制御対象プロセスを制御する制御モードの
ＣＰＵと、該制御モードのＣＰＵで故障が発生すると待
機モードから制御モードになり、前記制御モードのＣＰ
Ｕに代わって前記制御対象プロセスの制御を続行可能な
待機モードのＣＰＵとをＣＰＵシャーシに設けて多重化
したものである。
【０００９】この発明に係るプロセス制御装置は、通信
手段による各ＣＰＵ間でのデータ通信において、送信権
を与えられていない側のＣＰＵが前記データ通信の受信
異常を検出すると、自ＣＰＵへ受信異常信号を報知する
とともに自ＣＰＵより先に他のＣＰＵへ受信異常信号を
報知する、各ＣＰＵに設けられた受信異常報知手段と、
自ＣＰＵが制御対象プロセスを制御しているＣＰＵであ
るか否かを識別する自系制御信号と、自系に出力許可が
与えられているか否かを識別する自系出力許可信号と、
前記受信異常報知手段から報知された前記受信異常信号
とをもとに、自ＣＰＵから他のＣＰＵへのデータ通信に
おける送信異常を判定し、自ＣＰＵの動作を停止させる
自系送信異常信号を出力する、各ＣＰＵに設けられた自
系送信異常判定手段とを備えるようにしたものである。
手段による各ＣＰＵ間でのデータ通信において、送信権
を与えられていない側のＣＰＵが前記データ通信の受信
異常を検出すると、自ＣＰＵへ受信異常信号を報知する
とともに自ＣＰＵより先に他のＣＰＵへ受信異常信号を
報知する、各ＣＰＵに設けられた受信異常報知手段と、
自ＣＰＵが制御対象プロセスを制御しているＣＰＵであ
るか否かを識別する自系制御信号と、自系に出力許可が
与えられているか否かを識別する自系出力許可信号と、
前記受信異常報知手段から報知された前記受信異常信号
とをもとに、自ＣＰＵから他のＣＰＵへのデータ通信に
おける送信異常を判定し、自ＣＰＵの動作を停止させる
自系送信異常信号を出力する、各ＣＰＵに設けられた自
系送信異常判定手段とを備えるようにしたものである。
【００１０】この発明に係るプロセス制御装置は、自Ｃ
ＰＵが制御対象プロセスを制御しているＣＰＵであっ
て、かつ外部からの出力許可選択をされているという条
件でオンする入出力シャーシにおける出力カードの出力
許可信号を保持することで、前記出力許可信号がオフし
た直前の前記入出力シャーシの出力カードの出力をプロ
セスの状態表示回路に保持させる状態表示回路出力保持
手段を備えるようにしたものである。
ＰＵが制御対象プロセスを制御しているＣＰＵであっ
て、かつ外部からの出力許可選択をされているという条
件でオンする入出力シャーシにおける出力カードの出力
許可信号を保持することで、前記出力許可信号がオフし
た直前の前記入出力シャーシの出力カードの出力をプロ
セスの状態表示回路に保持させる状態表示回路出力保持
手段を備えるようにしたものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１は、この実施の形態１の
プロセス制御装置を示すシステム構成図である。図１に
おいて、１ａは多重化された一方のＣＰＵシャーシ、１
ｂは多重化された他方のＣＰＵシャーシ、２ａはＣＰＵ
シャーシ１ａにおける各種データの入出力を行う入出力
シャーシ、２ｂはＣＰＵシャーシ１ｂにおける各種デー
タの入出力を行う入出力シャーシである。
説明する。実施の形態１．図１は、この実施の形態１の
プロセス制御装置を示すシステム構成図である。図１に
おいて、１ａは多重化された一方のＣＰＵシャーシ、１
ｂは多重化された他方のＣＰＵシャーシ、２ａはＣＰＵ
シャーシ１ａにおける各種データの入出力を行う入出力
シャーシ、２ｂはＣＰＵシャーシ１ｂにおける各種デー
タの入出力を行う入出力シャーシである。
【００１２】１００ａ，１００ｂは入出力シャーシ２ａ
の入出力装置に対して待機冗長化されたＣＰＵ、同様に
１００ｃ、１００ｄは入出力シャーシ２ｂの入出力装置
に対して待機冗長化されたＣＰＵ、２００は制御対象と
なるプロセス（制御対象プロセス）、３００は前記各Ｃ
ＰＵ間のデータ通信を行う通信回線である。このように
各ＣＰＵ１００ａ，１００ｂ，１００ｃ，１００ｄは四
重化されており、その間のデータ通信は通信回線３００
を介して実行している。システムとしては、プロセス２
００に対しＣＰＵが四重化、入出力装置については二重
化で構成されている。
の入出力装置に対して待機冗長化されたＣＰＵ、同様に
１００ｃ、１００ｄは入出力シャーシ２ｂの入出力装置
に対して待機冗長化されたＣＰＵ、２００は制御対象と
なるプロセス（制御対象プロセス）、３００は前記各Ｃ
ＰＵ間のデータ通信を行う通信回線である。このように
各ＣＰＵ１００ａ，１００ｂ，１００ｃ，１００ｄは四
重化されており、その間のデータ通信は通信回線３００
を介して実行している。システムとしては、プロセス２
００に対しＣＰＵが四重化、入出力装置については二重
化で構成されている。
【００１３】なお、上記の各ＣＰＵ１００ａ，１００
ｂ，１００ｃ，１００ｄには、それぞれに制御モードと
待機モードとの切り替えを行う、モード切り替えロジッ
クが設けられている。
ｂ，１００ｃ，１００ｄには、それぞれに制御モードと
待機モードとの切り替えを行う、モード切り替えロジッ
クが設けられている。
【００１４】２００ａは四重化されたＣＰＵ１００ａ，
１００ｂ，１００ｃ，１００ｃ間でトラッキングデータ
を受け渡しするＣＰＵ１００ａ側の通信Ｉ／Ｆカード
（通信手段）、２００ｂは同様にＣＰＵ１００ｂ側の通
信Ｉ／Ｆカード（通信手段）、２１０ａはＣＰＵシャー
シ１ａ側のＰＩＯバス拡張カード、２２０ａは入出力シ
ャーシ２ａ側のＰＩＯバス拡張カード、２３０ａは入出
力シャーシ２ａ側の入力カード、３００ａはＣＰＵ１０
０ａまたはＣＰＵ１００ｂの演算結果により外部プロセ
スおよびプロセスの状態表示回路に対する各種出力を行
うための出力カードである。
１００ｂ，１００ｃ，１００ｃ間でトラッキングデータ
を受け渡しするＣＰＵ１００ａ側の通信Ｉ／Ｆカード
（通信手段）、２００ｂは同様にＣＰＵ１００ｂ側の通
信Ｉ／Ｆカード（通信手段）、２１０ａはＣＰＵシャー
シ１ａ側のＰＩＯバス拡張カード、２２０ａは入出力シ
ャーシ２ａ側のＰＩＯバス拡張カード、２３０ａは入出
力シャーシ２ａ側の入力カード、３００ａはＣＰＵ１０
０ａまたはＣＰＵ１００ｂの演算結果により外部プロセ
スおよびプロセスの状態表示回路に対する各種出力を行
うための出力カードである。
【００１５】２００ｃは四重化されたＣＰＵ１００ａ，
１００ｂ，１００ｃ，１００ｃ間でトラッキングデータ
を受け渡しするＣＰＵ１００ｃ側の通信Ｉ／Ｆカード
（通信手段）、２００ｄは同様にＣＰＵ１００ｄ側の通
信Ｉ／Ｆカード（通信手段）、２１０ｂはＣＰＵシャー
シ１ｂ側のＰＩＯバス拡張カード、２２０ｂは入出力シ
ャーシ２ｂ側のＰＩＯバス拡張カード、２３０ｂは入出
力シャーシ２ｂ側の入力カード、３００ｂはＣＰＵ１０
０ｃまたはＣＰＵ１００ｄの演算結果により外部プロセ
スおよびプロセスの状態表示回路に対する各種出力を行
うための出力カードである。
１００ｂ，１００ｃ，１００ｃ間でトラッキングデータ
を受け渡しするＣＰＵ１００ｃ側の通信Ｉ／Ｆカード
（通信手段）、２００ｄは同様にＣＰＵ１００ｄ側の通
信Ｉ／Ｆカード（通信手段）、２１０ｂはＣＰＵシャー
シ１ｂ側のＰＩＯバス拡張カード、２２０ｂは入出力シ
ャーシ２ｂ側のＰＩＯバス拡張カード、２３０ｂは入出
力シャーシ２ｂ側の入力カード、３００ｂはＣＰＵ１０
０ｃまたはＣＰＵ１００ｄの演算結果により外部プロセ
スおよびプロセスの状態表示回路に対する各種出力を行
うための出力カードである。
【００１６】次に動作について説明する。このプロセス
制御装置では、通常、ＣＰＵ１００ａおよびＣＰＵ１０
０ｂについては一方を制御モード、他方を待機モードと
し、またＣＰＵ１００ｃおよび１００ｄについても同様
に一方を制御モード、他方を待機モードとして使用す
る。また、プロセス２００に対してはＣＰＵ１００ａ，
１００ｂ，１００ｃ，１００ｄは常時入力処理を実施
し、出力処理については外部より入出力シャーシ２ａま
たは入出力シャーシ２ｂのどちらか一方に対して出力許
可信号が与えられる。
制御装置では、通常、ＣＰＵ１００ａおよびＣＰＵ１０
０ｂについては一方を制御モード、他方を待機モードと
し、またＣＰＵ１００ｃおよび１００ｄについても同様
に一方を制御モード、他方を待機モードとして使用す
る。また、プロセス２００に対してはＣＰＵ１００ａ，
１００ｂ，１００ｃ，１００ｄは常時入力処理を実施
し、出力処理については外部より入出力シャーシ２ａま
たは入出力シャーシ２ｂのどちらか一方に対して出力許
可信号が与えられる。
【００１７】ＣＰＵ間の通信については、前記出力許可
信号を与えられた系で、かつ制御モード側のＣＰＵに送
信権が与えられており、それ以外の３台のＣＰＵに対し
ては前記送信権が与えられているＣＰＵから通信回線３
００を通じて演算結果を送信（データトラッキング）す
る。
信号を与えられた系で、かつ制御モード側のＣＰＵに送
信権が与えられており、それ以外の３台のＣＰＵに対し
ては前記送信権が与えられているＣＰＵから通信回線３
００を通じて演算結果を送信（データトラッキング）す
る。
【００１８】出力許可信号が与えられた系の制御モード
側のＣＰＵに故障が発生すると、当該ＣＰＵのモード切
替ロジックにより前記ＣＰＵは制御モードから待機モー
ド（停止）へ切り替えられる。一方、同一ＣＰＵシャー
シ内の他の待機モードのＣＰＵは当該ＣＰＵ内のモード
切替ロジックにより待機モードから制御モードへ切り替
わる。
側のＣＰＵに故障が発生すると、当該ＣＰＵのモード切
替ロジックにより前記ＣＰＵは制御モードから待機モー
ド（停止）へ切り替えられる。一方、同一ＣＰＵシャー
シ内の他の待機モードのＣＰＵは当該ＣＰＵ内のモード
切替ロジックにより待機モードから制御モードへ切り替
わる。
【００１９】従って、前記出力許可信号を与えられた系
の制御モード側のＣＰＵに故障が発生しても、前記出力
許可信号を与えられた系の待機モード側のＣＰＵに制御
を移して制御モードにして使用すればよく、入出力シャ
ーシの入出力装置の切り替えを不要にできるプロセス制
御装置が得られる効果がある。
の制御モード側のＣＰＵに故障が発生しても、前記出力
許可信号を与えられた系の待機モード側のＣＰＵに制御
を移して制御モードにして使用すればよく、入出力シャ
ーシの入出力装置の切り替えを不要にできるプロセス制
御装置が得られる効果がある。
【００２０】実施の形態２．従来のＣＰＵ二重化システ
ムにおいてのデータトラッキング異常検出処理として
は、通常、受信系で受信異常を検知し、その結果、異常
であれば自系を故障停止させる処理を実施していた。つ
まり、仮に送信系（制御モード）が何等かの故障で送信
処理を実施できなくなった場合でも受信系（待機モー
ド）を故障停止させることとしていた。しかしながら、
今回、四重化システムとしたことで仮に送信系の送信処
理が何等かの故障で処理を実行できなくなった場合に、
受信系３系全てが故障停止となる可能性がある。この実
施の形態２では、このような送信系の送信処理が何等か
の故障で処理を実行できなくなった場合に、他の受信系
３系全てが故障停止となるのを回避する。
ムにおいてのデータトラッキング異常検出処理として
は、通常、受信系で受信異常を検知し、その結果、異常
であれば自系を故障停止させる処理を実施していた。つ
まり、仮に送信系（制御モード）が何等かの故障で送信
処理を実施できなくなった場合でも受信系（待機モー
ド）を故障停止させることとしていた。しかしながら、
今回、四重化システムとしたことで仮に送信系の送信処
理が何等かの故障で処理を実行できなくなった場合に、
受信系３系全てが故障停止となる可能性がある。この実
施の形態２では、このような送信系の送信処理が何等か
の故障で処理を実行できなくなった場合に、他の受信系
３系全てが故障停止となるのを回避する。
【００２１】図２の（ａ），（ｂ）は、この実施の形態
２の各ＣＰＵ内に構成された故障判定ロジック（受信異
常報知手段）１００，故障判定ロジック（自系送信異常
判定手段）４００を示す回路図である。なおこれら故障
判定ロジックはソフトウェアにより構成されている。図
２の（ａ）に示す故障判定ロジック１００において、５
１はオンディレイタイマであり時限Ｔ１が設定されてい
る。また、５２もオンディレイタイマであり時限Ｔ２が
設定されている。これら時限Ｔ１，Ｔ２の設定は、送信
系の異常による受信系３台の故障を回避する目的でＴ１
＞Ｔ２＋α（α：ＣＰＵ故障検出から送信処理が他ＣＰ
Ｕに移行するまでの時間）としている。５３はＮＯＴ回
路、５４，５５，５７はＡＮＤ回路、５６はＯＲ回路で
ある。
２の各ＣＰＵ内に構成された故障判定ロジック（受信異
常報知手段）１００，故障判定ロジック（自系送信異常
判定手段）４００を示す回路図である。なおこれら故障
判定ロジックはソフトウェアにより構成されている。図
２の（ａ）に示す故障判定ロジック１００において、５
１はオンディレイタイマであり時限Ｔ１が設定されてい
る。また、５２もオンディレイタイマであり時限Ｔ２が
設定されている。これら時限Ｔ１，Ｔ２の設定は、送信
系の異常による受信系３台の故障を回避する目的でＴ１
＞Ｔ２＋α（α：ＣＰＵ故障検出から送信処理が他ＣＰ
Ｕに移行するまでの時間）としている。５３はＮＯＴ回
路、５４，５５，５７はＡＮＤ回路、５６はＯＲ回路で
ある。
【００２２】Ｌ１はデータトラッキング異常を、図１に
示した受信系の各ＣＰＵで検知するための自系受信異常
信号であり、データトラッキング異常を検知すると時限
Ｔ１遅れで‘Ｈｉｇｈ’レベルに変化する。Ｌ２は図２
の（ａ）に示す故障判定ロジック１００の他系連絡用の
受信異常信号であり、データトラッキング異常を検知す
ると時限Ｔ２遅れで‘Ｈｉｇｈ’レベルに変化する。ま
た、Ｌ３は同図（ｂ）に示す故障判定ロジック４００の
自系送信異常信号であり、自系がＣＰＵ間通信の送信処
理を行なっている際に、他の３台のＣＰＵからの受信異
常信号Ｌ２を受信した場合、自ＣＰＵを故障停止させる
信号であり、‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベル
へ変化することで自ＣＰＵを故障停止させる。自系受信
異常信号Ｌ１または自系送信異常信号Ｌ３が成立するこ
とにより自ＣＰＵは故障停止するが、自系が受信側のＣ
ＰＵであると自系受信異常信号Ｌ１が成立したときに当
該ＣＰＵが受信異常として故障停止し、また自系が送信
側のＣＰＵであると自系送信異常信号Ｌ３が成立したと
きに当該ＣＰＵが送信異常として故障停止する。
示した受信系の各ＣＰＵで検知するための自系受信異常
信号であり、データトラッキング異常を検知すると時限
Ｔ１遅れで‘Ｈｉｇｈ’レベルに変化する。Ｌ２は図２
の（ａ）に示す故障判定ロジック１００の他系連絡用の
受信異常信号であり、データトラッキング異常を検知す
ると時限Ｔ２遅れで‘Ｈｉｇｈ’レベルに変化する。ま
た、Ｌ３は同図（ｂ）に示す故障判定ロジック４００の
自系送信異常信号であり、自系がＣＰＵ間通信の送信処
理を行なっている際に、他の３台のＣＰＵからの受信異
常信号Ｌ２を受信した場合、自ＣＰＵを故障停止させる
信号であり、‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベル
へ変化することで自ＣＰＵを故障停止させる。自系受信
異常信号Ｌ１または自系送信異常信号Ｌ３が成立するこ
とにより自ＣＰＵは故障停止するが、自系が受信側のＣ
ＰＵであると自系受信異常信号Ｌ１が成立したときに当
該ＣＰＵが受信異常として故障停止し、また自系が送信
側のＣＰＵであると自系送信異常信号Ｌ３が成立したと
きに当該ＣＰＵが送信異常として故障停止する。
【００２３】受信異常信号Ｌ２は、自ＣＰＵおよび他Ｃ
ＰＵ内に構成されている図２の（ｂ）に示す故障判定ロ
ジック４００の受信異常信号Ｌ２−０，Ｌ２−１，Ｌ２
−２，Ｌ２−３のいずれか１つの信号として供給され
る。具体的には、ＣＰＵシャーシ１ａのスロット１に装
着されているＣＰＵ１００ａにおいては、図２の（ｂ）
に示す故障判定ロジックの受信異常信号Ｌ２−０とし
て、図２の（ａ）に示す自ＣＰＵの受信異常信号Ｌ２が
供給される。また、受信異常信号Ｌ２−１としては、Ｃ
ＰＵシャーシ１ａのスロット２に装着されているＣＰＵ
１００ｂの図２の（ａ）に示す受信異常信号Ｌ２が供給
される。また、受信異常信号Ｌ２−２としては、ＣＰＵ
シャーシ１ｂのスロット１に装着されているＣＰＵ１０
０ｃの図２の（ａ）に示す受信異常信号Ｌ２が供給され
る。また、受信異常信号Ｌ２−３としては、ＣＰＵシャ
ーシ１ｂのスロット２に装着されているＣＰＵ１００ｄ
の図２の（ａ）に示す受信異常信号Ｌ２が供給される。
ＰＵ内に構成されている図２の（ｂ）に示す故障判定ロ
ジック４００の受信異常信号Ｌ２−０，Ｌ２−１，Ｌ２
−２，Ｌ２−３のいずれか１つの信号として供給され
る。具体的には、ＣＰＵシャーシ１ａのスロット１に装
着されているＣＰＵ１００ａにおいては、図２の（ｂ）
に示す故障判定ロジックの受信異常信号Ｌ２−０とし
て、図２の（ａ）に示す自ＣＰＵの受信異常信号Ｌ２が
供給される。また、受信異常信号Ｌ２−１としては、Ｃ
ＰＵシャーシ１ａのスロット２に装着されているＣＰＵ
１００ｂの図２の（ａ）に示す受信異常信号Ｌ２が供給
される。また、受信異常信号Ｌ２−２としては、ＣＰＵ
シャーシ１ｂのスロット１に装着されているＣＰＵ１０
０ｃの図２の（ａ）に示す受信異常信号Ｌ２が供給され
る。また、受信異常信号Ｌ２−３としては、ＣＰＵシャ
ーシ１ｂのスロット２に装着されているＣＰＵ１００ｄ
の図２の（ａ）に示す受信異常信号Ｌ２が供給される。
【００２４】ＣＰＵシャーシ１ａのスロット２に装着さ
れているＣＰＵ１００ｂにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、ＣＰＵシャーシ１ａのスロット１に装着されている
ＣＰＵ１００ａの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−１としては、
自ＣＰＵ１００ｂの図２の（ａ）に示す受信異常信号Ｌ
２が供給される。また、受信異常信号Ｌ２−２として
は、ＣＰＵシャーシ１ｂのスロット１に装着されている
ＣＰＵ１００ｃの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−３としては、
ＣＰＵシャーシ１ｂのスロット２に装着されているＣＰ
Ｕ１００ｄの図２の（ａ）に示す受信異常信号Ｌ２が供
給される。
れているＣＰＵ１００ｂにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、ＣＰＵシャーシ１ａのスロット１に装着されている
ＣＰＵ１００ａの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−１としては、
自ＣＰＵ１００ｂの図２の（ａ）に示す受信異常信号Ｌ
２が供給される。また、受信異常信号Ｌ２−２として
は、ＣＰＵシャーシ１ｂのスロット１に装着されている
ＣＰＵ１００ｃの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−３としては、
ＣＰＵシャーシ１ｂのスロット２に装着されているＣＰ
Ｕ１００ｄの図２の（ａ）に示す受信異常信号Ｌ２が供
給される。
【００２５】ＣＰＵシャーシ１ｂのスロット１に装着さ
れているＣＰＵ１００ｃにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、図２の（ａ）に示す自ＣＰＵの受信異常信号Ｌ２が
供給される。また、受信異常信号Ｌ２−１としては、Ｃ
ＰＵシャーシ１ｂのスロット２に装着されているＣＰＵ
１００ｄの図２の（ａ）に示す受信異常信号Ｌ２が供給
される。また、受信異常信号Ｌ２−２としては、ＣＰＵ
シャーシ１ａのスロット１に装着されているＣＰＵ１０
０ａの図２の（ａ）に示す受信異常信号Ｌ２が供給され
る。また、受信異常信号Ｌ２−３としては、ＣＰＵシャ
ーシ１ａのスロット２に装着されているＣＰＵ１００ｂ
の図２の（ａ）に示す受信異常信号Ｌ２が供給される。
れているＣＰＵ１００ｃにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、図２の（ａ）に示す自ＣＰＵの受信異常信号Ｌ２が
供給される。また、受信異常信号Ｌ２−１としては、Ｃ
ＰＵシャーシ１ｂのスロット２に装着されているＣＰＵ
１００ｄの図２の（ａ）に示す受信異常信号Ｌ２が供給
される。また、受信異常信号Ｌ２−２としては、ＣＰＵ
シャーシ１ａのスロット１に装着されているＣＰＵ１０
０ａの図２の（ａ）に示す受信異常信号Ｌ２が供給され
る。また、受信異常信号Ｌ２−３としては、ＣＰＵシャ
ーシ１ａのスロット２に装着されているＣＰＵ１００ｂ
の図２の（ａ）に示す受信異常信号Ｌ２が供給される。
【００２６】ＣＰＵシャーシ１ｂのスロット２に装着さ
れているＣＰＵ１００ｄにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、ＣＰＵシャーシ１ｂのスロット１に装着されている
ＣＰＵ１００ｃの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−１としては、
自ＣＰＵ１００ｄの図２の（ａ）に示す受信異常信号Ｌ
２が供給される。また、受信異常信号Ｌ２−２として
は、ＣＰＵシャーシ１ａのスロット１に装着されている
ＣＰＵ１００ａの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−３としては、
ＣＰＵシャーシ１ａのスロット２に装着されているＣＰ
Ｕ１００ｂの図２の（ａ）に示す受信異常信号Ｌ２が供
給される。
れているＣＰＵ１００ｄにおいては、図２の（ｂ）に示
す故障判定ロジック４００の受信異常信号Ｌ２−０とし
て、ＣＰＵシャーシ１ｂのスロット１に装着されている
ＣＰＵ１００ｃの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−１としては、
自ＣＰＵ１００ｄの図２の（ａ）に示す受信異常信号Ｌ
２が供給される。また、受信異常信号Ｌ２−２として
は、ＣＰＵシャーシ１ａのスロット１に装着されている
ＣＰＵ１００ａの図２の（ａ）に示す受信異常信号Ｌ２
が供給される。また、受信異常信号Ｌ２−３としては、
ＣＰＵシャーシ１ａのスロット２に装着されているＣＰ
Ｕ１００ｂの図２の（ａ）に示す受信異常信号Ｌ２が供
給される。
【００２７】なお、他ＣＰＵからの受信異常信号の入力
は、外部から接点入力により実施している。また、スロ
ット判定信号とは同一ＣＰＵシャーシ内でＰＩＯバスを
共通使用していることから、同一ＣＰＵシャーシ内の２
台のＣＰＵを区別するための信号であり、例えばスロッ
ト１に装着されているＣＰＵ１００ａにおいては、図２
の（ｂ）に示す故障判定ロジック４００のスロット判定
信号は‘Ｈｉｇｈ’レベルとなり、自ＣＰＵ１００ａの
受信異常信号Ｌ２−０が無視される。また、スロット２
に装着されているＣＰＵ１００ｂにおいては、図２の
（ｂ）に示す故障判定ロジック４００のスロット判定信
号は‘Ｌｏｗ’レベルとなり、自ＣＰＵ１００ｂの受信
異常信号Ｌ２−１が無視される。他のＣＰＵ１００ｃ，
１００ｄの故障判定ロジック４００のスロット判定信号
についても同様である。
は、外部から接点入力により実施している。また、スロ
ット判定信号とは同一ＣＰＵシャーシ内でＰＩＯバスを
共通使用していることから、同一ＣＰＵシャーシ内の２
台のＣＰＵを区別するための信号であり、例えばスロッ
ト１に装着されているＣＰＵ１００ａにおいては、図２
の（ｂ）に示す故障判定ロジック４００のスロット判定
信号は‘Ｈｉｇｈ’レベルとなり、自ＣＰＵ１００ａの
受信異常信号Ｌ２−０が無視される。また、スロット２
に装着されているＣＰＵ１００ｂにおいては、図２の
（ｂ）に示す故障判定ロジック４００のスロット判定信
号は‘Ｌｏｗ’レベルとなり、自ＣＰＵ１００ｂの受信
異常信号Ｌ２−１が無視される。他のＣＰＵ１００ｃ，
１００ｄの故障判定ロジック４００のスロット判定信号
についても同様である。
【００２８】自系制御信号は、自ＣＰＵが送信系になっ
ていると‘Ｈｉｇｈ’レベルになる信号であり、自系出
力許可信号は、自系に出力許可が与えられていると‘Ｈ
ｉｇｈ’レベルになる信号である。
ていると‘Ｈｉｇｈ’レベルになる信号であり、自系出
力許可信号は、自系に出力許可が与えられていると‘Ｈ
ｉｇｈ’レベルになる信号である。
【００２９】次に動作について説明する。先ず、図１に
示す構成で、出力許可信号を与えられた系が、ＣＰＵシ
ャーシ１ａと入出力シャーシ２ａの系であり、制御モー
ドに設定されているＣＰＵがＣＰＵ１００ａであり、Ｃ
ＰＵ１００ａに送信権が与えられており、スロット判定
信号が‘Ｈｉｇｈ’レベルに設定されており、ＣＰＵ１
００ａに送信異常が発生した場合を例に動作を説明す
る。送信系のＣＰＵ１００ａが何等かの故障で送信処理
を実行できなくなると、ＣＰＵ１００ｂ，１００ｃ，１
００ｄの図２の（ａ）に示す故障判定ロジック１００の
他系連絡用の受信異常信号Ｌ２は、時限Ｔ２後に‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化し、ＣＰＵ１
００ａの図２の（ｂ）に示す故障判定ロジック４００へ
受信異常信号Ｌ２−１，Ｌ２−２，Ｌ２−３として入力
される。
示す構成で、出力許可信号を与えられた系が、ＣＰＵシ
ャーシ１ａと入出力シャーシ２ａの系であり、制御モー
ドに設定されているＣＰＵがＣＰＵ１００ａであり、Ｃ
ＰＵ１００ａに送信権が与えられており、スロット判定
信号が‘Ｈｉｇｈ’レベルに設定されており、ＣＰＵ１
００ａに送信異常が発生した場合を例に動作を説明す
る。送信系のＣＰＵ１００ａが何等かの故障で送信処理
を実行できなくなると、ＣＰＵ１００ｂ，１００ｃ，１
００ｄの図２の（ａ）に示す故障判定ロジック１００の
他系連絡用の受信異常信号Ｌ２は、時限Ｔ２後に‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化し、ＣＰＵ１
００ａの図２の（ｂ）に示す故障判定ロジック４００へ
受信異常信号Ｌ２−１，Ｌ２−２，Ｌ２−３として入力
される。
【００３０】このとき、ＣＰＵ１００ａの図２の（ｂ）
に示す故障判定ロジック４００の自系制御信号および自
系出力許可信号は共に‘Ｈｉｇｈ’レベルになっている
ため、自ＣＰＵ１００ａの図２の（ａ）に示す故障判定
ロジック１００の他系連絡用の受信異常信号Ｌ２は無視
される。このとき、ＡＮＤ回路５４の出力は‘Ｌｏｗ’
レベル、ＡＮＤ回路５５の出力は‘Ｈｉｇｈ’レベルで
あり、この結果、ＯＲ回路５６の出力は‘Ｈｉｇｈ’レ
ベルになる。
に示す故障判定ロジック４００の自系制御信号および自
系出力許可信号は共に‘Ｈｉｇｈ’レベルになっている
ため、自ＣＰＵ１００ａの図２の（ａ）に示す故障判定
ロジック１００の他系連絡用の受信異常信号Ｌ２は無視
される。このとき、ＡＮＤ回路５４の出力は‘Ｌｏｗ’
レベル、ＡＮＤ回路５５の出力は‘Ｈｉｇｈ’レベルで
あり、この結果、ＯＲ回路５６の出力は‘Ｈｉｇｈ’レ
ベルになる。
【００３１】このため、ＡＮＤ回路５７への入力が全て
‘Ｈｉｇｈ’レベルになり、ＡＮＤ論理が成立してＡＮ
Ｄ回路５７の出力も‘Ｈｉｇｈ’レベルへ変化する。こ
の‘Ｈｉｇｈ’レベルの自系送信異常信号は、自ＣＰＵ
である送信系になっているＣＰＵ１００ａを故障停止さ
せる。すなわち、受信系のＣＰＵ側の全てで受信異常が
検出されることで送信異常が判定されることになる。一
方、他の受信系になっているＣＰＵ１００ｂ，１００
ｃ，１００ｄについては、当該各ＣＰＵの図２の（ｂ）
に示す故障判定ロジック４００のＡＮＤ回路５７ではＡ
ＮＤ論理が成立せず、このため自系送信異常信号は出力
されない。また、受信系のＣＰＵ１００ｂ，１００ｃ，
１００ｄのいずれかが何等かの故障で受信異常になって
いる場合には、送信側では送信異常とは判定されず、時
限Ｔ１後に自系受信異常信号Ｌ１が受信異常になってい
るＣＰＵ側で出力されることになり、この自系受信異常
信号Ｌ１により受信異常になっているＣＰＵのみが故障
停止する。
‘Ｈｉｇｈ’レベルになり、ＡＮＤ論理が成立してＡＮ
Ｄ回路５７の出力も‘Ｈｉｇｈ’レベルへ変化する。こ
の‘Ｈｉｇｈ’レベルの自系送信異常信号は、自ＣＰＵ
である送信系になっているＣＰＵ１００ａを故障停止さ
せる。すなわち、受信系のＣＰＵ側の全てで受信異常が
検出されることで送信異常が判定されることになる。一
方、他の受信系になっているＣＰＵ１００ｂ，１００
ｃ，１００ｄについては、当該各ＣＰＵの図２の（ｂ）
に示す故障判定ロジック４００のＡＮＤ回路５７ではＡ
ＮＤ論理が成立せず、このため自系送信異常信号は出力
されない。また、受信系のＣＰＵ１００ｂ，１００ｃ，
１００ｄのいずれかが何等かの故障で受信異常になって
いる場合には、送信側では送信異常とは判定されず、時
限Ｔ１後に自系受信異常信号Ｌ１が受信異常になってい
るＣＰＵ側で出力されることになり、この自系受信異常
信号Ｌ１により受信異常になっているＣＰＵのみが故障
停止する。
【００３２】以上のように、この実施の形態２では、送
信系のＣＰＵが何等かの故障で送信処理を実行できなく
なった場合に、他の受信系３系全てが故障停止となるの
を回避でき、この場合には送信異常が発生したＣＰＵが
故障停止し、また、送信異常ではない受信側の異常の場
合には受信異常になったＣＰＵが故障停止するという、
各ＣＰＵにおいて故障判定が可能なプロセス制御装置が
得られる効果がある。
信系のＣＰＵが何等かの故障で送信処理を実行できなく
なった場合に、他の受信系３系全てが故障停止となるの
を回避でき、この場合には送信異常が発生したＣＰＵが
故障停止し、また、送信異常ではない受信側の異常の場
合には受信異常になったＣＰＵが故障停止するという、
各ＣＰＵにおいて故障判定が可能なプロセス制御装置が
得られる効果がある。
【００３３】なお、以上の説明では、プロセス２００に
対しＣＰＵが四重化、入出力装置については二重化で構
成されているものとして説明したが、多重化の構成はこ
れに限定するものではない。
対しＣＰＵが四重化、入出力装置については二重化で構
成されているものとして説明したが、多重化の構成はこ
れに限定するものではない。
【００３４】実施の形態３．従来のプロセス制御装置に
おいては、接点Ｃ１を入出力シャーシ２ａにおける入出
力装置内の出力カードの出力許可信号とし、また、接点
Ｃ２を入出力シャーシ２ｂにおける入出力装置内の出力
カードの出力許可信号として使用していた。接点Ｃ１，
Ｃ２はそれぞれ自ＣＰＵが正常（送信系）であって、か
つ外部からの出力許可選択をされているという条件でオ
ンする信号である。この信号が出力カードに入力されな
い場合、出力カードからの出力は全て開放状態となる。
このように、従来では全てのＣＰＵに故障が発生した場
合、接点Ｃ１，Ｃ２共に開放状態となるため、両系の出
力が施錠（出力開放状態）されてしまう結果になってい
た。
おいては、接点Ｃ１を入出力シャーシ２ａにおける入出
力装置内の出力カードの出力許可信号とし、また、接点
Ｃ２を入出力シャーシ２ｂにおける入出力装置内の出力
カードの出力許可信号として使用していた。接点Ｃ１，
Ｃ２はそれぞれ自ＣＰＵが正常（送信系）であって、か
つ外部からの出力許可選択をされているという条件でオ
ンする信号である。この信号が出力カードに入力されな
い場合、出力カードからの出力は全て開放状態となる。
このように、従来では全てのＣＰＵに故障が発生した場
合、接点Ｃ１，Ｃ２共に開放状態となるため、両系の出
力が施錠（出力開放状態）されてしまう結果になってい
た。
【００３５】このような構成は、プロセスに対する処理
としては安全性の面において何等間題ないが、プロセス
の状態表示回路についても同様の処理を実施すること
で、全てのＣＰＵが故障した場合に、故障する直前のプ
ロセスの状態を運転員が把握できず、不便であった。
としては安全性の面において何等間題ないが、プロセス
の状態表示回路についても同様の処理を実施すること
で、全てのＣＰＵが故障した場合に、故障する直前のプ
ロセスの状態を運転員が把握できず、不便であった。
【００３６】この実施の形態３では、万一全てのＣＰＵ
が故障となった場合でもその直前の出力カードの出力を
保持するようにして、故障する直前のプロセスの状態を
運転員が把握できるようにする。
が故障となった場合でもその直前の出力カードの出力を
保持するようにして、故障する直前のプロセスの状態を
運転員が把握できるようにする。
【００３７】図３の（ａ），（ｂ）は、この実施の形態
３のプロセス制御装置における、全てのＣＰＵが故障し
た場合にその直前の出力カードの出力を保持する出力保
持回路（状態表示回路出力保持手段）５００を示す回路
図である。図３の（ａ）において、Ｃ１は入出力シャー
シ２ａにおける入出力装置内の出力カードの出力許可信
号でありａ接点により構成されている。Ｃ２は入出力シ
ャーシ２ｂにおける入出力装置内の出力カードの出力許
可信号であり、ｂ接点により構成されている。そして、
入出力シャーシ２ａにおける入出力装置内の出力カード
へ出力許可信号が与えられると、前記ａ接点により構成
されている前記出力許可信号Ｃ１は閉成された状態に切
り替わる。また、入出力シャーシ２ｂにおける入出力装
置内の出力カードへ出力許可信号が与えられると、前記
ｂ接点により構成されている前記出力許可信号Ｃ２は開
状態に切り替わる。
３のプロセス制御装置における、全てのＣＰＵが故障し
た場合にその直前の出力カードの出力を保持する出力保
持回路（状態表示回路出力保持手段）５００を示す回路
図である。図３の（ａ）において、Ｃ１は入出力シャー
シ２ａにおける入出力装置内の出力カードの出力許可信
号でありａ接点により構成されている。Ｃ２は入出力シ
ャーシ２ｂにおける入出力装置内の出力カードの出力許
可信号であり、ｂ接点により構成されている。そして、
入出力シャーシ２ａにおける入出力装置内の出力カード
へ出力許可信号が与えられると、前記ａ接点により構成
されている前記出力許可信号Ｃ１は閉成された状態に切
り替わる。また、入出力シャーシ２ｂにおける入出力装
置内の出力カードへ出力許可信号が与えられると、前記
ｂ接点により構成されている前記出力許可信号Ｃ２は開
状態に切り替わる。
【００３８】図３の（ｂ）に示すＲ１は各出力カード３
００ａ，３００ｂへの出力許可指令である接点信号を示
し、出力カード３００ａへの出力許可指令である接点信
号Ｒ１はａ接点により構成され、また出力カード３００
ｂへの出力許可指令である接点信号Ｒ１はｂ接点により
構成されている。
００ａ，３００ｂへの出力許可指令である接点信号を示
し、出力カード３００ａへの出力許可指令である接点信
号Ｒ１はａ接点により構成され、また出力カード３００
ｂへの出力許可指令である接点信号Ｒ１はｂ接点により
構成されている。
【００３９】これら接点信号Ｒ１を生成するリレー回路
のコイルＲ１は、出力許可信号Ｃ１を構成するａ接点
と、前記出力許可信号Ｃ２を構成するｂ接点とからなる
論理積回路により制御される。また、出力許可信号Ｃ１
を構成するａ接点に対し論理和の構成で接続された自己
保持用の前記リレー回路のコイルＲ１のａ接点により構
成された補助接点Ｒ１が設けられる。
のコイルＲ１は、出力許可信号Ｃ１を構成するａ接点
と、前記出力許可信号Ｃ２を構成するｂ接点とからなる
論理積回路により制御される。また、出力許可信号Ｃ１
を構成するａ接点に対し論理和の構成で接続された自己
保持用の前記リレー回路のコイルＲ１のａ接点により構
成された補助接点Ｒ１が設けられる。
【００４０】次に動作について説明する。入出力シャー
シ２ａにおける入出力装置内の出力カードへ出力許可が
与えられると、前記ａ接点により構成されている前記出
力許可信号Ｃ１は閉成された状態へ切り替わり、図３の
（ａ）のリレー回路のコイルＲ１は励磁された状態にな
り、このため当該リレー回路のコイルＲ１の補助接点Ｒ
１が閉成されて、前記リレー回路のコイルＲ１は自己保
持された状態で励磁された状態にある。この状態で、全
てのＣＰＵに故障が発生すると、前記ａ接点により構成
されている前記出力許可信号Ｃ１は開状態に戻るが、前
記自己保持用の前記リレー回路のコイルＲ１の補助接点
Ｒ１により当該リレー回路のコイルＲ１は自己保持され
て励磁されている状態を保つ。
シ２ａにおける入出力装置内の出力カードへ出力許可が
与えられると、前記ａ接点により構成されている前記出
力許可信号Ｃ１は閉成された状態へ切り替わり、図３の
（ａ）のリレー回路のコイルＲ１は励磁された状態にな
り、このため当該リレー回路のコイルＲ１の補助接点Ｒ
１が閉成されて、前記リレー回路のコイルＲ１は自己保
持された状態で励磁された状態にある。この状態で、全
てのＣＰＵに故障が発生すると、前記ａ接点により構成
されている前記出力許可信号Ｃ１は開状態に戻るが、前
記自己保持用の前記リレー回路のコイルＲ１の補助接点
Ｒ１により当該リレー回路のコイルＲ１は自己保持され
て励磁されている状態を保つ。
【００４１】従って、図３の（ｂ）に示す入出力シャー
シ２ａ用の出力カード３００ａへの出力許可指令である
接点信号Ｒ１は閉状態を維持し、また入出力シャーシ２
ｂ用の出力カード３００ｂへの出力許可指令である接点
信号Ｒ１は開状態を維持し、このため万一全てのＣＰＵ
が故障となった場合でもその直前の入出力シャーシ２ａ
の出力カード３００ａの出力をプロセスの状態表示回路
に保持させることができる。
シ２ａ用の出力カード３００ａへの出力許可指令である
接点信号Ｒ１は閉状態を維持し、また入出力シャーシ２
ｂ用の出力カード３００ｂへの出力許可指令である接点
信号Ｒ１は開状態を維持し、このため万一全てのＣＰＵ
が故障となった場合でもその直前の入出力シャーシ２ａ
の出力カード３００ａの出力をプロセスの状態表示回路
に保持させることができる。
【００４２】一方、入出力シャーシ２ｂにおける入出力
装置内の出力カード３００ｂへ出力許可が与えられる場
合には、前記ｂ接点により構成されている前記出力許可
信号Ｃ２は開状態に切り替わるが、出力許可信号Ｃ１は
開状態を維持しているのでリレー回路のコイルＲ１は励
磁されず、図３の（ｂ）に示す入出力シャーシ２ａ用の
出力カード３００ａへの出力許可指令である接点信号Ｒ
１は開状態を維持し、また入出力シャーシ２ｂ用の出力
カード３００ｂへの出力許可指令である接点信号Ｒ１は
閉成された状態を維持するため、万一全てのＣＰＵが故
障となった場合でもその直前の入出力シャーシ２ｂの出
力カード３００ｂの出力をプロセスの状態表示回路に保
持させることができる。
装置内の出力カード３００ｂへ出力許可が与えられる場
合には、前記ｂ接点により構成されている前記出力許可
信号Ｃ２は開状態に切り替わるが、出力許可信号Ｃ１は
開状態を維持しているのでリレー回路のコイルＲ１は励
磁されず、図３の（ｂ）に示す入出力シャーシ２ａ用の
出力カード３００ａへの出力許可指令である接点信号Ｒ
１は開状態を維持し、また入出力シャーシ２ｂ用の出力
カード３００ｂへの出力許可指令である接点信号Ｒ１は
閉成された状態を維持するため、万一全てのＣＰＵが故
障となった場合でもその直前の入出力シャーシ２ｂの出
力カード３００ｂの出力をプロセスの状態表示回路に保
持させることができる。
【００４３】以上のように、この実施の形態３のプロセ
ス制御装置においては、図２に示すようにリレー回路Ｒ
１を設けて保持回路を構成し、リレー回路Ｒ１の補助接
点を各入出力シャーシ用の出力カードの出力許可条件と
して使用することで、万一全てのＣＰＵが故障となった
場合でもその直前の出力カードの出力を保持させること
が可能になるプロセス制御装置が得られる効果がある。
ス制御装置においては、図２に示すようにリレー回路Ｒ
１を設けて保持回路を構成し、リレー回路Ｒ１の補助接
点を各入出力シャーシ用の出力カードの出力許可条件と
して使用することで、万一全てのＣＰＵが故障となった
場合でもその直前の出力カードの出力を保持させること
が可能になるプロセス制御装置が得られる効果がある。
【００４４】
【発明の効果】以上のように、この発明によれば、制御
対象プロセスを制御する制御モードのＣＰＵと、前記制
御モードのＣＰＵで故障が発生すると待機モードから制
御モードになり、前記制御モードのＣＰＵに代って前記
制御対象プロセスの制御を続行可能な待機モードのＣＰ
ＵとをＣＰＵシャーシ内に設けて多重化するように構成
したので、故障率の高いＣＰＵ単独の故障の場合に入出
力装置の切り替えを行う必要がなくなり、システムとし
ての稼働率や信頼性を向上できる効果がある。
対象プロセスを制御する制御モードのＣＰＵと、前記制
御モードのＣＰＵで故障が発生すると待機モードから制
御モードになり、前記制御モードのＣＰＵに代って前記
制御対象プロセスの制御を続行可能な待機モードのＣＰ
ＵとをＣＰＵシャーシ内に設けて多重化するように構成
したので、故障率の高いＣＰＵ単独の故障の場合に入出
力装置の切り替えを行う必要がなくなり、システムとし
ての稼働率や信頼性を向上できる効果がある。
【００４５】この発明によれば、通信手段による各ＣＰ
Ｕ間でのデータ通信において、送信権を与えられていな
い側のＣＰＵが前記データ通信の受信異常を検出する
と、自ＣＰＵへ受信異常信号を報知するとともに自ＣＰ
Ｕより先に他のＣＰＵへ受信異常信号を報知する、各Ｃ
ＰＵに設けられた受信異常報知手段と、自ＣＰＵが制御
対象プロセスを制御しているＣＰＵであるか否かを識別
する自系制御信号と、自系に出力許可が与えられている
か否かを識別する自系出力許可信号と、前記受信異常報
知手段から報知された前記受信異常信号とをもとに、自
ＣＰＵから他のＣＰＵへのデータ通信における送信異常
を判定し、自ＣＰＵの動作を停止させる自系送信異常信
号を出力する、各ＣＰＵに設けられた自系送信異常判定
手段とを備えるように構成したので、各ＣＰＵにおいて
送信異常または受信異常を判定してＣＰＵごとの故障停
止が実現でき、システムとしての稼働率や信頼性を向上
できる効果がある。
Ｕ間でのデータ通信において、送信権を与えられていな
い側のＣＰＵが前記データ通信の受信異常を検出する
と、自ＣＰＵへ受信異常信号を報知するとともに自ＣＰ
Ｕより先に他のＣＰＵへ受信異常信号を報知する、各Ｃ
ＰＵに設けられた受信異常報知手段と、自ＣＰＵが制御
対象プロセスを制御しているＣＰＵであるか否かを識別
する自系制御信号と、自系に出力許可が与えられている
か否かを識別する自系出力許可信号と、前記受信異常報
知手段から報知された前記受信異常信号とをもとに、自
ＣＰＵから他のＣＰＵへのデータ通信における送信異常
を判定し、自ＣＰＵの動作を停止させる自系送信異常信
号を出力する、各ＣＰＵに設けられた自系送信異常判定
手段とを備えるように構成したので、各ＣＰＵにおいて
送信異常または受信異常を判定してＣＰＵごとの故障停
止が実現でき、システムとしての稼働率や信頼性を向上
できる効果がある。
【００４６】この発明によれば、自ＣＰＵが制御対象プ
ロセスを制御しているＣＰＵであって、かつ外部からの
出力許可選択をされているという条件でオンする入出力
シャーシにおける出力カードの出力許可信号を保持する
ことで、前記出力許可信号がオフした直前の前記入出力
シャーシの出力カードの出力をプロセスの状態表示回路
に保持させる状態表示回路出力保持手段を備えるように
構成したので、制御系および待機系のＣＰＵが共に故障
した場合においてもプロセスの状態表示回路が故障直前
の状態を保持でき、発生した故障への対応を容易にでき
る効果がある。
ロセスを制御しているＣＰＵであって、かつ外部からの
出力許可選択をされているという条件でオンする入出力
シャーシにおける出力カードの出力許可信号を保持する
ことで、前記出力許可信号がオフした直前の前記入出力
シャーシの出力カードの出力をプロセスの状態表示回路
に保持させる状態表示回路出力保持手段を備えるように
構成したので、制御系および待機系のＣＰＵが共に故障
した場合においてもプロセスの状態表示回路が故障直前
の状態を保持でき、発生した故障への対応を容易にでき
る効果がある。
【図１】 この発明の実施の形態１のプロセス制御装置
の構成を示すシステム構成図である。
の構成を示すシステム構成図である。
【図２】 この発明の実施の形態２のプロセス制御装置
における各ＣＰＵ内に構成された故障判定ロジックを示
す回路図である。
における各ＣＰＵ内に構成された故障判定ロジックを示
す回路図である。
【図３】 この実施の形態３のプロセス制御装置におけ
る出力保持回路を示す回路図である。
る出力保持回路を示す回路図である。
【図４】 従来のプロセス制御装置を示すシステム構成
図である。
図である。
１ａ，１ｂ ＣＰＵシャーシ、２ａ，２ｂ 入出力シャ
ーシ、１００ 故障判定ロジック（受信異常報知手
段）、１００ａ，１００ｂ，１００ｃ，１００ｄＣＰ
Ｕ、２００ プロセス（制御対象プロセス）、２００
ａ，２００ｂ，２００ｃ，２００ｄ 通信Ｉ／Ｆカード
（通信手段）、４００ 故障判定ロジック（自系送信異
常判定手段）、５００ 出力保持回路（状態表示回路出
力保持手段）。
ーシ、１００ 故障判定ロジック（受信異常報知手
段）、１００ａ，１００ｂ，１００ｃ，１００ｄＣＰ
Ｕ、２００ プロセス（制御対象プロセス）、２００
ａ，２００ｂ，２００ｃ，２００ｄ 通信Ｉ／Ｆカード
（通信手段）、４００ 故障判定ロジック（自系送信異
常判定手段）、５００ 出力保持回路（状態表示回路出
力保持手段）。
Claims (3)
- 【請求項１】 制御対象プロセスを制御する制御モード
のＣＰＵと、該制御モードのＣＰＵで故障が発生すると
待機モードから制御モードへ切り替えられ、前記制御モ
ードのＣＰＵに代って前記制御対象プロセスの制御を続
行可能な待機モードのＣＰＵとを有するＣＰＵシャー
シ、および該ＣＰＵシャーシに対応し当該ＣＰＵシャー
シの前記制御モードや待機モードのＣＰＵに対する信号
の入出力を行う入出力シャーシとからなる系と、 該系と同一構成の複数の系と、 前記制御対象プロセスを制御している系の制御モードの
ＣＰＵに送信権が与えられて自系および他系のＣＰＵシ
ャーシのＣＰＵ間でデータ通信を行う通信手段とを備え
たプロセス制御装置。 - 【請求項２】 通信手段による各ＣＰＵ間でのデータ通
信において、送信権を与えられていない側のＣＰＵが前
記データ通信の受信異常を検出すると、自ＣＰＵへ受信
異常信号を報知するとともに自ＣＰＵより先に他のＣＰ
Ｕへ受信異常信号を報知する、各ＣＰＵに設けられた受
信異常報知手段と、 自ＣＰＵが制御対象プロセスを制御しているＣＰＵであ
るか否かを識別する自系制御信号と、自系に出力許可が
与えられているか否かを識別する自系出力許可信号と、
前記受信異常報知手段により他のＣＰＵから報知された
前記受信異常信号とをもとに、自ＣＰＵから他のＣＰＵ
へのデータ通信における送信異常を判定し、自ＣＰＵの
動作を停止させる自系送信異常信号を出力する、各ＣＰ
Ｕに設けられた自系送信異常判定手段とを備えているこ
とを特徴とする請求項１記載のプロセス制御装置。 - 【請求項３】 自ＣＰＵが制御対象プロセスを制御して
いるＣＰＵであって、かつ外部からの出力許可選択をさ
れているという条件でオンする入出力シャーシにおける
出力カードの出力許可信号を保持することで、前記出力
許可信号がオフした直前の前記入出力シャーシの出力カ
ードの出力をプロセスの状態表示回路に保持させる状態
表示回路出力保持手段を備えていることを特徴とする請
求項１または請求項２記載のプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230998A JPH11305801A (ja) | 1998-04-22 | 1998-04-22 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230998A JPH11305801A (ja) | 1998-04-22 | 1998-04-22 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11305801A true JPH11305801A (ja) | 1999-11-05 |
Family
ID=14583458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230998A Pending JPH11305801A (ja) | 1998-04-22 | 1998-04-22 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11305801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027805A (ja) * | 2010-07-27 | 2012-02-09 | Hitachi High-Technologies Corp | 制御システム |
-
1998
- 1998-04-22 JP JP11230998A patent/JPH11305801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027805A (ja) * | 2010-07-27 | 2012-02-09 | Hitachi High-Technologies Corp | 制御システム |
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