JPH11298249A - 電圧制御水晶発振器 - Google Patents
電圧制御水晶発振器Info
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- JPH11298249A JPH11298249A JP10162698A JP10162698A JPH11298249A JP H11298249 A JPH11298249 A JP H11298249A JP 10162698 A JP10162698 A JP 10162698A JP 10162698 A JP10162698 A JP 10162698A JP H11298249 A JPH11298249 A JP H11298249A
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- voltage
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Abstract
(57)【要約】
【課題】 制御電圧に対して出力周波数が良好な直線性
を得ることができる。 【解決手段】 発振回路部１１の入力端子VCONTには、
制御電圧生成部１２から制御電圧が供給される。コンピ
ュータ２３から制御される生成部１２は、アナログ値を
ディジタル値に変換する第１、第２アナログ／ディジタ
ル変換器１３と１４、直線性補正値を記憶するフラッシ
ュメモリ１５、ディジタル値をアナログ値に変換する第
１ディジタル／アナログ変換器１６、ノイズ成分を除去
するＬＰＦ１７、制御電圧データと直線性補正データか
ら直線性補正値を生成してフラッシュメモリ１５に供給
する加算器１８、ロジック回路用原発振回路となるロー
カル発振器１９及び各モードに沿ったロジックシーケン
スを発生させる制御ロジック回路２０から構成される。
VREF端子２１は直線性補正データの入力端子、WR／Samp
le端子２２は直線性補正値書き込みモードと通常動作モ
ードの切替用端子である。
を得ることができる。 【解決手段】 発振回路部１１の入力端子VCONTには、
制御電圧生成部１２から制御電圧が供給される。コンピ
ュータ２３から制御される生成部１２は、アナログ値を
ディジタル値に変換する第１、第２アナログ／ディジタ
ル変換器１３と１４、直線性補正値を記憶するフラッシ
ュメモリ１５、ディジタル値をアナログ値に変換する第
１ディジタル／アナログ変換器１６、ノイズ成分を除去
するＬＰＦ１７、制御電圧データと直線性補正データか
ら直線性補正値を生成してフラッシュメモリ１５に供給
する加算器１８、ロジック回路用原発振回路となるロー
カル発振器１９及び各モードに沿ったロジックシーケン
スを発生させる制御ロジック回路２０から構成される。
VREF端子２１は直線性補正データの入力端子、WR／Samp
le端子２２は直線性補正値書き込みモードと通常動作モ
ードの切替用端子である。
Description
【０００１】
【発明の属する技術分野】この発明は、制御電圧に対し
て周波数が直線的に変化可能なように改良を加えた電圧
制御水晶発振器に関する。
て周波数が直線的に変化可能なように改良を加えた電圧
制御水晶発振器に関する。
【０００２】
【従来の技術】電圧制御水晶発振器VCXO（Voltage Cont
rolled Crystal Oscillator）は、図４に示すように、
制御電圧入力端子VCONTに抵抗R1を介して水晶振動子XTA
Lの一端が接続され、その他端はＦＥＴQ1のゲート端子
に接続される。抵抗R1と水晶振動子XTALとの接続点Ａ
は、図示極性の可変容量ダイオードVDとコンデンサC1の
直列回路を介して接地ラインELに接続される。コンデン
サC1には抵抗R2が並列接続される。ＦＥＴQ1のゲートと
ソース間には抵抗R3が接続され、ドレインは抵抗R4を介
して接地される。C2，C3はコンデンサ、VCCは電源電圧
端子、FOUTは周波数出力端子、GNDは接地端子である。
rolled Crystal Oscillator）は、図４に示すように、
制御電圧入力端子VCONTに抵抗R1を介して水晶振動子XTA
Lの一端が接続され、その他端はＦＥＴQ1のゲート端子
に接続される。抵抗R1と水晶振動子XTALとの接続点Ａ
は、図示極性の可変容量ダイオードVDとコンデンサC1の
直列回路を介して接地ラインELに接続される。コンデン
サC1には抵抗R2が並列接続される。ＦＥＴQ1のゲートと
ソース間には抵抗R3が接続され、ドレインは抵抗R4を介
して接地される。C2，C3はコンデンサ、VCCは電源電圧
端子、FOUTは周波数出力端子、GNDは接地端子である。
【０００３】上記のように構成されたVCXOにおいて、発
振ループ内には可変容量ダイオードVDが挿入されている
ので、制御電圧入力端子VCONTに電圧を印加させ、その
電圧を変化させることにより、可変容量ダイオードVDの
両端の容量を変化させることができる。可変容量ダイオ
ードVDの容量が変化すると、水晶振動子XTALによる発振
周波数が変化する。
振ループ内には可変容量ダイオードVDが挿入されている
ので、制御電圧入力端子VCONTに電圧を印加させ、その
電圧を変化させることにより、可変容量ダイオードVDの
両端の容量を変化させることができる。可変容量ダイオ
ードVDの容量が変化すると、水晶振動子XTALによる発振
周波数が変化する。
【０００４】
【発明が解決しようとする課題】上記図４に示すVCXOは
回路構成が比較的簡単なために多用されている。しか
し、図４で使用される可変容量ダイオードの特性は、電
圧に対して容量が図５あるいは図６に示すように変化す
るために、制御電圧に対して出力周波数は直線的（リニ
ア）に変化する特性を示さない問題がある。このため、
上記図５、図６に示すような可変容量ダイオードを使用
して制御電圧に対して出力周波数がリニアな特性を得る
ようにするには、図７に示すように特性の異なるいくつ
かの可変容量ダイオードを並列接続する必要がある。し
かしながら、特性の異なるいくつかの可変容量ダイオー
ドを選択するのは極めて困難であるとともに、同一の可
変容量ダイオードにおける特性のバラツキを考慮しても
直線性を得ることは期待できない。
回路構成が比較的簡単なために多用されている。しか
し、図４で使用される可変容量ダイオードの特性は、電
圧に対して容量が図５あるいは図６に示すように変化す
るために、制御電圧に対して出力周波数は直線的（リニ
ア）に変化する特性を示さない問題がある。このため、
上記図５、図６に示すような可変容量ダイオードを使用
して制御電圧に対して出力周波数がリニアな特性を得る
ようにするには、図７に示すように特性の異なるいくつ
かの可変容量ダイオードを並列接続する必要がある。し
かしながら、特性の異なるいくつかの可変容量ダイオー
ドを選択するのは極めて困難であるとともに、同一の可
変容量ダイオードにおける特性のバラツキを考慮しても
直線性を得ることは期待できない。
【０００５】この発明は上記の事情に鑑みてなされたも
ので、制御電圧に対して出力周波数が良好な直線性を得
ることができる電圧制御水晶発振器を提供することを課
題とする。
ので、制御電圧に対して出力周波数が良好な直線性を得
ることができる電圧制御水晶発振器を提供することを課
題とする。
【０００６】
【課題を解決するための手段】この発明は、上記の課題
を達成するために、第１発明は、可変容量素子に制御電
圧を印加させて、水晶発振周波数を可変させ出力する発
振回路部と、この発振回路部から出力される周波数を入
力して演算され、出力に制御値を送出するとともに、前
記制御電圧に対して発振回路部から出力される周波数が
直線性を有するように演算される補正値を送出する演算
部と、この演算部から出力された前記制御値に基づいて
最適な補正値を読み出して前記制御電圧を生成する制御
電圧生成部とを備えたことを特徴とするものである。
を達成するために、第１発明は、可変容量素子に制御電
圧を印加させて、水晶発振周波数を可変させ出力する発
振回路部と、この発振回路部から出力される周波数を入
力して演算され、出力に制御値を送出するとともに、前
記制御電圧に対して発振回路部から出力される周波数が
直線性を有するように演算される補正値を送出する演算
部と、この演算部から出力された前記制御値に基づいて
最適な補正値を読み出して前記制御電圧を生成する制御
電圧生成部とを備えたことを特徴とするものである。
【０００７】第２発明は、前記演算部が、コンピュータ
からなることを特徴とするものである。
からなることを特徴とするものである。
【０００８】第３発明は、前記制御電圧生成部が、前記
補正値が記憶されるメモリからなり、メモリに前記制御
値を入力してメモリから補正値を読み出し、その補正値
を可変容量素子に印加させる制御電圧として生成するよ
うにしたことを特徴とするものである。
補正値が記憶されるメモリからなり、メモリに前記制御
値を入力してメモリから補正値を読み出し、その補正値
を可変容量素子に印加させる制御電圧として生成するよ
うにしたことを特徴とするものである。
【０００９】第４発明は、前記制御電圧生成部が、前記
制御値と補正値とを加算する加算部と、この加算部の加
算出力を新たな補正値として記憶するメモリとからな
り、メモリに前記制御値を入力してメモリから新たな補
正値を読み出し、その新たな補正値を可変容量素子に印
加させる制御電圧として生成するようにしたことを特徴
とするものである。
制御値と補正値とを加算する加算部と、この加算部の加
算出力を新たな補正値として記憶するメモリとからな
り、メモリに前記制御値を入力してメモリから新たな補
正値を読み出し、その新たな補正値を可変容量素子に印
加させる制御電圧として生成するようにしたことを特徴
とするものである。
【００１０】第５発明は、前記制御電圧生成部が、前記
補正値をシリアルデータとして入力し、出力にパラレル
データとして取り出すシリアル・パラレル変換器と、こ
の変換器から送出されたパラレルデータを新たな補正値
として得るデコーダと、このデコーダに得られた新たな
補正値を記憶するメモリとからなり、メモリに前記制御
値を入力してメモリから新たな補正値を読み出し、その
新たな補正値を可変容量素子に印加させる制御電圧とし
て生成するようにしたことを特徴とするものである。
補正値をシリアルデータとして入力し、出力にパラレル
データとして取り出すシリアル・パラレル変換器と、こ
の変換器から送出されたパラレルデータを新たな補正値
として得るデコーダと、このデコーダに得られた新たな
補正値を記憶するメモリとからなり、メモリに前記制御
値を入力してメモリから新たな補正値を読み出し、その
新たな補正値を可変容量素子に印加させる制御電圧とし
て生成するようにしたことを特徴とするものである。
【００１１】第６発明は、前記メモリから出力される制
御電圧をローパスフィルタを介してノイズ成分を除去す
るようにしたことを特徴とするものである。
御電圧をローパスフィルタを介してノイズ成分を除去す
るようにしたことを特徴とするものである。
【００１２】
【発明の実施の形態】以下この発明の実施の形態を図面
に基づいて説明する。図１はこの発明の実施の第１形態
を示す回路構成図で、図４と同一部分には、同一符号を
付してその詳細な説明を省略する。発振回路部１１は、
図４と同一構成であり、制御電圧入力端子VCONTには、
図示破線で示す制御電圧生成部１２からの制御電圧が供
給される。制御電圧生成部１２は、アナログ値をディジ
タル値に変換する第１、第２アナログ／ディジタル変換
器１３と１４、直線性補正値を記憶するフラッシュメモ
リ１５、ディジタル値をアナログ値に変換する第１ディ
ジタル／アナログ変換器１６、ノイズ成分を除去するＬ
ＰＦ１７、制御電圧データ（制御値）と直線性補正デー
タから、直線性補正値を生成してフラッシュメモリ１５
に供給する加算器１８、ロジック回路用原発振回路とな
るローカル発振器１９および各モードに沿ったロジック
シーケンスを発生させる制御ロジック回路２０から構成
される。
に基づいて説明する。図１はこの発明の実施の第１形態
を示す回路構成図で、図４と同一部分には、同一符号を
付してその詳細な説明を省略する。発振回路部１１は、
図４と同一構成であり、制御電圧入力端子VCONTには、
図示破線で示す制御電圧生成部１２からの制御電圧が供
給される。制御電圧生成部１２は、アナログ値をディジ
タル値に変換する第１、第２アナログ／ディジタル変換
器１３と１４、直線性補正値を記憶するフラッシュメモ
リ１５、ディジタル値をアナログ値に変換する第１ディ
ジタル／アナログ変換器１６、ノイズ成分を除去するＬ
ＰＦ１７、制御電圧データ（制御値）と直線性補正デー
タから、直線性補正値を生成してフラッシュメモリ１５
に供給する加算器１８、ロジック回路用原発振回路とな
るローカル発振器１９および各モードに沿ったロジック
シーケンスを発生させる制御ロジック回路２０から構成
される。
【００１３】なお、VREF端子２１は直線性補正データの
入力端子、WR／Sample端子２２は直線性補正値書き込み
モードと通常動作モードの切替用端子で、ロジックレベ
ルでロー「Ｌ」レベルのとき、直線性補正値書き込みモ
ードとなる。
入力端子、WR／Sample端子２２は直線性補正値書き込み
モードと通常動作モードの切替用端子で、ロジックレベ
ルでロー「Ｌ」レベルのとき、直線性補正値書き込みモ
ードとなる。
【００１４】２３は制御電圧生成部１２に制御電圧デー
タや直線性補正データ等を入力するコンピュータで、こ
のコンピュータ２３は入出力インターフェース２４に接
続される。コンピュータ２３からの制御電圧データおよ
び直線性補正データはインターフェース２４を介して第
２、第３ディジタル／アナログ変換器２５、２６でアナ
ログ値に変換されて第１、第２アナログ／ディジタル変
換器１３、１４に供給される。また、直線性補正値書き
込みモードと通常動作モードの切替信号は、WR／Sample
端子２２に供給される。コンピュータ２３には、発振回
路部１１から出力される周波数出力信号が周波数／ディ
ジタル変換器２７でディジタル信号に変換された後、イ
ンターフェース２４を介して入力される。
タや直線性補正データ等を入力するコンピュータで、こ
のコンピュータ２３は入出力インターフェース２４に接
続される。コンピュータ２３からの制御電圧データおよ
び直線性補正データはインターフェース２４を介して第
２、第３ディジタル／アナログ変換器２５、２６でアナ
ログ値に変換されて第１、第２アナログ／ディジタル変
換器１３、１４に供給される。また、直線性補正値書き
込みモードと通常動作モードの切替信号は、WR／Sample
端子２２に供給される。コンピュータ２３には、発振回
路部１１から出力される周波数出力信号が周波数／ディ
ジタル変換器２７でディジタル信号に変換された後、イ
ンターフェース２４を介して入力される。
【００１５】次に上記のように構成された第１形態の動
作を述べる。制御電圧生成部１２の直線性補正データ書
き込み動作は、次のように行われる。 （Ａ）WR／Sample端子２２が「Ｈ」レベルのとき、制御
電圧生成部１２は通常動作モードとなり、その動作シー
ケンスは以下のようになる。 （ａ）コンピュータ２３から第１アナログ／ディジタル
変換器１３に供給されてくる制御電圧データV'CONTを、
一定周期でモニターし、ディジタル値に変換する。 （ｂ）変換されたディジタル値は、フラッシュメモリ１
５に供給され、このディジタルデータに対応したフラッ
シュメモリ１５のアドレスから後述のようにメモリされ
た直線性補正値を読み出す。 （ｃ）読み出された直線性補正値は、第１ディジタル／
アナログ変換器１６によりアナログ値（アナログ電圧）
に変換される。 （ｄ）変換されたアナログ値はＬＰＦ１７でノイズ成分
を除去して発振回路部１１の可変容量ダイオードVDに制
御電圧として印加される。この制御電圧を用いれば、制
御電圧に対して出力周波数が直線性を有するようにな
る。
作を述べる。制御電圧生成部１２の直線性補正データ書
き込み動作は、次のように行われる。 （Ａ）WR／Sample端子２２が「Ｈ」レベルのとき、制御
電圧生成部１２は通常動作モードとなり、その動作シー
ケンスは以下のようになる。 （ａ）コンピュータ２３から第１アナログ／ディジタル
変換器１３に供給されてくる制御電圧データV'CONTを、
一定周期でモニターし、ディジタル値に変換する。 （ｂ）変換されたディジタル値は、フラッシュメモリ１
５に供給され、このディジタルデータに対応したフラッ
シュメモリ１５のアドレスから後述のようにメモリされ
た直線性補正値を読み出す。 （ｃ）読み出された直線性補正値は、第１ディジタル／
アナログ変換器１６によりアナログ値（アナログ電圧）
に変換される。 （ｄ）変換されたアナログ値はＬＰＦ１７でノイズ成分
を除去して発振回路部１１の可変容量ダイオードVDに制
御電圧として印加される。この制御電圧を用いれば、制
御電圧に対して出力周波数が直線性を有するようにな
る。
【００１６】（Ｂ）次にWR／Sample端子２２が「Ｌ」レ
ベルのとき、制御電圧生成部１２は直線性補正値書き込
みモードになる。そのときの動作シーケンスは以下のよ
うになる。 （ａ）コンピュータ２３から第１、第２アナログ／ディ
ジタル変換器１３、１４に供給されてくる制御電圧デー
タV'CONTと直線性補正データVREFをそれぞれ一定周期で
モニターし、それぞれをディジタル値に変換する。 （ｂ）変換されたそれぞれのディジタル値は、加算器１
８で加算され、得られた直線性補正値をフラッシュメモ
リ１５へ書き込む。 （ｃ）フラッシュメモリ１５に書き込まれた直線性補正
値は、前述と同様ように読み出されて、第１ディジタル
／アナログ変換器１６に入力される。 （ｄ）入力されたディジタルデータはアナログデータに
変換された後、ＬＰＦ１７でノイズ成分が除去されて、
発振回路部１１の可変容量ダイオードVDに制御電圧とし
て印加される。 （ｅ）コンピュータ２３は、発振回路部１１から出力さ
れる出力周波数を周波数／ディジタル変換器２７とイン
ターフェース２４を介して取り込み、その周波数を測定
する。その測定結果により制御電圧に対する直線性から
の「ズレ」を補正するための補正データを、インターフ
ェース２４、第３ディジタル／アナログ変換器２６を介
してＶREF端子２１に供給する。 （ｆ）コンピュータ２３は、規定の直線性が得られるま
で上記（ｅ）の動作を繰り返す。 （ｇ）上記（ａ）〜（ｆ）の動作を制御電圧の最小値か
ら最大値までｎ等分（ｎはフラッシュメモリ１５と第
１、第２アナログ／ディジタル変換器１３、１４のビッ
ト数に依存する）した全てについて繰り返すことによ
り、制御電圧に対して出力周波数の直線性が良好に得ら
れるようになる。
ベルのとき、制御電圧生成部１２は直線性補正値書き込
みモードになる。そのときの動作シーケンスは以下のよ
うになる。 （ａ）コンピュータ２３から第１、第２アナログ／ディ
ジタル変換器１３、１４に供給されてくる制御電圧デー
タV'CONTと直線性補正データVREFをそれぞれ一定周期で
モニターし、それぞれをディジタル値に変換する。 （ｂ）変換されたそれぞれのディジタル値は、加算器１
８で加算され、得られた直線性補正値をフラッシュメモ
リ１５へ書き込む。 （ｃ）フラッシュメモリ１５に書き込まれた直線性補正
値は、前述と同様ように読み出されて、第１ディジタル
／アナログ変換器１６に入力される。 （ｄ）入力されたディジタルデータはアナログデータに
変換された後、ＬＰＦ１７でノイズ成分が除去されて、
発振回路部１１の可変容量ダイオードVDに制御電圧とし
て印加される。 （ｅ）コンピュータ２３は、発振回路部１１から出力さ
れる出力周波数を周波数／ディジタル変換器２７とイン
ターフェース２４を介して取り込み、その周波数を測定
する。その測定結果により制御電圧に対する直線性から
の「ズレ」を補正するための補正データを、インターフ
ェース２４、第３ディジタル／アナログ変換器２６を介
してＶREF端子２１に供給する。 （ｆ）コンピュータ２３は、規定の直線性が得られるま
で上記（ｅ）の動作を繰り返す。 （ｇ）上記（ａ）〜（ｆ）の動作を制御電圧の最小値か
ら最大値までｎ等分（ｎはフラッシュメモリ１５と第
１、第２アナログ／ディジタル変換器１３、１４のビッ
ト数に依存する）した全てについて繰り返すことによ
り、制御電圧に対して出力周波数の直線性が良好に得ら
れるようになる。
【００１７】図２はこの発明の実施の第２形態を示す回
路構成図で、この第２形態は、第１形態で示した制御電
圧生成部１２中の加算部１８を取り除いたもので、VREF
端子２１に供給される直線性補正データを、第２アナロ
グ／ディジタル変換器１４を介して直線性補正値として
フラッシュメモリ１５に書き込むようにしたものであ
る。この図２における第２形態では、通常動作モード
（WR／Sample端子２２に「Ｈ」レベルが印加されたと
き）は、第１形態の場合の動作（Ａ）と同一である。
路構成図で、この第２形態は、第１形態で示した制御電
圧生成部１２中の加算部１８を取り除いたもので、VREF
端子２１に供給される直線性補正データを、第２アナロ
グ／ディジタル変換器１４を介して直線性補正値として
フラッシュメモリ１５に書き込むようにしたものであ
る。この図２における第２形態では、通常動作モード
（WR／Sample端子２２に「Ｈ」レベルが印加されたと
き）は、第１形態の場合の動作（Ａ）と同一である。
【００１８】また、直線性補正値書き込みモード（WR／
Sample端子２２に「Ｌ」レベルが供給されたとき）にお
いては、基本的には、第１形態と同様であるが、異なる
点は、VREF端子２１に供給される直線性補正データが、
そのまま直線性補正値としてフラッシュメモリ１５に書
き込まれることである。（第１形態では、制御電圧デー
タとの差分の電圧（データ）が直線性補正値として用い
られた。） 図３はこの発明の実施の第３形態を示す回路構成図で、
この第３形態は、第１形態で示した制御電圧生成部１２
中の第２アナログ／データ変換器１４と加算器１８を取
り除き、新たにディジタルＩ／Ｆ回路を追加して、回路
のローコスト化を図ったものである。図３において、３
１はコンピュータ２３から送られてくる直線性補正デー
タをシリアル化したシリアルデータ信号S Data、クロッ
ク信号CLOCK、ストローブ信号STROBE等のシリアルデー
タをパラレルデータ（パラレルデータ構成は、コマンド
のみ、コマンド＋アドレス＋データ、コマンド＋データ
とする。）に変換するシリアル／パラレル変換器で、こ
の変換器３１の出力は、WR／Sample端子２２のロジック
レベルに対応したシーケンスを実施するデコーダ制御ロ
ジック回路３２に入力される。デコーダ制御ロジック回
路３２には、WR／Sample端子２２からの切替信号とロー
カル発振器１９からの信号が入力され、WR／Sample端子
２２が「Ｌ」レベルのとき、パラレルデータのＣＭＤコ
ードをデコードし、対応したシーケンスを実施する。デ
コーダ制御ロジック回路３２からの出力であるアドレス
AddrとデータDataは、フラッシュメモリ１５に供給され
る。
Sample端子２２に「Ｌ」レベルが供給されたとき）にお
いては、基本的には、第１形態と同様であるが、異なる
点は、VREF端子２１に供給される直線性補正データが、
そのまま直線性補正値としてフラッシュメモリ１５に書
き込まれることである。（第１形態では、制御電圧デー
タとの差分の電圧（データ）が直線性補正値として用い
られた。） 図３はこの発明の実施の第３形態を示す回路構成図で、
この第３形態は、第１形態で示した制御電圧生成部１２
中の第２アナログ／データ変換器１４と加算器１８を取
り除き、新たにディジタルＩ／Ｆ回路を追加して、回路
のローコスト化を図ったものである。図３において、３
１はコンピュータ２３から送られてくる直線性補正デー
タをシリアル化したシリアルデータ信号S Data、クロッ
ク信号CLOCK、ストローブ信号STROBE等のシリアルデー
タをパラレルデータ（パラレルデータ構成は、コマンド
のみ、コマンド＋アドレス＋データ、コマンド＋データ
とする。）に変換するシリアル／パラレル変換器で、こ
の変換器３１の出力は、WR／Sample端子２２のロジック
レベルに対応したシーケンスを実施するデコーダ制御ロ
ジック回路３２に入力される。デコーダ制御ロジック回
路３２には、WR／Sample端子２２からの切替信号とロー
カル発振器１９からの信号が入力され、WR／Sample端子
２２が「Ｌ」レベルのとき、パラレルデータのＣＭＤコ
ードをデコードし、対応したシーケンスを実施する。デ
コーダ制御ロジック回路３２からの出力であるアドレス
AddrとデータDataは、フラッシュメモリ１５に供給され
る。
【００１９】上記第３形態において、通常動作モードは
第１形態の場合の動作（Ａ）と同一であるので、ここで
は、直線性補正値書き込みモード（WR／Sample端子２２
に「Ｌ」レベルが供給されたとき）について述べる。コ
ンピュータを含めた動作シーケンスは以下の通りであ
る。 （ａ）制御電圧生成部１２へ与える直線性補正データ列
をシリアルデータ信号S Dataへ入力し、クロック信号CL
OCKをクロッキングする。最後にはストローブ信号STROB
Eをストローブする。以上の操作はコンピュータ２３か
ら行われる。 （ｂ）パラレルデータ中のＣＭＤコードをデコードす
る。ＣＭＤコードがデータライトの場合、パラレルデー
タ中のアドレス、データ値をフラッシュメモリ１５のア
ドレスビット、データビットへ与え、メモリ１５へ書き
込む。ＣＭＤコードがデータリードの場合、パラレルデ
ータ中のアドレス値をフラッシュメモリ１５のアドレス
ビットへ与え、メモリ１５から読み出したデータを第１
ディジタル／アナログ変換器１６へ供給する。 （ｃ）第１ディジタル／アナログ変換器１６での変換
後、アナログ値をＬＰＦ１７を通してノイズ成分を除去
する。 （ｄ）その後、コンピュータ２３で発振回路部１１から
の出力周波数を測定し、直線性からの「ズレ」に対する
直線性補正データを生成する。 （ｅ）上記（ａ）から（ｄ）までに処理を規定の直線性
が得られるまで繰り返す。 （ｆ）上記（ａ）から（ｅ）までの処理を制御電圧デー
タV'CONTの最小値から最大値までｍ等分（ｍは、フラッ
シュメモリのアドレスビットとアナログ／ディジタル変
換器のビット数に依存する）した全てについて繰り返
す。
第１形態の場合の動作（Ａ）と同一であるので、ここで
は、直線性補正値書き込みモード（WR／Sample端子２２
に「Ｌ」レベルが供給されたとき）について述べる。コ
ンピュータを含めた動作シーケンスは以下の通りであ
る。 （ａ）制御電圧生成部１２へ与える直線性補正データ列
をシリアルデータ信号S Dataへ入力し、クロック信号CL
OCKをクロッキングする。最後にはストローブ信号STROB
Eをストローブする。以上の操作はコンピュータ２３か
ら行われる。 （ｂ）パラレルデータ中のＣＭＤコードをデコードす
る。ＣＭＤコードがデータライトの場合、パラレルデー
タ中のアドレス、データ値をフラッシュメモリ１５のア
ドレスビット、データビットへ与え、メモリ１５へ書き
込む。ＣＭＤコードがデータリードの場合、パラレルデ
ータ中のアドレス値をフラッシュメモリ１５のアドレス
ビットへ与え、メモリ１５から読み出したデータを第１
ディジタル／アナログ変換器１６へ供給する。 （ｃ）第１ディジタル／アナログ変換器１６での変換
後、アナログ値をＬＰＦ１７を通してノイズ成分を除去
する。 （ｄ）その後、コンピュータ２３で発振回路部１１から
の出力周波数を測定し、直線性からの「ズレ」に対する
直線性補正データを生成する。 （ｅ）上記（ａ）から（ｄ）までに処理を規定の直線性
が得られるまで繰り返す。 （ｆ）上記（ａ）から（ｅ）までの処理を制御電圧デー
タV'CONTの最小値から最大値までｍ等分（ｍは、フラッ
シュメモリのアドレスビットとアナログ／ディジタル変
換器のビット数に依存する）した全てについて繰り返
す。
【００２０】上記第２、第３形態において、第１形態と
同一部分には同一符号を付してその詳細な説明を省略し
た。
同一部分には同一符号を付してその詳細な説明を省略し
た。
【００２１】
【発明の効果】以上述べたように、この発明によれば、
制御電圧に対する出力周波数の直線性が良好に得られる
とともに、直線性を得るための制御をソフトウェアで実
現できるので、回路構成の簡素化を図ることができ、か
つ経済的にも有利なる利点がある。
制御電圧に対する出力周波数の直線性が良好に得られる
とともに、直線性を得るための制御をソフトウェアで実
現できるので、回路構成の簡素化を図ることができ、か
つ経済的にも有利なる利点がある。
【図１】この発明の実施の第１形態を示す回路構成図。
【図２】この発明の実施の第２形態を示す回路構成図。
【図３】この発明の実施の第３形態を示す回路構成図。
【図４】従来の電圧制御水晶発振器の回路図。
【図５】可変容量ダイオード特性図。
【図６】可変容量ダイオード特性図。
【図７】可変容量ダイオードの並列接続回路図。
１１…発振回路部 １２…制御電圧生成部 １３、１４…第１、第２アナログ／ディジタル変換器 １５…フラッシュメモリ １６、２５、２６…第１〜第３ディジタル／アナログ変
換器 １７…ＬＰＦ １８…加算器 １９…ローカル発振器 ２０…制御ロジック回路 ２１…VREF端子 ２２…WR／Sample端子 ２３…コンピュータ ２４…Ｉ／Ｏインターフェース
換器 １７…ＬＰＦ １８…加算器 １９…ローカル発振器 ２０…制御ロジック回路 ２１…VREF端子 ２２…WR／Sample端子 ２３…コンピュータ ２４…Ｉ／Ｏインターフェース
Claims (6)
- 【請求項１】 可変容量素子に制御電圧を印加させて、
水晶発振周波数を可変させ出力する発振回路部と、この
発振回路部から出力される周波数を入力して演算され、
出力に制御値を送出するとともに、前記制御電圧に対し
て発振回路部から出力される周波数が直線性を有するよ
うに演算される補正値を送出する演算部と、この演算部
から出力された前記制御値に基づいて最適な補正値を読
み出して前記制御電圧を生成する制御電圧生成部とを備
えたことを特徴とする電圧制御水晶発振器。 - 【請求項２】 前記演算部は、コンピュータからなるこ
とを特徴とする請求項１記載の電圧制御水晶発振器。 - 【請求項３】 前記制御電圧生成部は、前記補正値が記
憶されるメモリからなり、メモリに前記制御値を入力し
てメモリから補正値を読み出し、その補正値を可変容量
素子に印加させる制御電圧として生成するようにしたこ
とを特徴とする請求項１記載の電圧制御水晶発振器。 - 【請求項４】 前記制御電圧生成部は、前記制御値と補
正値とを加算する加算部と、この加算部の加算出力を新
たな補正値として記憶するメモリとからなり、メモリに
前記制御値を入力してメモリから新たな補正値を読み出
し、その新たな補正値を可変容量素子に印加させる制御
電圧として生成するようにしたことを特徴とする請求項
１記載の電圧制御水晶発振器。 - 【請求項５】 前記制御電圧生成部は、前記補正値をシ
リアルデータとして入力し、出力にパラレルデータとし
て取り出すシリアル・パラレル変換器と、この変換器か
ら送出されたパラレルデータを新たな補正値として得る
デコーダと、このデコーダに得られた新たな補正値を記
憶するメモリとからなり、メモリに前記制御値を入力し
てメモリから新たな補正値を読み出し、その新たな補正
値を可変容量素子に印加させる制御電圧として生成する
ようにしたことを特徴とする請求項１記載の電圧制御水
晶発振器。 - 【請求項６】 前記メモリから出力される制御電圧をロ
ーパスフィルタを介してノイズ成分を除去するようにし
たことを特徴とする請求項３〜５記載の電圧制御水晶発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162698A JPH11298249A (ja) | 1998-04-14 | 1998-04-14 | 電圧制御水晶発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162698A JPH11298249A (ja) | 1998-04-14 | 1998-04-14 | 電圧制御水晶発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298249A true JPH11298249A (ja) | 1999-10-29 |
Family
ID=14305622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10162698A Pending JPH11298249A (ja) | 1998-04-14 | 1998-04-14 | 電圧制御水晶発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11298249A (ja) |
-
1998
- 1998-04-14 JP JP10162698A patent/JPH11298249A/ja active Pending
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