JPH11298248A - 発振回路 - Google Patents
発振回路Info
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- JPH11298248A JPH11298248A JP10110115A JP11011598A JPH11298248A JP H11298248 A JPH11298248 A JP H11298248A JP 10110115 A JP10110115 A JP 10110115A JP 11011598 A JP11011598 A JP 11011598A JP H11298248 A JPH11298248 A JP H11298248A
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Abstract
(57)【要約】
【課題】 発振安定化時間の短縮と電力消費の抑制とを
両立させることを可能とする発振回路を提供する。 【解決手段】 ＣＭＯＳインバータ３、４の入出力端子
間に水晶振動子Ｘを設けて発振回路を構成する。インバ
ータ３、４の電源側に電流制御用のトランジスタ５、６
を設け、両トランジスタをカレントミラー回路を構成す
るトランジスタ７、８、９により制御する。制御用のト
ランジスタ９には、時定数回路で発生する充放電電圧Ｖ
Ｇをゲートに印加したトランジスタ１０より電流を供給
する。トランジスタ５、６の電流を電源供給による発振
開始時に最大電流値としその後次第に減少するように制
御することができ、発振の迅速な安定化と電力消費の抑
制が図れる。
両立させることを可能とする発振回路を提供する。 【解決手段】 ＣＭＯＳインバータ３、４の入出力端子
間に水晶振動子Ｘを設けて発振回路を構成する。インバ
ータ３、４の電源側に電流制御用のトランジスタ５、６
を設け、両トランジスタをカレントミラー回路を構成す
るトランジスタ７、８、９により制御する。制御用のト
ランジスタ９には、時定数回路で発生する充放電電圧Ｖ
Ｇをゲートに印加したトランジスタ１０より電流を供給
する。トランジスタ５、６の電流を電源供給による発振
開始時に最大電流値としその後次第に減少するように制
御することができ、発振の迅速な安定化と電力消費の抑
制が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は発振回路に関し、特
に、半導体集積回路より形成されるＣＭＯＳインバータ
型の発振回路に関する。
に、半導体集積回路より形成されるＣＭＯＳインバータ
型の発振回路に関する。
【０００２】
【従来の技術】従来、ＰチャネルＭＯＳ型トランジスタ
及びＮチャネルＭＯＳ型トランジスタ（以下、それぞれ
Ｐチャネル・トランジスタ及びＮチャネル・トランジス
タという。また、両トランジスタの組み合わせをＣＭＯ
Ｓトランジスタともいう。）により構成されたインバー
タ回路（以下、単にインバータともいう。）を増幅回路
としてその入出力間に抵抗、コンデンサ及び水晶振動子
を設けた発振回路が携帯端末等に搭載されるシングルチ
ップマイクロコンピュータ等に用いられている。
及びＮチャネルＭＯＳ型トランジスタ（以下、それぞれ
Ｐチャネル・トランジスタ及びＮチャネル・トランジス
タという。また、両トランジスタの組み合わせをＣＭＯ
Ｓトランジスタともいう。）により構成されたインバー
タ回路（以下、単にインバータともいう。）を増幅回路
としてその入出力間に抵抗、コンデンサ及び水晶振動子
を設けた発振回路が携帯端末等に搭載されるシングルチ
ップマイクロコンピュータ等に用いられている。
【０００３】図１２は、基本クロック信号を発生するこ
の種の発振回路の基本原理を示す図である。チップ内の
ＣＭＯＳトランジスタで構成するインバータ回路１とチ
ップ外の共振回路とから構成され、チップ外の共振回路
は電気機械振動子としての水晶振動子Ｘと、始動用バイ
アス抵抗Ｒと発振周波数設定及び温度変化に対する補償
用コンデンサＣ1、Ｃ2とから構成される。
の種の発振回路の基本原理を示す図である。チップ内の
ＣＭＯＳトランジスタで構成するインバータ回路１とチ
ップ外の共振回路とから構成され、チップ外の共振回路
は電気機械振動子としての水晶振動子Ｘと、始動用バイ
アス抵抗Ｒと発振周波数設定及び温度変化に対する補償
用コンデンサＣ1、Ｃ2とから構成される。
【０００４】また、携帯端末等に好適な前記発振回路と
して、電池の消耗を抑制するようにインバータ回路に流
す電流を制御できるようにした回路が提案されている。
このような発振回路としては、例えば、特開昭６３−２
１９２０８公報及び特開昭６２−１１３０８号公報記載
の回路が挙げられる。
して、電池の消耗を抑制するようにインバータ回路に流
す電流を制御できるようにした回路が提案されている。
このような発振回路としては、例えば、特開昭６３−２
１９２０８公報及び特開昭６２−１１３０８号公報記載
の回路が挙げられる。
【０００５】図１３は、特開昭６３−２１９２０８公報
記載の発振回路用のインバータ回路を示す図である。イ
ンバータ回路１とその制御回路５８の構成とから構成さ
れ、インバータ回路１は、Ｐチャネル・トランジスタ５
２、５３とＮチャネル・トランジスタ５３、５４とから
なりインバータ１’、１”を入出力端子Ｉ／Ｏ間に２つ
並列接続した構成を採用し、その一方のインバータ１”
は、各トランジスタ５２、５３と電源及び接地間にゲー
トスイッチ用のＣＭＯＳトランジスタ５４、５５を設け
たクロックドインバータ構成が用いられる。また、イン
バータ回路１の出力部Ｏには分周回路５６及び分周回路
の出力を検出する動作検出回路５７を有し前記ゲートス
イッチ用のＣＭＯＳトランジスタ５４、５５を制御する
ように構成されている。
記載の発振回路用のインバータ回路を示す図である。イ
ンバータ回路１とその制御回路５８の構成とから構成さ
れ、インバータ回路１は、Ｐチャネル・トランジスタ５
２、５３とＮチャネル・トランジスタ５３、５４とから
なりインバータ１’、１”を入出力端子Ｉ／Ｏ間に２つ
並列接続した構成を採用し、その一方のインバータ１”
は、各トランジスタ５２、５３と電源及び接地間にゲー
トスイッチ用のＣＭＯＳトランジスタ５４、５５を設け
たクロックドインバータ構成が用いられる。また、イン
バータ回路１の出力部Ｏには分周回路５６及び分周回路
の出力を検出する動作検出回路５７を有し前記ゲートス
イッチ用のＣＭＯＳトランジスタ５４、５５を制御する
ように構成されている。
【０００６】この発振回路は、発振開始時には両インバ
ータ回路が動作するように前記ゲートスイッチ用のＣＭ
ＯＳトランジスタ５４、５５を導通させる。発振が開始
し安定した発振信号が所定数出力されると、分周回路５
６は分周出力を発生し、動作検出回路５７は前記分周出
力を検出して前記ゲートスイッチ用のＣＭＯＳトランジ
スタ５４、５５を遮断するようにスイッチングする。分
周出力が発生するまでは２つのインバータ１’、１”は
並列動作により等価的に充分大きなトランスコンダクタ
ンスｇｍを有するインバータ回路として機能し、発振の
開始と安定化が促進されるとともに、安定発振後はゲー
トスイッチ用のＣＭＯＳトランジスタ５４、５５の遮断
により電流消費が抑制される。
ータ回路が動作するように前記ゲートスイッチ用のＣＭ
ＯＳトランジスタ５４、５５を導通させる。発振が開始
し安定した発振信号が所定数出力されると、分周回路５
６は分周出力を発生し、動作検出回路５７は前記分周出
力を検出して前記ゲートスイッチ用のＣＭＯＳトランジ
スタ５４、５５を遮断するようにスイッチングする。分
周出力が発生するまでは２つのインバータ１’、１”は
並列動作により等価的に充分大きなトランスコンダクタ
ンスｇｍを有するインバータ回路として機能し、発振の
開始と安定化が促進されるとともに、安定発振後はゲー
トスイッチ用のＣＭＯＳトランジスタ５４、５５の遮断
により電流消費が抑制される。
【０００７】また、図１４は、特開昭６２−１１３０８
号公報記載の発振回路の構成を示す図である。この発振
回路はインバータ回路として単一構成を採用している
が、インバータ１を構成する各トランジスタ６１、６２
と電源及び接地間にスイッチ動作を行うＣＭＯＳトラン
ジスタ６３、６５及び６４、６６をそれぞれ並列に接続
し各並列接続トランジスタ６３、６４又は６５、６６の
ゲートを制御するスイッチ６９、７０及び７１、７２を
備える構成を有する。この発振回路は発振開始時には前
記並列接続の両ＭＯＳトランジスタが導通させ、発振が
開始されると一方のＭＯＳトランジスタを遮断するよう
にスイッチング動作を行う。並列接続したＭＯＳトラン
ジスタが何れも導通することによりドレイン電流が充分
供給されインバータ回路として充分大きなトランスコン
ダクタンスｇｍ値を示すようになり、発振の開始と安定
化が促進され、安定発振後は並列接続ＭＯＳトランジス
タの一方を遮断することにより電流消費を抑制するよう
に制御する。
号公報記載の発振回路の構成を示す図である。この発振
回路はインバータ回路として単一構成を採用している
が、インバータ１を構成する各トランジスタ６１、６２
と電源及び接地間にスイッチ動作を行うＣＭＯＳトラン
ジスタ６３、６５及び６４、６６をそれぞれ並列に接続
し各並列接続トランジスタ６３、６４又は６５、６６の
ゲートを制御するスイッチ６９、７０及び７１、７２を
備える構成を有する。この発振回路は発振開始時には前
記並列接続の両ＭＯＳトランジスタが導通させ、発振が
開始されると一方のＭＯＳトランジスタを遮断するよう
にスイッチング動作を行う。並列接続したＭＯＳトラン
ジスタが何れも導通することによりドレイン電流が充分
供給されインバータ回路として充分大きなトランスコン
ダクタンスｇｍ値を示すようになり、発振の開始と安定
化が促進され、安定発振後は並列接続ＭＯＳトランジス
タの一方を遮断することにより電流消費を抑制するよう
に制御する。
【０００８】
【発明が解決しようとする課題】従来の発振回路におい
ては、発振開始及び電力消費の改善を可能にするため
に、それぞれ独立に動作するインバータを並列に接続し
一方又は両方を動作させるようにスイッチングにより切
り替えるように構成したり、又は単一構成のインバータ
回路の電源側及び接地側に駆動電流を切り替えるための
スイッチングトランジスタを設けるように構成してい
る。
ては、発振開始及び電力消費の改善を可能にするため
に、それぞれ独立に動作するインバータを並列に接続し
一方又は両方を動作させるようにスイッチングにより切
り替えるように構成したり、又は単一構成のインバータ
回路の電源側及び接地側に駆動電流を切り替えるための
スイッチングトランジスタを設けるように構成してい
る。
【０００９】しかしながら、発振用の増幅回路でもある
インバータ回路において外部から駆動電流に関連してス
イッチング動作を行わせることは、駆動電流の切り替え
による大きなノイズを伴うため、そのこと自体が発振の
安定動作後の発振の不安定化の原因となる。また、前述
のような回路ではドレイン及びソース電流値の切り替え
等の複数の切り替え箇所相互間のタイミングのずれ等に
より、発振の不安定化が生ずることが避けられない。
インバータ回路において外部から駆動電流に関連してス
イッチング動作を行わせることは、駆動電流の切り替え
による大きなノイズを伴うため、そのこと自体が発振の
安定動作後の発振の不安定化の原因となる。また、前述
のような回路ではドレイン及びソース電流値の切り替え
等の複数の切り替え箇所相互間のタイミングのずれ等に
より、発振の不安定化が生ずることが避けられない。
【００１０】このため従来の発振回路では、発振回路が
安定発振に至った後に発振が再度不安定になることがあ
り、結果的に安定発振の時間の短縮に逆行する虞がある
という難点があった。
安定発振に至った後に発振が再度不安定になることがあ
り、結果的に安定発振の時間の短縮に逆行する虞がある
という難点があった。
【００１１】（発明の目的）本発明の目的は、発振安定
化時間の短縮と電力消費の抑制とを両立させることを可
能とする発振回路を提供することにある。
化時間の短縮と電力消費の抑制とを両立させることを可
能とする発振回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の発振回路は、Ｃ
ＭＯＳトランジスタを用いたインバータ回路の入出力端
子間に電気機械振動子を設けた発振回路において、イン
バータ回路の電源端子と電源との間に接続した電流値を
連続的に制御可能な電流源回路と、前記電流源回路の電
流を発振開始時に大きい電流値とし安定発振時には前記
電流値以下の電流となるように連続的に制御する電流制
御回路とを有する。
ＭＯＳトランジスタを用いたインバータ回路の入出力端
子間に電気機械振動子を設けた発振回路において、イン
バータ回路の電源端子と電源との間に接続した電流値を
連続的に制御可能な電流源回路と、前記電流源回路の電
流を発振開始時に大きい電流値とし安定発振時には前記
電流値以下の電流となるように連続的に制御する電流制
御回路とを有する。
【００１３】また、本発明の発振回路は、ＣＭＯＳトラ
ンジスタを用いたインバータ回路の入出力端子間に電気
機械振動子を設けた発振回路において、前記インバータ
回路は、ゲート電極及びドレイン電極間をそれぞれ相互
接続したＰチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタと、前記Ｐチャネル型ＭＯＳト
ランジスタ及びＮチャネル型ＭＯＳトランジスタのソー
ス電極と電源端子間の少なくとも一方の接続路に接続さ
れたＭＯＳ型トランジスタと、前記ＭＯＳ型トランジス
タのドレイン・ソース間電流を発振開始時に大きい電流
値とし安定発振時には前記電流値以下の電流となるよう
にゲート電極を連続的に制御する制御バイアス電圧を出
力する電流制御回路とを有する。そして、前記ＭＯＳ型
トランジスタのドレイン・ソース間にドレイン・ソース
を接続した並列ＭＯＳ型トランジスタと、前記並列ＭＯ
Ｓ型トランジスタのドレイン・ソース間電流を固定電流
となるように、ゲート電極を制御する固定バイアス回路
とを有するように構成することができる。また、前記並
列ＭＯＳ型トランジスタのドレイン・ソース間電流は前
記ＭＯＳ型トランジスタのドレイン・ソース間電流の制
御と略逆方向に制御されるようにゲート電極を前記制御
バイアス電圧を反転したバイアス電圧により制御するバ
イアス電圧反転回路とを有するように構成することがで
きる。更に、前記電流制御回路は、前記ＭＯＳトランジ
スタとカレントミラー回路を構成し前記ＭＯＳトランジ
スタのゲート・ソース間バイアス電圧を制御するＭＯＳ
トランジスタを含むように構成することができる。
ンジスタを用いたインバータ回路の入出力端子間に電気
機械振動子を設けた発振回路において、前記インバータ
回路は、ゲート電極及びドレイン電極間をそれぞれ相互
接続したＰチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタと、前記Ｐチャネル型ＭＯＳト
ランジスタ及びＮチャネル型ＭＯＳトランジスタのソー
ス電極と電源端子間の少なくとも一方の接続路に接続さ
れたＭＯＳ型トランジスタと、前記ＭＯＳ型トランジス
タのドレイン・ソース間電流を発振開始時に大きい電流
値とし安定発振時には前記電流値以下の電流となるよう
にゲート電極を連続的に制御する制御バイアス電圧を出
力する電流制御回路とを有する。そして、前記ＭＯＳ型
トランジスタのドレイン・ソース間にドレイン・ソース
を接続した並列ＭＯＳ型トランジスタと、前記並列ＭＯ
Ｓ型トランジスタのドレイン・ソース間電流を固定電流
となるように、ゲート電極を制御する固定バイアス回路
とを有するように構成することができる。また、前記並
列ＭＯＳ型トランジスタのドレイン・ソース間電流は前
記ＭＯＳ型トランジスタのドレイン・ソース間電流の制
御と略逆方向に制御されるようにゲート電極を前記制御
バイアス電圧を反転したバイアス電圧により制御するバ
イアス電圧反転回路とを有するように構成することがで
きる。更に、前記電流制御回路は、前記ＭＯＳトランジ
スタとカレントミラー回路を構成し前記ＭＯＳトランジ
スタのゲート・ソース間バイアス電圧を制御するＭＯＳ
トランジスタを含むように構成することができる。
【００１４】更に、本発明の発振回路は、ＣＭＯＳトラ
ンジスタを用いたインバータ回路の入出力端子間に電気
機械振動子を設けた発振回路において、前記インバータ
回路は入出力端子間を相互接続した複数のインバータで
構成され、前記複数のインバータにうち少なくとも１つ
のインバータの電源端子と電源との間に接続した電流値
を連続的に制御可能な電流源回路と、前記電流源回路の
電流を発振開始時に大きい電流値とし安定発振時には前
記電流値以下の電流値とするように連続的に制御する電
流制御回路とを有する。また、前記インバータ回路は、
ゲート電極及びドレイン電極間をそれぞれ相互接続した
Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯ
Ｓトランジスタからなり、入出力端子間を相互接続した
複数のインバータで構成され、前記複数のインバータの
うち少なくとも１つのインバータは、前記Ｐチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タのソース電極と電源端子間の少なくとも一方の接続路
に接続されたＭＯＳ型トランジスタと、前記ＭＯＳ型ト
ランジスタのドレイン・ソース間電流を発振開始時に大
きい電流値とし安定発振時には前記電流値以下となるよ
うにゲート電極を連続的に制御する制御バイアス電圧を
出力する電流制御回路とを有することを特徴とする。
ンジスタを用いたインバータ回路の入出力端子間に電気
機械振動子を設けた発振回路において、前記インバータ
回路は入出力端子間を相互接続した複数のインバータで
構成され、前記複数のインバータにうち少なくとも１つ
のインバータの電源端子と電源との間に接続した電流値
を連続的に制御可能な電流源回路と、前記電流源回路の
電流を発振開始時に大きい電流値とし安定発振時には前
記電流値以下の電流値とするように連続的に制御する電
流制御回路とを有する。また、前記インバータ回路は、
ゲート電極及びドレイン電極間をそれぞれ相互接続した
Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯ
Ｓトランジスタからなり、入出力端子間を相互接続した
複数のインバータで構成され、前記複数のインバータの
うち少なくとも１つのインバータは、前記Ｐチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タのソース電極と電源端子間の少なくとも一方の接続路
に接続されたＭＯＳ型トランジスタと、前記ＭＯＳ型ト
ランジスタのドレイン・ソース間電流を発振開始時に大
きい電流値とし安定発振時には前記電流値以下となるよ
うにゲート電極を連続的に制御する制御バイアス電圧を
出力する電流制御回路とを有することを特徴とする。
【００１５】（作用）インバータ回路のドレイン・ソー
ス間電流値を連続して調整できる可変電流源で制御する
ことにより、発振開始時は前記電流を増加させてトラン
スコンダクタンスｇｍを高め高速に発振を開始し安定化
させるとともに、発振後に前記電流値を滑らかに低減し
て通常の使用状態での消費電流の低減を図る。電流低減
時のノイズの発生及び発振の不安定化を防止する。
ス間電流値を連続して調整できる可変電流源で制御する
ことにより、発振開始時は前記電流を増加させてトラン
スコンダクタンスｇｍを高め高速に発振を開始し安定化
させるとともに、発振後に前記電流値を滑らかに低減し
て通常の使用状態での消費電流の低減を図る。電流低減
時のノイズの発生及び発振の不安定化を防止する。
【００１６】
【発明の実施の形態】図１は、本発明の発振回路の基本
原理を示す図であり、チップ内に設けられているＣＭＯ
Ｓトランジスタを用いたインバータ回路とチップ外の外
部共振回路とから構成される。外部共振回路は電気機械
振動子としての水晶振動子Ｘと、始動用バイアス抵抗Ｒ
と発振周波数設定及び温度変化に対する補償用コンデン
サＣ1、Ｃ2とから構成されており、本発明の特徴として
ＣＭＯＳトランジスタからなるインバータ回路の駆動電
流源２の電流を連続的に可変できるように構成する。
原理を示す図であり、チップ内に設けられているＣＭＯ
Ｓトランジスタを用いたインバータ回路とチップ外の外
部共振回路とから構成される。外部共振回路は電気機械
振動子としての水晶振動子Ｘと、始動用バイアス抵抗Ｒ
と発振周波数設定及び温度変化に対する補償用コンデン
サＣ1、Ｃ2とから構成されており、本発明の特徴として
ＣＭＯＳトランジスタからなるインバータ回路の駆動電
流源２の電流を連続的に可変できるように構成する。
【００１７】ＣＭＯＳトランジスタを用いたインバータ
回路１は、ドレイン・ソース電流通路に流れる電流値が
大きいほどトランスコンダクタンスｇｍが大きくなるた
め、インバータ回路の入出力端子間に水晶振動子の帰還
回路を設けて構成した発振回路は、前記ドレイン・ソー
ス間電流Ｉiを制御することにより発振動作特性を調整
することが可能である。本発明においては、発振開始時
にはインバータ回路の駆動電流を大きくし発振を短期間
に開始させて早期に発振の安定化を図るとともに、発振
後は連続的にインバータ回路の駆動電流を抑制し低電力
での発振動作に円滑に移行することを可能とするもので
ある。特に、発振の開始時から安定発振状態への移行期
間にインバータ回路の駆動電流を可変電流源２により連
続的に変化させることにより、良好な発振動作特性を実
現する。
回路１は、ドレイン・ソース電流通路に流れる電流値が
大きいほどトランスコンダクタンスｇｍが大きくなるた
め、インバータ回路の入出力端子間に水晶振動子の帰還
回路を設けて構成した発振回路は、前記ドレイン・ソー
ス間電流Ｉiを制御することにより発振動作特性を調整
することが可能である。本発明においては、発振開始時
にはインバータ回路の駆動電流を大きくし発振を短期間
に開始させて早期に発振の安定化を図るとともに、発振
後は連続的にインバータ回路の駆動電流を抑制し低電力
での発振動作に円滑に移行することを可能とするもので
ある。特に、発振の開始時から安定発振状態への移行期
間にインバータ回路の駆動電流を可変電流源２により連
続的に変化させることにより、良好な発振動作特性を実
現する。
【００１８】図２は、本発明の一実施の形態のインバー
タ回路部の構成を示す図である。
タ回路部の構成を示す図である。
【００１９】本インバータ回路は、ソースが電源に接続
され、ゲートとドレインが連結された第１のＰチャネル
・トランジスタ９と、前記第１のＰチャネル・ランジス
タ９のドレインと接地電位との間に接続された可変電流
源２とにより形成される第１の電流制御回路と、ソース
が電源に接続され、ゲートが前記第１のＰチャネル・ト
ランジスタ９のゲートに接続され、第１のＰチャネル・
トランジスタ９とカレントミラー回路を形成する第２の
Ｐチャネル・トランジスタ７と、ドレインおよびゲート
が連結されて前記第２のＰチャネル・トランジスタ７の
ドレインに接続され、ソースが接地電位に接続される第
１のＮチャネル・トランジスタ８とにより形成される第
２の電流制御回路と、ソースが電源に接続され、ゲート
が前記第２のＰチャネル・トランジスタ７のゲートに接
続された第３のＰチャネル・トランジスタ５と、ソース
が前記第３のＰチャネル・トランジスタ５のドレインに
接続され、ゲートが第１の外部端子Ｉを介して水晶発振
子の一端に接続され、ドレインが第２の外部端子Ｏ接続
されゲートが第１の外部端子Ｉに接続された第４のＰチ
ャネル・トランジスタ３と、ドレインが前記第４のＰチ
ャネル・トランジスタ３のドレインに接続され、ゲート
が前記第４のＰチャネル・トランジスタ３のゲートに接
続された第２のＮチャネル・トランジスタ４と、ドレイ
ンが前記第２のＮチャネル・トランジスタ４のソースに
接続され、ゲートが前記第１のＮチャネル・トランジス
タ８のゲートに接続され、ソースが接地電位に接続され
た第３のＮチャネル・トランジスタ６により形成される
インバータとから構成される。なお、前記インバータ回
路の前記第１および第２の外部端子Ｉ、Ｏの間には図１
に示すような抵抗Ｒ、コンデンサＣ1、Ｃ2及び水晶振動
子Ｘが接続されて発振回路が構成される。また、前記Ｐ
チャネル・トランジスタ７及びＮチャネル・トランジス
タ８、Ｐチャネル・トランジスタ５及びＮチャネル・ト
ランジスタ６、Ｐチャネル・トランジスタ３及びＮチャ
ネル・トランジスタ４は、例えばそれぞれ同一サイズの
トランジスタとすることができる。
され、ゲートとドレインが連結された第１のＰチャネル
・トランジスタ９と、前記第１のＰチャネル・ランジス
タ９のドレインと接地電位との間に接続された可変電流
源２とにより形成される第１の電流制御回路と、ソース
が電源に接続され、ゲートが前記第１のＰチャネル・ト
ランジスタ９のゲートに接続され、第１のＰチャネル・
トランジスタ９とカレントミラー回路を形成する第２の
Ｐチャネル・トランジスタ７と、ドレインおよびゲート
が連結されて前記第２のＰチャネル・トランジスタ７の
ドレインに接続され、ソースが接地電位に接続される第
１のＮチャネル・トランジスタ８とにより形成される第
２の電流制御回路と、ソースが電源に接続され、ゲート
が前記第２のＰチャネル・トランジスタ７のゲートに接
続された第３のＰチャネル・トランジスタ５と、ソース
が前記第３のＰチャネル・トランジスタ５のドレインに
接続され、ゲートが第１の外部端子Ｉを介して水晶発振
子の一端に接続され、ドレインが第２の外部端子Ｏ接続
されゲートが第１の外部端子Ｉに接続された第４のＰチ
ャネル・トランジスタ３と、ドレインが前記第４のＰチ
ャネル・トランジスタ３のドレインに接続され、ゲート
が前記第４のＰチャネル・トランジスタ３のゲートに接
続された第２のＮチャネル・トランジスタ４と、ドレイ
ンが前記第２のＮチャネル・トランジスタ４のソースに
接続され、ゲートが前記第１のＮチャネル・トランジス
タ８のゲートに接続され、ソースが接地電位に接続され
た第３のＮチャネル・トランジスタ６により形成される
インバータとから構成される。なお、前記インバータ回
路の前記第１および第２の外部端子Ｉ、Ｏの間には図１
に示すような抵抗Ｒ、コンデンサＣ1、Ｃ2及び水晶振動
子Ｘが接続されて発振回路が構成される。また、前記Ｐ
チャネル・トランジスタ７及びＮチャネル・トランジス
タ８、Ｐチャネル・トランジスタ５及びＮチャネル・ト
ランジスタ６、Ｐチャネル・トランジスタ３及びＮチャ
ネル・トランジスタ４は、例えばそれぞれ同一サイズの
トランジスタとすることができる。
【００２０】次に、本実施の形態の動作について説明す
る。
る。
【００２１】図２において、Ｐチャネル・トランジスタ
９は、Ｐチャネル・トランジスタ５、７及びＰチャネル
・トランジスタ７とカレントミラー回路を構成し、Ｎチ
ャネル・トランジスタ８はＮチャネル・トランジスタ６
とカレントミラー回路を構成している。
９は、Ｐチャネル・トランジスタ５、７及びＰチャネル
・トランジスタ７とカレントミラー回路を構成し、Ｎチ
ャネル・トランジスタ８はＮチャネル・トランジスタ６
とカレントミラー回路を構成している。
【００２２】このため、第１の電流制御回路において、
可変電流源２から電流Ｉiを出力すると、この電流に基
づきＰチャネル・トランジスタ９のゲート・ソース間に
は前記電流値に応じた電圧降下が生じ、この電圧値が第
２及び第３のＰチャネル・トランジスタ５、７のゲート
・ソース間のバイアス電圧となり、前記Ｐチャネル・ト
ランジスタ５、７のドレイン電流はＩiと比例関係を有
することになる。
可変電流源２から電流Ｉiを出力すると、この電流に基
づきＰチャネル・トランジスタ９のゲート・ソース間に
は前記電流値に応じた電圧降下が生じ、この電圧値が第
２及び第３のＰチャネル・トランジスタ５、７のゲート
・ソース間のバイアス電圧となり、前記Ｐチャネル・ト
ランジスタ５、７のドレイン電流はＩiと比例関係を有
することになる。
【００２３】また、Ｐチャネル・トランジスタ７のドレ
イン電流はＮチャネル・トランジスタ８を駆動しそのゲ
ート・ソース間に電圧降下を生じ、その電圧値がＮチャ
ネル・トランジスタ６のゲート・ソース間のバイアス電
圧となり、Ｎチャネル・トランジスタ６のドレイン電流
も電流Ｉiに比例し、Ｐチャネル・トランジスタ５のド
レイン電流と同一電流値とすることができる。
イン電流はＮチャネル・トランジスタ８を駆動しそのゲ
ート・ソース間に電圧降下を生じ、その電圧値がＮチャ
ネル・トランジスタ６のゲート・ソース間のバイアス電
圧となり、Ｎチャネル・トランジスタ６のドレイン電流
も電流Ｉiに比例し、Ｐチャネル・トランジスタ５のド
レイン電流と同一電流値とすることができる。
【００２４】従って、Ｐチャネル・トランジスタ５及び
Ｎチャネル・トランジスタ６を流れる電流は可変電流源
２により制御でき、可変電流源２の電流値Ｉiを発振開
始時に最大電流値としその後次第に減少するように制御
することにより、発振の開始と短期的な安定化を図るこ
とが可能であり、更に連続的な電流制御によりノイズの
発生及びこれによる発振動作への影響を最小限にするこ
とができる。
Ｎチャネル・トランジスタ６を流れる電流は可変電流源
２により制御でき、可変電流源２の電流値Ｉiを発振開
始時に最大電流値としその後次第に減少するように制御
することにより、発振の開始と短期的な安定化を図るこ
とが可能であり、更に連続的な電流制御によりノイズの
発生及びこれによる発振動作への影響を最小限にするこ
とができる。
【００２５】図３は、図２のインバータ回路を使用した
発振回路であり、発振の開始、安定化及び電力消費の抑
制に好適な制御回路を備えた実施の形態を示す図であ
る。電源側ＶDD及び接地側に電流源となるトランジスタ
５、６を有するインバータ１とトランジスタ７、８、９
からなる第１及び第２の電流制御回路を有する点で図２
に示すインバータ回路と同様である。
発振回路であり、発振の開始、安定化及び電力消費の抑
制に好適な制御回路を備えた実施の形態を示す図であ
る。電源側ＶDD及び接地側に電流源となるトランジスタ
５、６を有するインバータ１とトランジスタ７、８、９
からなる第１及び第２の電流制御回路を有する点で図２
に示すインバータ回路と同様である。
【００２６】図２の可変電流源２に対応する部分には、
Ｎチャネル・トランジスタ１０を備え、電源と接地間に
抵抗Ｒ1、Ｒ2及びコンデンサＣ3からなる時定数回路
と、オペアンプＯＰ１と、帰還抵抗Ｒ3、Ｒ4を有するオ
ペアンプＯＰ２とを有する関数発生回路とを有し、オペ
アンプＯＰ１の出力ＶGにより前記Ｎチャネル・トラン
ジスタ１０を制御するように構成されている。
Ｎチャネル・トランジスタ１０を備え、電源と接地間に
抵抗Ｒ1、Ｒ2及びコンデンサＣ3からなる時定数回路
と、オペアンプＯＰ１と、帰還抵抗Ｒ3、Ｒ4を有するオ
ペアンプＯＰ２とを有する関数発生回路とを有し、オペ
アンプＯＰ１の出力ＶGにより前記Ｎチャネル・トラン
ジスタ１０を制御するように構成されている。
【００２７】図４は、電源電圧の印加後のオペアンプＯ
Ｐ１の入力部及びＮチャネル・トランジスタ１０のゲー
ト・ソース間の動作電圧波形を示す図である。図３に示
す発振回路の電源を投入すると、電源電圧は直ちに電圧
ＶDDに立ち上がり安定する。一方、コンデンサＣ3は、
初期状態において電荷が並列抵抗Ｒ1によりゼロとする
と、抵抗Ｒ2の端子間電圧（オペアンプＯＰ１の入力電
圧ＶR）は、一旦電源電圧の電圧ＶDDに追随して上昇
し、その後抵抗Ｒ1、Ｒ2による分圧電圧ＶR’に向け
て、抵抗及びコンデンサによる時定数により降下して安
定する。オペアンプＯＰ１の出力電圧ＶGは、抵抗Ｒ3、
Ｒ4により利得が決定されるオペアンプＯＰ２による帰
還により分圧されて出力され、Ｎチャネル・トランジス
タ１０のゲートを制御する。トランジスタ１０は前記電
圧ＶGにより発振の開始時点から発振の安定時点まで制
御され、前記電圧ＶGの電圧波形に対応する電流をＰチ
ャネル・トランジスタ９に出力し、理想的な発振回路の
制御を可能とする。
Ｐ１の入力部及びＮチャネル・トランジスタ１０のゲー
ト・ソース間の動作電圧波形を示す図である。図３に示
す発振回路の電源を投入すると、電源電圧は直ちに電圧
ＶDDに立ち上がり安定する。一方、コンデンサＣ3は、
初期状態において電荷が並列抵抗Ｒ1によりゼロとする
と、抵抗Ｒ2の端子間電圧（オペアンプＯＰ１の入力電
圧ＶR）は、一旦電源電圧の電圧ＶDDに追随して上昇
し、その後抵抗Ｒ1、Ｒ2による分圧電圧ＶR’に向け
て、抵抗及びコンデンサによる時定数により降下して安
定する。オペアンプＯＰ１の出力電圧ＶGは、抵抗Ｒ3、
Ｒ4により利得が決定されるオペアンプＯＰ２による帰
還により分圧されて出力され、Ｎチャネル・トランジス
タ１０のゲートを制御する。トランジスタ１０は前記電
圧ＶGにより発振の開始時点から発振の安定時点まで制
御され、前記電圧ＶGの電圧波形に対応する電流をＰチ
ャネル・トランジスタ９に出力し、理想的な発振回路の
制御を可能とする。
【００２８】したがって、Ｐチャネル・トランジスタ９
は電源投入直後は充分な電流により駆動され、その後次
第に電流が低下し、該トランジスタ９とカレントミラー
回路構成のＰチャネル・トランジスタ５及びＰチャネル
・トランジスタ７及びＮチャネル・トランジスタ８を介
してカレントミラー回路構成のＮチャネル・トランジス
タ６は何れも同様な電流変化の動作が行われる。この結
果、発振開始時には充分な電流によりインバータ１を駆
動し大きなｇｍによる発振の早期開始が促進され、安定
発振への過程でインバータ１への電流が次第に減少し発
振への影響を及ぼすことなく電流消費も抑制するように
動作する。
は電源投入直後は充分な電流により駆動され、その後次
第に電流が低下し、該トランジスタ９とカレントミラー
回路構成のＰチャネル・トランジスタ５及びＰチャネル
・トランジスタ７及びＮチャネル・トランジスタ８を介
してカレントミラー回路構成のＮチャネル・トランジス
タ６は何れも同様な電流変化の動作が行われる。この結
果、発振開始時には充分な電流によりインバータ１を駆
動し大きなｇｍによる発振の早期開始が促進され、安定
発振への過程でインバータ１への電流が次第に減少し発
振への影響を及ぼすことなく電流消費も抑制するように
動作する。
【００２９】なお、図３の抵抗及びコンデンサの回路部
分は、可変電流源となるＮチャネル・トランジスタ１０
の特性により変更することが可能であり、コンデンサの
入力側に電源電圧を分圧する抵抗分圧構成を設けて、電
圧ＶRの立ち上がり電圧を電源電圧ＶDDより低い電圧に
することができる。また、Ｎチャネル・トランジスタ１
０のゲートを制御する電圧ＶGの発生回路としては、時
定数回路以外に適宜の関数発生回路を使用することがで
きる。
分は、可変電流源となるＮチャネル・トランジスタ１０
の特性により変更することが可能であり、コンデンサの
入力側に電源電圧を分圧する抵抗分圧構成を設けて、電
圧ＶRの立ち上がり電圧を電源電圧ＶDDより低い電圧に
することができる。また、Ｎチャネル・トランジスタ１
０のゲートを制御する電圧ＶGの発生回路としては、時
定数回路以外に適宜の関数発生回路を使用することがで
きる。
【００３０】図５は、所望の関数を示す可変電流源とし
て抵抗回路を用いる一回路図である。複数の抵抗ｒ1、
ｒ2…ｒnとスイッチｓｗ1、ｓｗ2…ｓｗnの直列回路を
並列に接続しスイッチの切り替えにより適宜の変化電流
を出力する。発振回路の出力を計数して計数値に応じて
前記スイッチを切り替えるように構成することができ
る。
て抵抗回路を用いる一回路図である。複数の抵抗ｒ1、
ｒ2…ｒnとスイッチｓｗ1、ｓｗ2…ｓｗnの直列回路を
並列に接続しスイッチの切り替えにより適宜の変化電流
を出力する。発振回路の出力を計数して計数値に応じて
前記スイッチを切り替えるように構成することができ
る。
【００３１】次に、本発明の発振回路の他の実施の形態
を以下詳細に説明する。
を以下詳細に説明する。
【００３２】図６は、本発明の第２の実施の形態を示す
図である。インバータ１への供給電流用トランジスタ
５、６と該トランジスタを連続的に制御するカレントミ
ラー回路を構成するトランジスタ６〜９等の回路は図３
の回路構成と同様である。
図である。インバータ１への供給電流用トランジスタ
５、６と該トランジスタを連続的に制御するカレントミ
ラー回路を構成するトランジスタ６〜９等の回路は図３
の回路構成と同様である。
【００３３】本実施の形態においては、インバータ１の
電流供給用のトランジスタ５、６のソース・ドレイン間
に並列にそれぞれＰチャネル・トランジスタ１１及びＮ
チャネル・トランジスタ１２のソース・ドレイン間を並
列接続し、前記Ｐチャネル・トランジスタ１１及びＮチ
ャネル・トランジスタ１２は所定の電流値をインバータ
１に供給するように構成したものである。
電流供給用のトランジスタ５、６のソース・ドレイン間
に並列にそれぞれＰチャネル・トランジスタ１１及びＮ
チャネル・トランジスタ１２のソース・ドレイン間を並
列接続し、前記Ｐチャネル・トランジスタ１１及びＮチ
ャネル・トランジスタ１２は所定の電流値をインバータ
１に供給するように構成したものである。
【００３４】供給電流値を決定する固定の電流源に、ゲ
ートをソース側に接続したデプレッション型のＮチャネ
ル・トランジスタ１６を用い、その出力電流によりカレ
ントミラー回路を構成するトランジスタ１５、１１及び
同トランジスタ１５、１３、１４を介してそれぞれ前記
Ｐチャネル・トランジスタ１１及びＮチャネル・トラン
ジスタ１２を制御する。
ートをソース側に接続したデプレッション型のＮチャネ
ル・トランジスタ１６を用い、その出力電流によりカレ
ントミラー回路を構成するトランジスタ１５、１１及び
同トランジスタ１５、１３、１４を介してそれぞれ前記
Ｐチャネル・トランジスタ１１及びＮチャネル・トラン
ジスタ１２を制御する。
【００３５】インバータ１の供給電流源を２系統とする
ことにより電流量の設定を容易にし、また、連続的な供
給電流を連続的に制御する側のトランジスタ５、６の制
御を遮断領域にまで制御することを可能とする。
ことにより電流量の設定を容易にし、また、連続的な供
給電流を連続的に制御する側のトランジスタ５、６の制
御を遮断領域にまで制御することを可能とする。
【００３６】図７は、本発明の発振回路の第３の実施の
形態の構成例を示す図である。
形態の構成例を示す図である。
【００３７】本実施の形態は、図６に示すインバータ回
路と同様にインバータ１への供給電流を並列接続のトラ
ンジスタ５、６、１７、１８により行うようにしたもの
であるが、各トランジスタともに１つの可変電流源２に
より電流制御を行うことを可能に構成している。
路と同様にインバータ１への供給電流を並列接続のトラ
ンジスタ５、６、１７、１８により行うようにしたもの
であるが、各トランジスタともに１つの可変電流源２に
より電流制御を行うことを可能に構成している。
【００３８】Ｐチャネル・トランジスタ１７は、可変電
流源２により制御されるＰチャネル・トランジスタ２５
とカレントミラー回路を構成することにより電流制御が
行われる。また、Ｎチャネル・トランジスタ１８は同様
に可変電流源２により制御されるＰチャネル・トランジ
スタ２５とカレントミラー回路を構成するトランジスタ
１９及びＮチャネル・トランジスタ１８とカレントミラ
ー回路を構成するＮチャネル・トランジスタ２０を介し
て電流制御が行われる。
流源２により制御されるＰチャネル・トランジスタ２５
とカレントミラー回路を構成することにより電流制御が
行われる。また、Ｎチャネル・トランジスタ１８は同様
に可変電流源２により制御されるＰチャネル・トランジ
スタ２５とカレントミラー回路を構成するトランジスタ
１９及びＮチャネル・トランジスタ１８とカレントミラ
ー回路を構成するＮチャネル・トランジスタ２０を介し
て電流制御が行われる。
【００３９】また、トランジスタ５、６は、可変電流源
２によりトランジスタ１７、１８とは逆比例関係で制御
されるようにするため、可変電流源２と逆比例関係の電
流を出力する電流インバータ回路２３、２４、２６が設
けられる。電流インバータ回路はソース・ドレイン間が
並列接続されたＰチャネル・トランジスタ２３、２４と
電流源２６とから構成される。Ｐチャネル・トランジス
タ２４はカレントミラー回路を構成するトランジスタ２
５により制御され、電流Ｉiと比例する電流が流れるの
でトランジスタ２３には、電流Ｉｏとその電流値との差
電流が流れる。このため電流Ｉiの増加／減少は、トラ
ンジスタ２３においては電流の減少／増加として現れ
る。トランジスタ２３とカレントミラー回路を構成する
トランジスタ５は、このようにして可変電流源２の制御
と逆方向に制御される。同様にトランジスタ６は、トラ
ンジスタ２３とカレントミラー回路を構成するトランジ
スタ２１及びトランジスタ６とカレントミラー回路を構
成するトランジスタ２２とを介して、同様に可変電流源
２の制御とは逆方向に制御される。
２によりトランジスタ１７、１８とは逆比例関係で制御
されるようにするため、可変電流源２と逆比例関係の電
流を出力する電流インバータ回路２３、２４、２６が設
けられる。電流インバータ回路はソース・ドレイン間が
並列接続されたＰチャネル・トランジスタ２３、２４と
電流源２６とから構成される。Ｐチャネル・トランジス
タ２４はカレントミラー回路を構成するトランジスタ２
５により制御され、電流Ｉiと比例する電流が流れるの
でトランジスタ２３には、電流Ｉｏとその電流値との差
電流が流れる。このため電流Ｉiの増加／減少は、トラ
ンジスタ２３においては電流の減少／増加として現れ
る。トランジスタ２３とカレントミラー回路を構成する
トランジスタ５は、このようにして可変電流源２の制御
と逆方向に制御される。同様にトランジスタ６は、トラ
ンジスタ２３とカレントミラー回路を構成するトランジ
スタ２１及びトランジスタ６とカレントミラー回路を構
成するトランジスタ２２とを介して、同様に可変電流源
２の制御とは逆方向に制御される。
【００４０】本実施の形態においては、トランジスタ５
とトランジスタ１７及びトランジスタ６とトランジスタ
１８は、互いに導通制御が逆方向であり、サイズの大き
さの差によりインバータ１に対して供給する電流が制御
される。例えば、トランジスタ５、６とトランジスタ１
７、１８とのドレイン電流比を１：２として互いに逆比
例的な電流値の制御を行う。可変電流源２の制御を大き
くしてトランジスタ５、６とトランジスタ１７、１８と
を遮断から飽和領域まで駆動して、インバータ１に対す
る供給電流を一方のトランジスタから他方のトランジス
タへ切り替える用にすると、１：２の電流変化として連
続的に切り替える制御が可能である。
とトランジスタ１７及びトランジスタ６とトランジスタ
１８は、互いに導通制御が逆方向であり、サイズの大き
さの差によりインバータ１に対して供給する電流が制御
される。例えば、トランジスタ５、６とトランジスタ１
７、１８とのドレイン電流比を１：２として互いに逆比
例的な電流値の制御を行う。可変電流源２の制御を大き
くしてトランジスタ５、６とトランジスタ１７、１８と
を遮断から飽和領域まで駆動して、インバータ１に対す
る供給電流を一方のトランジスタから他方のトランジス
タへ切り替える用にすると、１：２の電流変化として連
続的に切り替える制御が可能である。
【００４１】また、可変電流源２に代えて電流源２６を
可変とし、可変電流源２を固定電流源とすることができ
る。この場合、前記電流比は１：１でも発振の早期開始
及び安定化並びに電流抑制の前記電流制御を実現するこ
とが可能である。また、可変電流源２に加え電流源２６
も可変電流源とするように構成することができる。
可変とし、可変電流源２を固定電流源とすることができ
る。この場合、前記電流比は１：１でも発振の早期開始
及び安定化並びに電流抑制の前記電流制御を実現するこ
とが可能である。また、可変電流源２に加え電流源２６
も可変電流源とするように構成することができる。
【００４２】図８は、本発明の発振回路の第４の実施の
形態を示す構成図である。本実施の形態ではインバータ
回路の供給電流を制御するトランジスタをインバータ１
一方のトランジスタ３にのみ設けるように構成したもの
である。
形態を示す構成図である。本実施の形態ではインバータ
回路の供給電流を制御するトランジスタをインバータ１
一方のトランジスタ３にのみ設けるように構成したもの
である。
【００４３】ソースが電源に接続され、ゲートとドレイ
ンが連結される第１のＰチャネル・トランジスタ２８
と、前記第１のＰチャネル・ランジスタ２８のドレイン
と接地電位との間に接続された可変電流源２とにより形
成される第１の電流制御回路と、ソースが電源に接続さ
れ、ゲートが前記第１のＰチャネル・トランジスタ２８
のゲートに接続される第２のＰチャネル・トランジスタ
２７と、ドレインが前記第２のＰチャネル・トランジス
タ２７のドレインに接続され、ゲートが第１の外部端子
Ｏを介して水晶発振子の一端に接続され、ドレインが第
２の外部端子Ｉを介して前記水晶発振子の他端に接続さ
れる第１のＮチャネル・トランジスタ３と、ドレインが
前記第１のＮチャネル・トランジスタ３のソースに接続
され、ゲートが前記第１のＮチャネル・トランジスタ３
のゲートに接続され、ソースが接地電位に接続される第
２のＮチャネル・トランジスタ４と、前記第１および第
２の外部端子との間に接続される抵抗素子Ｒと、第１及
び第２の外部端子Ｉ、Ｏと接地間に接続されるコンデン
サＣ1、Ｃ2を少なくとも半導体集積回路内に備える。
ンが連結される第１のＰチャネル・トランジスタ２８
と、前記第１のＰチャネル・ランジスタ２８のドレイン
と接地電位との間に接続された可変電流源２とにより形
成される第１の電流制御回路と、ソースが電源に接続さ
れ、ゲートが前記第１のＰチャネル・トランジスタ２８
のゲートに接続される第２のＰチャネル・トランジスタ
２７と、ドレインが前記第２のＰチャネル・トランジス
タ２７のドレインに接続され、ゲートが第１の外部端子
Ｏを介して水晶発振子の一端に接続され、ドレインが第
２の外部端子Ｉを介して前記水晶発振子の他端に接続さ
れる第１のＮチャネル・トランジスタ３と、ドレインが
前記第１のＮチャネル・トランジスタ３のソースに接続
され、ゲートが前記第１のＮチャネル・トランジスタ３
のゲートに接続され、ソースが接地電位に接続される第
２のＮチャネル・トランジスタ４と、前記第１および第
２の外部端子との間に接続される抵抗素子Ｒと、第１及
び第２の外部端子Ｉ、Ｏと接地間に接続されるコンデン
サＣ1、Ｃ2を少なくとも半導体集積回路内に備える。
【００４４】図８において、Ｐチャネル・トランジスタ
２８は、Ｐチャネル・トランジスタ２７とカレントミラ
ー回路を構成しており、第１の電流制御回路において、
可変電流源２から電流Ｉiを出力すると、この電流に基
づきＰチャネル・トランジスタ２８のゲート・ソース間
には前記電流値に応じた電圧降下が生じ、この電圧値が
第２のＰチャネル・トランジスタ２７のゲート・ソース
間のバイアス電圧となり、前記Ｐチャネル・トランジス
タ２７のドレイン電流はＩiと比例関係を有することに
なる。従って、Ｐチャネル・トランジスタ２７を流れる
電流は可変電流源２により制御でき、可変電流源２の電
流値Ｉiを発振開始時に最大電流値としその後次第に減
少するように制御することにより、発振の短期間の開始
と安定化を図ることが可能であり、更に連続的な電流制
御によりノイズの発生及びこれによる発振動作への影響
を最小限にすることができる。
２８は、Ｐチャネル・トランジスタ２７とカレントミラ
ー回路を構成しており、第１の電流制御回路において、
可変電流源２から電流Ｉiを出力すると、この電流に基
づきＰチャネル・トランジスタ２８のゲート・ソース間
には前記電流値に応じた電圧降下が生じ、この電圧値が
第２のＰチャネル・トランジスタ２７のゲート・ソース
間のバイアス電圧となり、前記Ｐチャネル・トランジス
タ２７のドレイン電流はＩiと比例関係を有することに
なる。従って、Ｐチャネル・トランジスタ２７を流れる
電流は可変電流源２により制御でき、可変電流源２の電
流値Ｉiを発振開始時に最大電流値としその後次第に減
少するように制御することにより、発振の短期間の開始
と安定化を図ることが可能であり、更に連続的な電流制
御によりノイズの発生及びこれによる発振動作への影響
を最小限にすることができる。
【００４５】図９は、本発明の発振回路の第５の実施の
形態の構成例を示す図であり、図８に示す発振回路の変
形例である。インバータ１に対する電流供給用のトラン
ジスタをソース・ドレイン間を並列接続したＰチャネル
・トランジスタ２７、３１で構成している。両トランジ
スタは、それぞれ可変電流源２、３３に接続されたトラ
ンジスタ２８、３２により独立に連続的制御を行う。ま
た、可変電流源２、３３の一方を固定電流値に設定する
ことも可能である。
形態の構成例を示す図であり、図８に示す発振回路の変
形例である。インバータ１に対する電流供給用のトラン
ジスタをソース・ドレイン間を並列接続したＰチャネル
・トランジスタ２７、３１で構成している。両トランジ
スタは、それぞれ可変電流源２、３３に接続されたトラ
ンジスタ２８、３２により独立に連続的制御を行う。ま
た、可変電流源２、３３の一方を固定電流値に設定する
ことも可能である。
【００４６】図１０は、本発明の発振回路の第６の実施
の形態の構成例を示す図であり、電流供給用のトランジ
スタとしてソース・ドレイン間を並列接続したＰチャネ
ル・トランジスタ２７、３７を有する。前記各トランジ
スタ２７、３７は、可変電流源２とＰチャネル・トラン
ジスタ３６、及びＰチャネル・トランジスタ３４、３５
及び電流源３８により構成される電流インバータ回路を
介してそれぞれ制御される。図７に示す発振回路と同様
な動作を行うことが可能である。つまり、図７の発振回
路と同様に可変電流源２とともに電流源３８を可変電流
源とすることも可能であり、また、可変電流源２は固定
電流源に替え電流源３８のみを可変電流源とすることも
可能である。
の形態の構成例を示す図であり、電流供給用のトランジ
スタとしてソース・ドレイン間を並列接続したＰチャネ
ル・トランジスタ２７、３７を有する。前記各トランジ
スタ２７、３７は、可変電流源２とＰチャネル・トラン
ジスタ３６、及びＰチャネル・トランジスタ３４、３５
及び電流源３８により構成される電流インバータ回路を
介してそれぞれ制御される。図７に示す発振回路と同様
な動作を行うことが可能である。つまり、図７の発振回
路と同様に可変電流源２とともに電流源３８を可変電流
源とすることも可能であり、また、可変電流源２は固定
電流源に替え電流源３８のみを可変電流源とすることも
可能である。
【００４７】図１１は、本発明の発振回路の第７の実施
の形態の構成例を示す図である。本実施の形態は、イン
バータ回路をその入出力端子間で並列接続して構成した
実施の形態の発振回路を示す図である。
の形態の構成例を示す図である。本実施の形態は、イン
バータ回路をその入出力端子間で並列接続して構成した
実施の形態の発振回路を示す図である。
【００４８】第１のインバータ１は常時インバータ動作
を行い、第２のインバータ１’は電源側及び接地側に設
けた電流供給用のＰチャネル・トランジスタ４３及びＮ
チャネル・トランジスタ４４をカレントミラー回路を構
成するトランジスタ４５〜４８により連続的に制御され
る構成を有する。
を行い、第２のインバータ１’は電源側及び接地側に設
けた電流供給用のＰチャネル・トランジスタ４３及びＮ
チャネル・トランジスタ４４をカレントミラー回路を構
成するトランジスタ４５〜４８により連続的に制御され
る構成を有する。
【００４９】本実施の形態では、関数発生回路５１にお
いて電源投入時点から開始する所定の関数電圧を発生さ
せ、インバータ回路の発振出力を計数回路４９によりカ
ウントし、所定カウント値に達した時点を検出回路５０
により検出し、その検出時点でインバータの供給電流を
抑制するように関数発生回路５１を制御するように構成
する。また、発振開始時点からのインバータ回路の発振
出力を計数回路４９によりカウントし、その経時的カウ
ント値に応じて予めプログラムされた発振開始及び安定
化までの所定関数を示す制御電圧を発生させるように、
例えば、図５に示す抵抗回路を使用した関数発生回路５
１を制御するように構成することができる。
いて電源投入時点から開始する所定の関数電圧を発生さ
せ、インバータ回路の発振出力を計数回路４９によりカ
ウントし、所定カウント値に達した時点を検出回路５０
により検出し、その検出時点でインバータの供給電流を
抑制するように関数発生回路５１を制御するように構成
する。また、発振開始時点からのインバータ回路の発振
出力を計数回路４９によりカウントし、その経時的カウ
ント値に応じて予めプログラムされた発振開始及び安定
化までの所定関数を示す制御電圧を発生させるように、
例えば、図５に示す抵抗回路を使用した関数発生回路５
１を制御するように構成することができる。
【００５０】勿論、第１及び第２のインバータ１、１’
の両方の供給電流を制御するようにそれぞれの回路に電
流制御用のトランジスタを接続しカレントミラー回路に
より両者を制御するように構成することができる。ま
た、電流制御の構成としては、図６、図７に示す構成を
採用することができる。
の両方の供給電流を制御するようにそれぞれの回路に電
流制御用のトランジスタを接続しカレントミラー回路に
より両者を制御するように構成することができる。ま
た、電流制御の構成としては、図６、図７に示す構成を
採用することができる。
【００５１】以上の本発明の発振回路の説明において
は、インバータ回路のＣＭＯＳトランジスタ接続構成に
ドレイン電流路の直結構成のものを示したが、直流素子
を介した適宜のインバータ構成を採用することも可能で
ある。また、カレントミラー回路はＭＯＳトランジスタ
のサイズ比により所望の電流利得が得られるように設計
することができる。
は、インバータ回路のＣＭＯＳトランジスタ接続構成に
ドレイン電流路の直結構成のものを示したが、直流素子
を介した適宜のインバータ構成を採用することも可能で
ある。また、カレントミラー回路はＭＯＳトランジスタ
のサイズ比により所望の電流利得が得られるように設計
することができる。
【００５２】また、前記個々の実施の形態において示し
たＣＭＯＳインバータと電源側又は接地側の間の１又は
複数のＭＯＳトランジスタ電流路の構成、前記１又は複
数のＭＯＳトランジスタを制御するカレントミラー回路
の構成、前記カレントミラー回路を制御する可変電流源
の構成において、それぞれ互いに他の実施の形態の発振
回路又はインバータ回路において転用し組み合わせたも
のは、本発明の更に他の実施の形態となることは云うま
でもない。
たＣＭＯＳインバータと電源側又は接地側の間の１又は
複数のＭＯＳトランジスタ電流路の構成、前記１又は複
数のＭＯＳトランジスタを制御するカレントミラー回路
の構成、前記カレントミラー回路を制御する可変電流源
の構成において、それぞれ互いに他の実施の形態の発振
回路又はインバータ回路において転用し組み合わせたも
のは、本発明の更に他の実施の形態となることは云うま
でもない。
【００５３】
【発明の効果】本発明によれば、発振回路の起動時に大
きな電流を供給し、次第に電流を減少させ連続的に供給
電流を制御するようにインバータ回路を構成しており、
電流値を発振安定前後で調整するので、確実に発振を開
始させることができるとともに、発振安定までの時間を
短縮しながら定常的な消費電流の低減をはかることがで
きる。
きな電流を供給し、次第に電流を減少させ連続的に供給
電流を制御するようにインバータ回路を構成しており、
電流値を発振安定前後で調整するので、確実に発振を開
始させることができるとともに、発振安定までの時間を
短縮しながら定常的な消費電流の低減をはかることがで
きる。
【００５４】また、インバータ回路のハイ側及びロウ側
にそれぞれ同等の電流源を設け連続的に電流値の調整を
行うように構成することにより、電流削減時に発振波形
に対する影響を防止することができる。特に、同じ電流
源からカレントミラー回路によりインバータ回路のハイ
側及びロウ側の電流を等しく制御するように構成する
と、トランジスタの製造上のばらつきに対してハイ側及
びロウ側のバランスをとることが可能となる。
にそれぞれ同等の電流源を設け連続的に電流値の調整を
行うように構成することにより、電流削減時に発振波形
に対する影響を防止することができる。特に、同じ電流
源からカレントミラー回路によりインバータ回路のハイ
側及びロウ側の電流を等しく制御するように構成する
と、トランジスタの製造上のばらつきに対してハイ側及
びロウ側のバランスをとることが可能となる。
【００５５】
【図１】本発明の発振回路の基本原理を示す図である。
【図２】本発明の発振回路の第１の実施の形態のインバ
ータ回路部分を示す図である。
ータ回路部分を示す図である。
【図３】本実施の形態のインバータ回路の電流制御の一
例を示す図である。
例を示す図である。
【図４】発振開始時点以降の動作特性を示す図である。
【図５】電流制御部の他の例を示す図である。
【図６】本発明の発振回路の第２の実施の形態を示す図
である。
である。
【図７】本発明の発振回路の第３の実施の形態を示す図
である。
である。
【図８】本発明の発振回路の第４の実施の形態を示す図
である。
である。
【図９】本発明の発振回路の第５の実施の形態を示す図
である。
である。
【図１０】本発明の発振回路の第６の実施の形態を示す
図である。
図である。
【図１１】本発明の発振回路の第７の実施の形態を示す
図である。
図である。
【図１２】従来の発振回路の基本構成を示す図である。
【図１３】発振回路の第１の従来例を示す図である。
【図１４】発振回路の第２の従来例を示す図である。
１ インバータ ２ 連続調整可能な可変電流源 Ｃ1、Ｃ2、Ｃ3 コンデンサ Ｒ、Ｒ1、Ｒ2、Ｒ3 抵抗 Ｉ 入力端子 Ｏ 出力端子 Ｘ 水晶振動子 ＯＰ１、ＯＰ２ オペアンプ ＶDD 電源 ｒ1…ｒn 抵抗 ｓｗ1…ｓｗn スイッチ
Claims (7)
- 【請求項１】 ＣＭＯＳトランジスタを用いたインバー
タ回路の入出力端子間に電気機械振動子を設けた発振回
路において、 前記インバータ回路の電源端子と電源との間に接続した
電流値を連続的に制御可能な電流源回路と、前記電流源
回路の電流を発振開始時に大きい電流値とし安定発振時
には前記電流値以下の電流となるように連続的に制御す
る電流制御回路とを有することを特徴とする発振回路。 - 【請求項２】 ＣＭＯＳトランジスタを用いたインバー
タ回路の入出力端子間に電気機械振動子を設けた発振回
路において、 前記インバータ回路は、ゲート電極及びドレイン電極間
をそれぞれ相互接続したＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＭＯＳトランジスタと、前記Ｐチャ
ネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラ
ンジスタのソース電極と電源端子間の少なくとも一方の
接続路に接続されたＭＯＳ型トランジスタと、前記ＭＯ
Ｓ型トランジスタのドレイン・ソース間電流を発振開始
時に大きい電流値とし安定発振時には前記電流値以下の
電流となるようにゲート電極を連続的に制御する制御バ
イアス電圧を出力する電流制御回路とを有することを特
徴とする発振回路。 - 【請求項３】 前記ＭＯＳ型トランジスタのドレイン・
ソース間にドレイン・ソースを接続した並列接続のＭＯ
Ｓ型トランジスタと、前記並列接続のＭＯＳ型トランジ
スタのドレイン・ソース間電流を固定電流となるように
ゲート電極を制御する固定バイアス回路とを有すること
を特徴とする請求項２記載の発振回路。 - 【請求項４】 前記ＭＯＳ型トランジスタのドレイン・
ソース間にドレイン・ソースを接続した並列接続のＭＯ
Ｓ型トランジスタと、前記並列接続のＭＯＳ型トランジ
スタのドレイン・ソース間電流が前記ＭＯＳ型トランジ
スタのドレイン・ソース間電流の制御と略逆方向となる
ように前記制御バイアス電圧を反転したバイアス電圧に
よりゲート電極を制御するバイアス電圧反転回路とを有
することを特徴とする請求項２記載の発振回路。 - 【請求項５】 前記電流制御回路は、前記ＭＯＳトラン
ジスタとカレントミラー回路を構成し前記ＭＯＳトラン
ジスタのゲート・ソース間バイアス電圧を制御するＭＯ
Ｓトランジスタを含むことを特徴とする請求項２、３又
は４記載の発振回路。 - 【請求項６】 ＣＭＯＳトランジスタを用いたインバー
タ回路の入出力端子間に電気機械振動子を設けた発振回
路において、 前記インバータ回路は入出力端子間を相互接続した複数
のインバータから構成され、前記複数のインバータにう
ち少なくとも１つのインバータの電源端子と電源との間
に接続した電流値を連続的に制御可能な電流源回路と、
前記電流源回路の電流を発振開始時に大きい電流とし安
定発振時には前記電流値以下の電流値となるように連続
的に制御する電流制御回路とを有することを特徴とする
発振回路。 - 【請求項７】 ＣＭＯＳトランジスタを用いたインバー
タ回路の入出力端子間に電気機械振動子を設けた発振回
路において、 前記インバータ回路は、ゲート電極及びドレイン電極間
をそれぞれ相互接続したＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＭＯＳトランジスタからなり、入出
力端子間を相互接続した複数のインバータで構成され、
前記複数のインバータのうち少なくとも１つのインバー
タは、前記Ｐチャネル型ＭＯＳトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタのソース電極と電源端子間の
少なくとも一方の接続路に接続されたＭＯＳ型トランジ
スタと、前記ＭＯＳ型トランジスタのドレイン・ソース
間電流を発振開始時に大きい電流値とし安定発振時には
前記電流値以下となるようにゲート電極を連続的に制御
する制御バイアス電圧を出力する電流制御回路とを有す
ることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011598A JP3201339B2 (ja) | 1998-04-07 | 1998-04-07 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011598A JP3201339B2 (ja) | 1998-04-07 | 1998-04-07 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298248A true JPH11298248A (ja) | 1999-10-29 |
| JP3201339B2 JP3201339B2 (ja) | 2001-08-20 |
Family
ID=14527432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11011598A Expired - Fee Related JP3201339B2 (ja) | 1998-04-07 | 1998-04-07 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201339B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359524A (ja) * | 2001-06-01 | 2002-12-13 | Citizen Watch Co Ltd | 水晶発振回路 |
| JP2006128973A (ja) * | 2004-10-28 | 2006-05-18 | Sony Corp | 増幅回路 |
| US7088196B2 (en) | 2003-07-25 | 2006-08-08 | Rohm Co., Ltd. | Oscillation circuit and electronic equipment comprising semiconductor integrated device with clock function including the oscillation circuit |
| JP2006520146A (ja) * | 2003-03-07 | 2006-08-31 | フリースケール セミコンダクター インコーポレイテッド | 振幅レベル制御回路 |
| JP2006338199A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Microelectronics Corp | 低消費電力回路 |
| JP2009290380A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
| JP2009290379A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
| JP2010147889A (ja) * | 2008-12-19 | 2010-07-01 | Citizen Holdings Co Ltd | 水晶発振回路 |
| JP2010177853A (ja) * | 2009-01-28 | 2010-08-12 | Oki Semiconductor Co Ltd | 発振回路 |
| JP2017060120A (ja) * | 2015-09-18 | 2017-03-23 | ラピスセミコンダクタ株式会社 | 半導体装置および発振回路の制御方法 |
-
1998
- 1998-04-07 JP JP11011598A patent/JP3201339B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359524A (ja) * | 2001-06-01 | 2002-12-13 | Citizen Watch Co Ltd | 水晶発振回路 |
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| JP2006338199A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Microelectronics Corp | 低消費電力回路 |
| JP2009290380A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
| JP2009290379A (ja) * | 2008-05-27 | 2009-12-10 | Kyocera Kinseki Corp | 発振器 |
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| JP2017060120A (ja) * | 2015-09-18 | 2017-03-23 | ラピスセミコンダクタ株式会社 | 半導体装置および発振回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3201339B2 (ja) | 2001-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |