JPH11298108A - 回路基板およびそれを用いた電子装置 - Google Patents

Abstract

(57)【要約】 【課題】 集中定数素子の寄生成分の低減と分布定数素
子の小型化、さらには低価格化を同時に実現できる回路
基板およびそれを用いた電子装置を提供する。 【解決手段】 低誘電率の誘電体層２１ａと高誘電率の
２１ｂを、一方主面側を低誘電率の誘電体層、他方主面
側を高誘電率の誘電体層にして積層して誘電体基板２２
を形成し、その一方主面に第１の接地電極２３を形成
し、誘電体層２１ａと２１ｂの層間に第１の接地電極２
３と接続して第２の接地電極２４を形成する。そして、
誘電体基板２２の他方主面に、第１の接地電極２３と対
向して集中定数素子２６、分布定数素子２７を、第２の
接地電極２４と対向して分布定数素子２８を形成する。 【効果】 集中定数素子の寄生成分の低減とマイクロス
トリップ線路からなる分布定数素子の小型化、回路設計
の自由度の向上、さらには回路基板自身の小型化、低価
格化を同時に実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路基板およびそ
れを用いた電子装置、特に高周波帯で用いられる回路基
板およびそれを用いた電子装置に関する。

【０００２】

【従来の技術】近年の通信機器における使用周波数の高
周波化にともなって、そのＲＦ段などの高周波帯で使用
される回路基板のさらなる小型化、低価格化が求められ
ている。

【０００３】図１１に、従来の回路基板の断面図を示
す。図１１において、回路基板１は、誘電体基板２の一
方主面の全面に接地電極３を形成し、誘電体基板２の他
方主面に回路素子として特性インピーダンスの高いマイ
クロストリップ線路による分布定数素子４、特性インピ
ーダンスの低いマイクロストリップ線路による分布定数
素子５、集中定数素子６を形成して構成している。ここ
で、分布定数素子４は、特性インピーダンスを高くする
ために、その幅を狭く形成し、逆に分布定数素子５は、
特性インピーダンスを低くするために、その幅を広く形
成している。また、集中定数素子６は、たとえば幅の狭
い電極をミアンダ状に形成してなるインダクタンス素子
や、あるいは櫛形電極を対にして形成した容量素子など
である。

【０００４】また、図１２に、従来の別の回路基板の断
面図を示す。図１２において、回路基板１０は、２つの
高誘電率の誘電体層１１ａおよび１１ｂと低誘電率の誘
電体層１１ｃを順に重ねて誘電体基板１２を形成し、そ
の一方主面の全面に第１の接地電極１３を形成し、誘電
体層１１ｂと１１ｃの層間のほぼ全面に第２の接地電極
１４を形成し、誘電体基板１２の他方主面に集中定数素
子１６、１７を形成し、誘電体層１１ａと１１ｂの層間
に分布定数素子１８を形成して構成している。ここで、
第１の接地電極１３と第２の接地電極１４はスルーホー
ル１５で接続されている。また、集中定数素子１６や１
７は、図１１の集中定数素子６と同様のインダクタンス
素子や容量素子である。また、分布定数素子１８はトリ
プレート型のストリップ線路からなる素子である。そし
て、集中定数素子１７と分布定数素子１８はスルーホー
ル１９で接続されている。

【０００５】このようにして、１つの回路基板に分布定
数素子や集中定数素子を混在させて形成して、１つの機
能を実現している。

【０００６】

【発明が解決しようとする課題】図１１の回路基板１に
おいて、分布定数素子４と５の大きさは、波長短縮率の
影響が大きいため誘電体基板２の誘電率に依存する。そ
して、回路基板１の小型化のために分布定数素子４や５
を小さくしようと思えば、誘電体基板２の誘電率を高く
する必要がある。そして、その場合には同じサイズのま
までは集中定数素子４や５のインピーダンスが低下する
ため、線路の幅を狭くする必要がある。しかしながら、
元々特性インピーダンスを高くするために幅を狭く形成
している分布定数素子４は、その線路の幅をさらに狭く
する必要があり、一定以上に幅の狭い線路を作成する場
合に寸法精度の高い線路の形成が困難になるという問題
がある。また、状況によっては目的の線路幅が実現可能
な線路幅より狭くなって、目的の特性インピーダンスを
実現できなくなるという問題もある。さらには、集中定
数素子６に関しては、接地電極３との間の寄生容量が増
加して、素子としての特性が劣化してしまうという問題
もある。

【０００７】また、図１２の回路基板１０においては、
上記の問題点に対する対策の意味もあって、集中定数素
子１６、１７を低誘電率の誘電体層１１ｃの上に形成
し、分布定数素子１８を高誘電率の誘電体層１１ａ、１
１ｂで挟まれたトリプレート構造で形成している。しか
しながら、この場合は分布定数素子と集中定数素子を形
成する面が異なるために、両者の接続のたびにスルーホ
ール１９を設ける必要があり、製造コストがかかり高価
格になるという問題がある。また、スルーホール１９に
よる寄生の容量成分やインダクタンス成分が回路基板の
高周波特性に悪影響を与えて設計通りの機能を果たさな
いという問題もある。さらには、トリプレート構造にす
ることによって分布定数素子を厚膜印刷を用いて形成す
る必要が生じ、高い寸法精度を実現することが難しくな
るという問題もある。

【０００８】本発明は上記の問題点を解決することを目
的とするもので、集中定数素子の寄生成分の低減と分布
定数素子の小型化、さらには低価格化を同時に実現でき
る回路基板およびそれを用いた電子装置を提供する。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の回路基板は、複数の誘電体層を積層してな
る誘電体基板と、該誘電体基板の一方主面に形成された
第１の接地電極と、前記複数の誘電体層の層間に前記第
１の接地電極と接続して形成された第２の接地電極と、
前記誘電体基板の他方主面に、前記第１および第２の接
地電極のいずれか一方もしくは両方と対向して形成され
た回路素子を有することを特徴とする。

【００１０】また、本発明の回路基板は、前記誘電体基
板の他方主面と前記第２の接地電極を形成した層間との
間の誘電体層を誘電体膜で形成したことを特徴とする。

【００１１】また、本発明の回路基板は、前記誘電体層
の誘電率を、前記第２の接地電極を形成した層間より一
方主面側を低誘電率、他方主面側を高誘電率とすること
を特徴とする。

【００１２】また、本発明の回路基板は、前記回路素子
を、薄膜電極で形成したことを特徴とする。

【００１３】また、本発明の回路基板は、前記回路素子
が、前記誘電体基板の他方主面に形成された電極と前記
複数の誘電体層の層間に形成された電極の中からいくつ
かを組み合わせてなることを特徴とする。

【００１４】また、本発明の電子装置は、上記の回路基
板を用いて構成したことを特徴とする。

【００１５】このように構成することにより、本発明の
回路基板においては、集中定数素子の寄生成分の低減と
分布定数素子の小型化、さらには回路基板自身の小型化
と低価格化を同時に実現することができる。

【００１６】また、本発明の電子装置においては小型化
と低価格化を実現することができる。

【００１７】

【発明の実施の形態】図１に、本発明の回路基板の一実
施例の断面図を示す。図１において、回路基板２０は、
例えば比誘電率が１０程度の低誘電率のセラミックから
なる誘電体層２１ａと、例えば比誘電率が１００程度の
高誘電率のセラミックからなる誘電体層２１ｂを重ねて
誘電体基板２２を形成し、その一方主面の全面に第１の
接地電極２３を形成し、誘電体層２１ａと２１ｂの層間
の一部に第２の接地電極２４を形成し、誘電体基板２２
の他方主面に回路素子として集中定数素子２６、マイク
ロストリップ線路からなる分布定数素子２７、２８を形
成して構成している。そして、第１の接地電極２３と第
２の接地電極２４はスルーホール２５で接続されてい
る。ここで、集中定数素子２６と分布定数素子２７は誘
電体層２１ａと２１ｂの両方を隔てて第１の接地電極２
３と対向して形成されている。また、分布定数素子２８
は誘電体層２１ｂのみを隔てて第２の接地電極２４と対
向して形成されている。

【００１８】このように構成された回路基板２０におい
て、誘電体基板２２の他方主面に形成された回路素子で
ある集中定数素子２６、分布定数素子２７、２８を除い
た部分は、セラミックシートに厚膜印刷で電極を形成し
たものを重ねて一体成形したものである。また、残りの
回路素子である集中定数素子２６、分布定数素子２７、
２８は、たとえば焼成した誘電体基板２２の他方主面を
鏡面研磨して、その上にフォトリソグラフィーを用いた
薄膜プロセスによって電極を形成したものである。

【００１９】ここで、図２に集中定数素子２６の構成を
示す。図２において、集中定数素子２６は櫛形電極対２
６ａと入力側線路２６ｂ、出力側線路２６ｃからなる容
量素子である。

【００２０】また、図３に、集中定数素子の別の例の構
成を示す。図３において、集中定数素子２９は幅の狭い
ミアンダ状の線路２９ａと入力側線路２９ｂ、出力側線
路２９ｃからなるインダクタンス素子である。

【００２１】図１に戻り、回路基板２０において、集中
定数素子２６と分布定数素子２７は、誘電体層２１ａと
２１ｂの両方を隔てて第１の接地電極２３と対向して形
成されているため、集中定数素子２６および分布定数素
子２７と第１の接地電極２３との間隔は誘電体層２１ａ
と２１ｂを合わせた厚み分となる。また、その間にある
誘電体も、低誘電率の誘電体層２１ａと高誘電率の誘電
体層２１ｂが重なったものであるため、その実効的な誘
電率は両者の間の値を持つ。そのために、集中定数素子
２６においては、第１の接地電極２３との間に形成され
る寄生容量は高誘電率の誘電体のみで形成された回路基
板に比較して小さくなる。また、分布定数素子２７にお
いても同様に、第１の接地電極２３との間に形成される
分布容量（回路素子の電極の一定面積当たりの接地電極
との間の容量）は高誘電率の誘電体のみで形成された回
路基板に比較して小さくなる。

【００２２】一方、マイクロストリップ線路からなる分
布定数素子２８は誘電体層２１ｂのみを隔てて第２の接
地電極２４と対向して形成されているため、分布定数素
子２８と第２の接地電極２４との間隔は誘電体層２１ｂ
の厚み分となる。そして、その間にある誘電体は高誘電
率の誘電体層２１ｂのみであるため、実効的な誘電率も
誘電体層２１ｂの誘電率と同じである。そのため、分布
定数素子２８と第２の接地電極２４との間に形成される
分布容量は、分布定数素子２７と第１の接地電極２３と
の間に形成される分布容量に比較して大きくなる。

【００２３】その結果、誘電体基板２２の他方主面に形
成されていて、しかも同じ線路幅であっても、分布定数
素子２７の特性インピーダンスは高くなり、分布定数素
子２８の特性インピーダンスは低くなる。また、分布定
数素子２７の波長短縮率は小さく、分布定数素子２８の
波長短縮率は大きくなる。

【００２４】このように回路基板を構成することによ
り、集中定数素子に関しては寄生容量を小さくして使用
することができ、高周波特性の劣化を防止することがで
きる。また、マイクロストリップ線路からなる分布定数
素子に関しては、その必要な特性インピーダンスの値に
よって形成する場所を変えたり、あるいはそれと対向し
ている第２の接地電極の形成位置を変えたりすることに
よって、必要に応じて線路の波長短縮率を変えることが
でき、また、同じ幅の線路を高い特性インピーダンスと
低い特性インピーダンスの両方で利用することができ
る。これによって回路設計の自由度を大きくすることが
でき、回路基板自身の小型化を図ることができる。ま
た、部分的に実効的な誘電率の高い部分や低い部分を作
ることができるため、基板の誘電率を高くしたために、
線路幅が狭くなりすぎて高特性インピーダンスの線路が
作成できないというような問題を回避することができ
る。さらには、各回路素子を回路基板の主として他方主
面のみに形成するために、薄膜プロセスによって回路素
子の電極を形成することが容易になり、高い寸法精度を
実現することができる。

【００２５】図４に、本発明の回路基板の別の実施例の
断面図を示す。図４で、図１と同一もしくは同等の部分
には同じ記号を付し、その説明は省略する。

【００２６】図４において、回路基板３０は、例えば比
誘電率が１０程度の低誘電率のセラミックからなる誘電
体層３１ａに、例えば比誘電率が１００程度の高誘電率
の薄い誘電体膜３１ｂを重ねて誘電体基板３２を形成し
ている。すなわち、セラミックの誘電体層２１ｂに代え
て、誘電体膜３１ｂを用いた点のみが回路基板２０とは
異なっている。

【００２７】このように構成した回路基板３０において
は、誘電体膜３１ｂを薄く形成できるため、分布定数素
子２８と第２の接地電極２４との間の間隔を小さくする
ことができ、第２の接地電極２４との間に形成される分
布容量をさらに大きくできる。これによって、分布定数
素子２８の線路幅を同じ特性インピーダンスにおいてさ
らに狭くすることができ、高密度配線が可能になる。ま
た、第２の接地電極２４を形成していない領域において
は、低誘電率の層に比べて高誘電率の層が相対的に非常
に薄いため、誘電体基板３２の実効的な誘電率が低誘電
率の誘電体層３１ａの誘電率とほぼ等しくなる。これに
よって、集中定数素子２６においては寄生容量をより小
さくすることができ、また分布定数素子２７において
は、さらに線路幅を狭くして、高い特性インピーダンス
の線路を形成することができる。

【００２８】図５に、本発明のさらに別の実施例の断面
図を示す。図５で、図１と同一もしくは同等の部分には
同じ記号を付し、その説明は省略する。

【００２９】図５においては、集中定数素子２６に代え
て回路素子として集中定数素子４１が設けられている。
集中定数素子４１は、誘電体層２１ａと２１ｂの層間に
形成された電極と、誘電体基板２２の他方主面に形成さ
れた電極とを組み合わせて形成されている。

【００３０】ここで、図６に集中定数素子４１の構成を
示す。図６において、集中定数素子４１は互いに対向し
て形成された面状電極４１ａと面状電極４１ｂ、面状電
極４１ａに接続された入力側線路４１ｃ、面状電極４１
ｂに接続された出力側線路４１ｄからなるＭＩＭ構造
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ、２つ
の電極を１つの絶縁層を介して対向させる構造）の容量
素子である。ここで、面状電極４１ａと入力側線路４１
ｃは誘電体基板２２の他方主面に、面状電極４１ｂと出
力側電極４１ｄは誘電体層２１ａと２１ｂの層間に形成
されている。

【００３１】また、図７に、集中定数素子の別の例の構
成を示す。図７において、集中定数素子４２は幅の狭い
スパイラル状の線路４２ａと直線状の線路４２ｂ、線路
４２ａの他端と線路４２ｂの一端を接続するスルーホー
ル４２ｃ、線路４２ｂの他端を誘電体基板２２の他方主
面まで導くスルーホール４２ｄ、線路４２ａの一端に接
続された入力側線路４２ｅ、スルーホール４２ｄに接続
された出力側線路４２ｆからなるインダクタンス素子で
ある。ここで、線路４１ａと入力側線路４２ｅ、出力側
線路４２ｆは誘電体基板２２の他方主面に、線路４２ｂ
は誘電体層２１ａと２１ｂの層間に形成されている。

【００３２】図５に戻り、このように、集中定数素子４
１を誘電体基板の他方主面に形成した電極だけでなく、
複数の誘電体層の層間に形成した電極との組み合わせに
よって形成したものであっても、あるいは複数の誘電体
層の層間に形成した電極のみで形成したものであって
も、回路基板２０と同様の作用効果を奏するとともに、
集中定数素子の容量値やインダクタンス値の設定範囲を
より広くすることもできるものである。

【００３３】図８に、本発明のさらに別の実施例の断面
図を示す。図８において、回路基板５０は、例えば比誘
電率が１０程度の低誘電率のセラミックからなる誘電体
層５１ａと、例えば比誘電率が１００程度の高誘電率の
セラミックからなる誘電体層５１ｂ、５１ｃを順に重ね
て誘電体基板５２を形成し、その一方主面の全面に第１
の接地電極５３を形成し、誘電体層５１ａと５１ｂの層
間の一部に第２の接地電極５４を形成し、誘電体層５１
ｂと５１ｃの層間の一部に同じく第２の接地電極５５を
形成し、誘電体基板５２の他方主面に回路素子として集
中定数素子５７、マイクロストリップ線路からなる分布
定数素子５８、５９、６０を形成して構成している。そ
して、第１の接地電極５３と第２の接地電極５４および
５５とはスルーホール５６で接続されている。ここで、
集中定数素子５７と分布定数素子５８は第１の接地電極
５３と対向して形成されている。また、分布定数素子５
９は第２の接地電極５４と対向して形成されている。ま
た、分布定数素子６０は同じく第２の接地電極５５と対
向して形成されている。

【００３４】このように構成された回路基板５０におい
て、誘電体基板５２の他方主面に形成された回路素子で
ある集中定数素子５７、分布定数素子５８、５９、６０
を除いた部分は、セラミックシートに厚膜印刷で電極を
形成したものを重ねて一体成形したもので、残りの回路
素子である集中定数素子５７、分布定数素子５８、５
９、６０は、たとえば焼成した誘電体基板５２の他方主
面を鏡面研磨して、その上にフォトリソグラフィーを用
いた薄膜プロセスによって電極を形成したものである。

【００３５】回路基板５０において、図１に示した回路
基板２０との違いは、第２の接地電極を２通りの異なる
誘電体層の層間にそれぞれ形成して、第２の接地電極
と、誘電体基板５２の他方主面に第２の接地電極と対向
して形成する回路素子との間隔が２通りになるように構
成したことである。これによって、たとえば分布定数素
子５９と６０の線路幅が同じであっても、第２の接地電
極５４、５５との間隔の違いによって分布容量が異なる
ため、分布定数素子５９の方が分布定数素子６０より特
性インピーダンスが高くなる。

【００３６】このように、誘電体層を３層にして、第２
の接地電極を２通りの異なる誘電体層の層間にそれぞれ
形成することによって、誘電体基板の他方主面に形成す
る回路素子の設計の自由度をさらに大きくすることがで
きる。

【００３７】なお、回路基板５０においては、誘電体層
を３層にして、第２の接地電極を２通りある異なる誘電
体層の層間にそれぞれ形成したが、誘電体層の数や第２
の接地電極を形成する層間の数はこれに限られるもので
はなく、それ以上いくつあっても構わないものである。

【００３８】なお、上記の各実施例においては誘電体層
を、誘電体膜とした部分を除いてセラミックで構成した
が、必ずしもセラミックに限るものではなく、樹脂や半
導体で構成したものであっても同様の作用効果を奏する
ものである。

【００３９】また、分布定数素子や集中定数素子を薄膜
プロセスを用いて形成するものについて説明したが、こ
れも必ずしも薄膜に限るものではなく、厚膜で形成した
ものであっても良く、その場合も回路素子の電極の寸法
精度を除いては同様の作用効果を奏するものである。

【００４０】また、誘電体基板の第２の接地電極を形成
した層間より一方主面側の誘電体層を低誘電率の誘電体
で構成し、他方主面側の誘電体層を高誘電率の誘電体で
構成しているが、これも必ずしも限定されるものではな
く、各誘電体層を同じ誘電率の誘電体からなるとして
も、あるいは逆に誘電体基板の第２の接地電極を形成し
た層間より一方主面側の誘電体層を高誘電率の誘電体か
らなるとし、他方主面側の誘電体層を低誘電率の誘電体
からなるとしてもかまわないものである。この場合は、
波長短縮率の違いを使い分けることはほとんどできなく
なるが、同じ幅の線路を高特性インピーダンスと低特性
インピーダンスで使い分けたり、集中定数素子の寄生容
量を小さくすることに関しては同様の作用効果を奏する
ものである。

【００４１】また、上記の各実施例において、接地電極
同士の接続や回路素子の接続にスルーホールを用いてい
るが、これはビアホールを用いても構わないものであ
る。

【００４２】図９に、本発明の回路基板２０を用いて構
成した電子装置の一実施例を示す。図９で、図１と同一
もしくは同等の部分には同じ記号を付し、その説明は省
略する。

【００４３】図９において、電子装置７０は、回路基板
２０の誘電体基板２２の他方主面に、図１に示した回路
素子に加えて、第１の接地電極２３と第２の接地電極２
４の両方に対向する回路素子である分布定数素子７１を
形成し、さらに２つのＩＣ７２を搭載し、誘電体基板２
２の他方主面全体を覆うカバー７３を設けて構成してい
る。ここで、図１０に、電子装置７０の回路のブロック
図を示す。図１０において、電子装置７０の入力端子８
１はフィルタ８２、アンプ８３、フィルタ８４を順に介
してミキサ８６に接続されている。また、局部発振器８
５もミキサ８６に接続されている。そして、ミキサ８６
の出力はフィルタ８７とアンプ８８を介して出力端子８
９に接続されている。電子装置７０はこのように構成さ
れることによってダウンコンバータとして機能する。

【００４４】このように、本発明の回路基板２０を用い
て電子装置７０を構成することにより、回路基板２０に
形成される回路素子の小型化、高周波特性の改善と設計
の自由度の向上による回路基板の小型化、低価格化を図
ることができる。また、それによって電子装置７０自身
の小型化と低価格化を図ることができる。

【００４５】なお、上記の実施例においては、回路基板
２０を用いて電子装置７０を構成しているが、図４、
５、８に示した回路基板３０、４０、５０を用いて電子
装置を構成しても同様の作用効果を奏するものである。

【００４６】また、本発明の回路基板を用いた電子装置
はダウンコンバータに限るものではなく、フィルタやア
ンプ、ミキサ、発振器などの個別の電子装置であっても
良く、これら以外の電子装置であっても構わないもので
ある。

【００４７】

【発明の効果】本発明の回路基板によれば、複数のセラ
ミックなどの誘電体からなる誘電体層を、特に一方主面
側を低誘電率の誘電体層、他方主面側を高誘電率の誘電
体層にして積層して誘電体基板を形成し、その一方主面
に第１の接地電極を形成し、複数の誘電体層の層間に第
１の接地電極と接続して第２の接地電極を形成し、誘電
体基板の他方主面に、第１および第２の接地電極のいず
れか一方もしくは両方と対向して回路素子を形成するこ
とによって、回路素子の中の集中定数素子の寄生成分の
低減とマイクロストリップ線路からなる分布定数素子の
小型化、回路設計の自由度の向上、さらには回路基板自
身の小型化、低価格化を同時に実現することができる。

【００４８】また、誘電体基板の他方主面と第２の接地
電極を形成した層間との間の誘電体層を誘電体膜とする
ことによって、第2の接地電極と対向して形成された分
布定数素子の線路幅を細くすることができ、この結果、
高密度配線が可能になる。また、第１の接地電極と対向
して形成されたマイクロストリップ線路からなる分布定
数素子においては、より高い特性インピーダンスの線路
の形成も可能になる。

【００４９】また、誘電体基板の他方主面の回路素子を
薄膜電極で形成することによって、回路素子を高い寸法
精度で形成することができる。

【００５０】また、本発明の電子装置によれば、回路基
板の小型化と低価格化に基づいて小型化と低価格化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の回路基板の一実施例を示す断面図であ
る。

【図２】図１の回路基板に形成した集中定数素子の例を
示す平面図である。

【図３】図１の回路基板に形成した集中定数素子の別の
例を示す平面図である。

【図４】本発明の回路基板の別の実施例を示す断面図で
ある。

【図５】本発明の回路基板のさらに別の実施例を示す断
面図である。

【図６】図５の回路基板に形成した集中定数素子の例を
示す平面図である。

【図７】図５の回路基板に形成した集中定数素子の別の
例を示す平面図である。

【図８】本発明の回路基板のさらに別の実施例を示す断
面図である。

【図９】本発明の電子装置の一実施例を示す断面図であ
る。

【図１０】図９の電子装置の回路のブロック図である。

【図１１】従来の回路基板を示す断面図である。

【図１２】従来の別の回路基板を示す断面図である。

【符号の説明】

２０、３０、４０、５０…回路基板 ２１ａ、３１ａ、５１ａ…低誘電率の誘電体層 ２１ｂ、５１ｂ、５１ｃ…高誘電率の誘電体層 ２２、３２…誘電体基板 ２３、５３…第１の接地電極 ２４、５４、５５…第２の接地電極 ２５、５６…スルーホール ２６、４１、５７…集中定数素子（回路素子） ２７、２８、５８、５９、６０…分布定数素子（回路素
子） ７０…電子装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の誘電体層を積層してなる誘電体基
   板と、該誘電体基板の一方主面に形成された第１の接地
   電極と、前記複数の誘電体層の層間に前記第１の接地電
   極と接続して形成された第２の接地電極と、 前記誘電体基板の他方主面に、前記第１および第２の接
   地電極のいずれか一方もしくは両方と対向して形成され
   た回路素子を有することを特徴とする回路基板。
2. 【請求項２】 前記誘電体基板の他方主面と前記第２の
   接地電極を形成した層間との間の誘電体層を誘電体膜で
   形成したことを特徴とする、請求項１または２に記載の
   回路基板。
3. 【請求項３】 前記誘電体層の誘電率を、前記第２の接
   地電極を形成した層間より一方主面側を低誘電率、他方
   主面側を高誘電率とすることを特徴とする、請求項１ま
   たは２に記載の回路基板。
4. 【請求項４】 前記回路素子を、薄膜電極で形成したこ
   とを特徴とする、請求項１ないし３のいずれかに記載の
   回路基板。
5. 【請求項５】 前記回路素子は、前記誘電体基板の他方
   主面に形成された電極と前記複数の誘電体層の層間に形
   成された電極の中からいくつかを組み合わせてなること
   を特徴とする、請求項１ないし４のいずれかに記載の回
   路基板。
6. 【請求項６】 請求項１ないし５のいずれかに記載の回
   路基板を用いて構成したことを特徴とする電子装置。