JPH11297936A - Fetおよびicおよびそれらを用いた電子装置 - Google Patents
Fetおよびicおよびそれらを用いた電子装置Info
- Publication number
- JPH11297936A JPH11297936A JP10101153A JP10115398A JPH11297936A JP H11297936 A JPH11297936 A JP H11297936A JP 10101153 A JP10101153 A JP 10101153A JP 10115398 A JP10115398 A JP 10115398A JP H11297936 A JPH11297936 A JP H11297936A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- active region
- bonding pad
- electronic device
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 静電耐圧を向上させたFETおよびICおよ
びそれらを用いた電子装置を提供する。 【解決手段】 半導体基板2上に、FET能動領域3、
抵抗素子4、容量素子5、ボンディングパッド6、7、
8を形成して1つのベアチップFETとして構成する。
このうち、抵抗素子4と容量素子5は並列に接続し、そ
の一端はFET能動領域3のゲートに接続され、他端は
ボンディングパッド6に接続する。また、FET能動領
域3のドレインはボンディングパッド7に、ソースはボ
ンディングパッド8にそれぞれ接続する。 【効果】 高周波特性を劣化させずに静電耐圧を向上さ
せることができる。
びそれらを用いた電子装置を提供する。 【解決手段】 半導体基板2上に、FET能動領域3、
抵抗素子4、容量素子5、ボンディングパッド6、7、
8を形成して1つのベアチップFETとして構成する。
このうち、抵抗素子4と容量素子5は並列に接続し、そ
の一端はFET能動領域3のゲートに接続され、他端は
ボンディングパッド6に接続する。また、FET能動領
域3のドレインはボンディングパッド7に、ソースはボ
ンディングパッド8にそれぞれ接続する。 【効果】 高周波特性を劣化させずに静電耐圧を向上さ
せることができる。
Description
【0001】
【発明の属する技術分野】本発明はFETおよびICお
よびそれらを用いた電子装置、特に高周波回路に用いら
れるFETおよびICおよびそれらを用いた電子装置に
関する。
よびそれらを用いた電子装置、特に高周波回路に用いら
れるFETおよびICおよびそれらを用いた電子装置に
関する。
【0002】
【従来の技術】近年のデジタル機器や通信機器の高周波
化にともなって、回路内で使用されるFETにおいては
高周波動作のためにゲート電極を細くする方向に進んで
きているが、ゲート電極を細くすると静電気に対して弱
くなって耐圧が低くなるという問題がある。
化にともなって、回路内で使用されるFETにおいては
高周波動作のためにゲート電極を細くする方向に進んで
きているが、ゲート電極を細くすると静電気に対して弱
くなって耐圧が低くなるという問題がある。
【0003】これに対して、従来は、たとえば図7に示
すC−MOS型インバータ回路30のような構成で静電
耐圧を向上させている。すなわち、C−MOS型インバ
ータ回路30においては、N型のFET31のドレイン
が電源36に接続され、P型のFET32のソースがグ
ランドに接続されて接地されている。FET31のソー
スはFET32のドレインに接続されるとともに出力端
子38に接続され、FET31、32のゲートは互いに
接続されるとともに抵抗33を介して入力端子37に接
続されている。さらに入力端子37と電源36およびグ
ランドの間にダイオード34、35がそれぞれ設けられ
ている。
すC−MOS型インバータ回路30のような構成で静電
耐圧を向上させている。すなわち、C−MOS型インバ
ータ回路30においては、N型のFET31のドレイン
が電源36に接続され、P型のFET32のソースがグ
ランドに接続されて接地されている。FET31のソー
スはFET32のドレインに接続されるとともに出力端
子38に接続され、FET31、32のゲートは互いに
接続されるとともに抵抗33を介して入力端子37に接
続されている。さらに入力端子37と電源36およびグ
ランドの間にダイオード34、35がそれぞれ設けられ
ている。
【0004】このように構成されたインバータ回路30
において、入力端子37に印加された静電気はダイオー
ド34またはダイオード35によって電源36やグラン
ドに逃がされるとともに、抵抗33によってFET3
1、32のゲートに印加される電圧を下げている。
において、入力端子37に印加された静電気はダイオー
ド34またはダイオード35によって電源36やグラン
ドに逃がされるとともに、抵抗33によってFET3
1、32のゲートに印加される電圧を下げている。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
静電気対策においては、並列に設けられたダイオードや
直列に設けられた抵抗によってFETの高周波特性が劣
化するという問題があった。そこで、あえてFET側で
は静電気対策を行わずに、それを扱う側、すなわち回路
を組みたてる側において静電気対策を行うということが
一般的であった。そのため、組み立て側の静電気対策に
コストがかかったり、また不十分な静電気対策のために
組み立て時に静電気によってFETが破損するという問
題があった。
静電気対策においては、並列に設けられたダイオードや
直列に設けられた抵抗によってFETの高周波特性が劣
化するという問題があった。そこで、あえてFET側で
は静電気対策を行わずに、それを扱う側、すなわち回路
を組みたてる側において静電気対策を行うということが
一般的であった。そのため、組み立て側の静電気対策に
コストがかかったり、また不十分な静電気対策のために
組み立て時に静電気によってFETが破損するという問
題があった。
【0006】本発明は上記の問題点を解決することを目
的とするもので、静電耐圧を向上させたFETおよびI
Cおよびそれらを用いた電子装置を提供する。
的とするもので、静電耐圧を向上させたFETおよびI
Cおよびそれらを用いた電子装置を提供する。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明のFETは、半導体基板上にFET能動領域
と抵抗素子と容量素子を形成し、前記抵抗素子と前記容
量素子は並列接続され、該並列接続された抵抗素子と容
量素子の一端を前記FET能動領域のゲートに接続して
なることを特徴とするFET。
に、本発明のFETは、半導体基板上にFET能動領域
と抵抗素子と容量素子を形成し、前記抵抗素子と前記容
量素子は並列接続され、該並列接続された抵抗素子と容
量素子の一端を前記FET能動領域のゲートに接続して
なることを特徴とするFET。
【0008】また、本発明のFETは、前記半導体基板
上に、前記並列接続された抵抗素子と容量素子の他端、
および前記FET能動領域のドレイン、ソースにそれぞ
れ接続してボンディングパッドを形成したことを特徴と
する。
上に、前記並列接続された抵抗素子と容量素子の他端、
および前記FET能動領域のドレイン、ソースにそれぞ
れ接続してボンディングパッドを形成したことを特徴と
する。
【0009】また、本発明のICは、半導体基板上にF
ET能動領域と抵抗素子と容量素子とその他の回路素子
を形成し、前記抵抗素子と前記容量素子は並列接続さ
れ、該並列接続された抵抗素子と容量素子の一端を前記
FET能動領域のゲートに接続してなることを特徴とす
るまた、本発明の電子装置は、上記のFETを用いて構
成したことを特徴とする。
ET能動領域と抵抗素子と容量素子とその他の回路素子
を形成し、前記抵抗素子と前記容量素子は並列接続さ
れ、該並列接続された抵抗素子と容量素子の一端を前記
FET能動領域のゲートに接続してなることを特徴とす
るまた、本発明の電子装置は、上記のFETを用いて構
成したことを特徴とする。
【0010】また、本発明の電子装置は、上記のICを
用いて構成したことを特徴とする。
用いて構成したことを特徴とする。
【0011】このように構成することにより、本発明の
FETあるいはICにおいては、静電耐圧を向上させる
ことができる。
FETあるいはICにおいては、静電耐圧を向上させる
ことができる。
【0012】また、本発明の電子装置においては、静電
耐圧を向上させるとともにコストダウンを図ることがで
きる。
耐圧を向上させるとともにコストダウンを図ることがで
きる。
【0013】
【発明の実施の形態】図1に、本発明のFETの一実施
例を示す。図1において、FET1は半導体基板2上
に、FET能動領域3、抵抗素子4、容量素子5、ボン
ディングパッド6、7、8を形成して1つのベアチップ
FETとして構成されている。このうち、抵抗素子4と
容量素子5は並列に接続され、その一端はFET能動領
域3のゲートに接続され、他端はボンディングパッド6
に接続されている。また、FET能動領域3のドレイン
はボンディングパッド7に、ソースはボンディングパッ
ド8にそれぞれ接続されている。ここで、抵抗素子4の
値は、FET能動領域3のゲート−ソース間の抵抗値
(数MΩ)に比べて十分に小さい数kΩから数十kΩに
設定する。また、容量素子5の値は、取り扱う高周波信
号の周波数においてインピーダンスが小さくなるよう
に、たとえば数Ωになるように設定する。そのため、容
量素子5は高周波信号の周波数が高くなるほど小さい容
量値で済むことになる。また、このように構成されたF
ET1の等価回路を図2に示す。なお、本願では、FE
Tのうち、ボンディングパッドなどを除いた能動素子と
して機能する部分をFET能動領域と定義する。
例を示す。図1において、FET1は半導体基板2上
に、FET能動領域3、抵抗素子4、容量素子5、ボン
ディングパッド6、7、8を形成して1つのベアチップ
FETとして構成されている。このうち、抵抗素子4と
容量素子5は並列に接続され、その一端はFET能動領
域3のゲートに接続され、他端はボンディングパッド6
に接続されている。また、FET能動領域3のドレイン
はボンディングパッド7に、ソースはボンディングパッ
ド8にそれぞれ接続されている。ここで、抵抗素子4の
値は、FET能動領域3のゲート−ソース間の抵抗値
(数MΩ)に比べて十分に小さい数kΩから数十kΩに
設定する。また、容量素子5の値は、取り扱う高周波信
号の周波数においてインピーダンスが小さくなるよう
に、たとえば数Ωになるように設定する。そのため、容
量素子5は高周波信号の周波数が高くなるほど小さい容
量値で済むことになる。また、このように構成されたF
ET1の等価回路を図2に示す。なお、本願では、FE
Tのうち、ボンディングパッドなどを除いた能動素子と
して機能する部分をFET能動領域と定義する。
【0014】このように構成されたFET1において、
例えば抵抗素子4の抵抗値を10kΩ、容量素子5の容
量値を10pFとし、取り扱う高周波信号の周波数を5
GHzと仮定する。この時、高周波信号における容量素
子5のインピーダンスは約3.2Ωで、FET能動領域
3のゲート−ソース間の抵抗に比べても、抵抗素子4の
抵抗値に比べても十分低い値になる。そのためボンディ
ングパッド6から入力された高周波信号は容量素子5を
介してほとんど損失なくFET能動領域3のゲートに入
力され、従来のような高周波特性の劣化はほとんど無
い。
例えば抵抗素子4の抵抗値を10kΩ、容量素子5の容
量値を10pFとし、取り扱う高周波信号の周波数を5
GHzと仮定する。この時、高周波信号における容量素
子5のインピーダンスは約3.2Ωで、FET能動領域
3のゲート−ソース間の抵抗に比べても、抵抗素子4の
抵抗値に比べても十分低い値になる。そのためボンディ
ングパッド6から入力された高周波信号は容量素子5を
介してほとんど損失なくFET能動領域3のゲートに入
力され、従来のような高周波特性の劣化はほとんど無
い。
【0015】ここで、たとえばボンディングパッド6と
8の間に静電気が加わる場合を考える。静電気に限らず
矩形波状の信号の立ち上がりにおいては複数の高周波成
分を含んでいると考えられるが、瞬間的に印加される静
電気の場合では高周波成分の最大周波数は数kHzから
高くても数MHz程度と考えられる。静電気の立ち上が
り時の高周波成分の最大周波数を仮に10MHzとした
場合、その周波数における容量素子5のインピーダンス
は約1.6kΩとなり、それ以下の周波数に対してはさ
らに大きな値になる。そのため、ボンディングパッド6
と8の間に加わった静電気はFET能動領域3のゲート
−ソース間の抵抗と抵抗素子4と容量素子5の並列接続
による抵抗とによって分圧され、FET能動領域3のゲ
ート−ソース間に直接印加される電圧が緩和される。こ
のようにしてFET1の静電耐圧を向上させることがで
きる。
8の間に静電気が加わる場合を考える。静電気に限らず
矩形波状の信号の立ち上がりにおいては複数の高周波成
分を含んでいると考えられるが、瞬間的に印加される静
電気の場合では高周波成分の最大周波数は数kHzから
高くても数MHz程度と考えられる。静電気の立ち上が
り時の高周波成分の最大周波数を仮に10MHzとした
場合、その周波数における容量素子5のインピーダンス
は約1.6kΩとなり、それ以下の周波数に対してはさ
らに大きな値になる。そのため、ボンディングパッド6
と8の間に加わった静電気はFET能動領域3のゲート
−ソース間の抵抗と抵抗素子4と容量素子5の並列接続
による抵抗とによって分圧され、FET能動領域3のゲ
ート−ソース間に直接印加される電圧が緩和される。こ
のようにしてFET1の静電耐圧を向上させることがで
きる。
【0016】図3に、本発明のICの一実施例を示す。
図3は、図1に示したFET1のFET能動領域3、抵
抗素子4、容量素子5を中心に構成したモノリシックI
Cである。
図3は、図1に示したFET1のFET能動領域3、抵
抗素子4、容量素子5を中心に構成したモノリシックI
Cである。
【0017】図3において、IC10は半導体基板20
上に、FET能動領域3、抵抗素子4、容量素子5、そ
してインダクタンス素子11、容量素子12、抵抗素子
13、容量素子14、抵抗素子15の5つの回路素子、
ボンディングパッド16、17、18、接地電極19を
形成して構成されている。このうち、ボンディングパッ
ド16はインダクタンス素子11を介してFET能動領
域3のドレインに接続され、ボンディングパッド18は
容量素子12を介してFET能動領域3のドレインに接
続されている。また、FET能動領域3のソースは抵抗
素子13および容量素子14を並列に介して接地電極1
9に接続されている。そして、FET1と同様に抵抗素
子4と容量素子5は並列に接続され、その一端はFET
能動領域3のゲートに接続され、他端はボンディングパ
ッド17に接続されている。さらに、ボンディングパッ
ド17は抵抗素子15を介して接地電極19に接続され
ている。
上に、FET能動領域3、抵抗素子4、容量素子5、そ
してインダクタンス素子11、容量素子12、抵抗素子
13、容量素子14、抵抗素子15の5つの回路素子、
ボンディングパッド16、17、18、接地電極19を
形成して構成されている。このうち、ボンディングパッ
ド16はインダクタンス素子11を介してFET能動領
域3のドレインに接続され、ボンディングパッド18は
容量素子12を介してFET能動領域3のドレインに接
続されている。また、FET能動領域3のソースは抵抗
素子13および容量素子14を並列に介して接地電極1
9に接続されている。そして、FET1と同様に抵抗素
子4と容量素子5は並列に接続され、その一端はFET
能動領域3のゲートに接続され、他端はボンディングパ
ッド17に接続されている。さらに、ボンディングパッ
ド17は抵抗素子15を介して接地電極19に接続され
ている。
【0018】ここで、IC10の等価回路を図4に示
す。図4より分かるように、IC10はボンディングパ
ッド17を入力とし、ボンディングパッド18を出力と
する増幅回路を構成している。
す。図4より分かるように、IC10はボンディングパ
ッド17を入力とし、ボンディングパッド18を出力と
する増幅回路を構成している。
【0019】このように構成されたIC10において
も、FET1と全く同様に静電耐圧を向上させることが
できる。
も、FET1と全く同様に静電耐圧を向上させることが
できる。
【0020】なお、図3においてはICとして増幅回路
を構成したが、これは増幅回路に限るものではなく、ミ
キサ回路や発振回路などのアナログ回路であっても、あ
るいはデジタル回路であっても同様の作用効果を奏する
ものである。
を構成したが、これは増幅回路に限るものではなく、ミ
キサ回路や発振回路などのアナログ回路であっても、あ
るいはデジタル回路であっても同様の作用効果を奏する
ものである。
【0021】図5に、本発明の電子装置の一実施例を示
す。図5において、電子装置21は、セラミック基板2
2の表面に配線電極(図示せず)を形成して、その上に
本発明のFET1や積層チップコンデンサ23やチップ
コイル24などの個別部品を搭載し、入出力用の端子2
5を接続して構成している。そして、電子装置21は、
複数のFET1や個別部品などによって多段の増幅器や
発振器、ミキサ、変調器、あるいはそれらをまとめた周
波数変換器などの高周波回路を実現している。
す。図5において、電子装置21は、セラミック基板2
2の表面に配線電極(図示せず)を形成して、その上に
本発明のFET1や積層チップコンデンサ23やチップ
コイル24などの個別部品を搭載し、入出力用の端子2
5を接続して構成している。そして、電子装置21は、
複数のFET1や個別部品などによって多段の増幅器や
発振器、ミキサ、変調器、あるいはそれらをまとめた周
波数変換器などの高周波回路を実現している。
【0022】また、図6に、本発明の電子装置の別の実
施例を示す。図6で、図5と同一もしくは同等の部分に
は同じ記号を付し、その説明は省略する。図6におい
て、電子装置26のセラミック基板22の表面にはFE
T1に代えて本発明のIC10が搭載されている。そし
て、電子装置21は、複数のIC10や個別部品などに
よって多段の増幅器や発振器、ミキサ、変調器、あるい
はそれらをまとめた周波数変換器などの高周波回路を実
現している。
施例を示す。図6で、図5と同一もしくは同等の部分に
は同じ記号を付し、その説明は省略する。図6におい
て、電子装置26のセラミック基板22の表面にはFE
T1に代えて本発明のIC10が搭載されている。そし
て、電子装置21は、複数のIC10や個別部品などに
よって多段の増幅器や発振器、ミキサ、変調器、あるい
はそれらをまとめた周波数変換器などの高周波回路を実
現している。
【0023】図5および図6に示すように、本発明のF
ET1やIC10を用いて電子装置21や26を構成す
ることによって、電子装置21や26自身の静電耐圧を
向上させることができる。同時に、組み立て時に必要以
上の静電気対策を取る必要が無くなるため、静電気対策
のコストを削減でき、また、製造工程の簡素化によって
製造コストを削減できる。さらには静電気による不良発
生が少なくなることにより電子装置21や26のコスト
ダウンを図ることができる。
ET1やIC10を用いて電子装置21や26を構成す
ることによって、電子装置21や26自身の静電耐圧を
向上させることができる。同時に、組み立て時に必要以
上の静電気対策を取る必要が無くなるため、静電気対策
のコストを削減でき、また、製造工程の簡素化によって
製造コストを削減できる。さらには静電気による不良発
生が少なくなることにより電子装置21や26のコスト
ダウンを図ることができる。
【0024】なお、電子装置21や26は高周波回路に
限るものではなく、デジタル回路であっても同様の作用
効果を奏するものである。
限るものではなく、デジタル回路であっても同様の作用
効果を奏するものである。
【0025】
【発明の効果】本発明のFETによれば、半導体基板上
にFET能動領域と抵抗素子と容量素子を形成し、抵抗
素子と容量素子を並列接続して、その一端をFET能動
領域のゲートに接続して構成することによって、高周波
特性を劣化させること無く静電耐圧を向上させることが
できる。
にFET能動領域と抵抗素子と容量素子を形成し、抵抗
素子と容量素子を並列接続して、その一端をFET能動
領域のゲートに接続して構成することによって、高周波
特性を劣化させること無く静電耐圧を向上させることが
できる。
【0026】また、本発明のICによれば、上記のFE
Tを用いて構成することによって、高周波特性を劣化さ
せること無く静電耐圧を向上させることができる。
Tを用いて構成することによって、高周波特性を劣化さ
せること無く静電耐圧を向上させることができる。
【0027】また、本発明の電子装置によれば、上記の
FETやICを用いて構成することによって、静電耐圧
の向上と、それにともなう静電気対策、製造に関するコ
ストダウンを図ることができる。
FETやICを用いて構成することによって、静電耐圧
の向上と、それにともなう静電気対策、製造に関するコ
ストダウンを図ることができる。
【図1】本発明のFETの一実施例を示斜視図である。
【図2】図1のFETの等価回路図である。
【図3】本発明のICの一実施例を示斜視図である。
【図4】図3のICの等価回路図である。
【図5】本発明の電子装置の一実施例を示す斜視図であ
る。
る。
【図6】本発明の電子装置の別の実施例を示す斜視図で
ある。
ある。
【図7】従来のFETの静電気対策構造を示す等価回路
図である。
図である。
1…FET 2、20…半導体基板 3…FET能動領域 4、13、15…抵抗素子 5、12、14…容量素子 6、7、8…ボンディングパッド 10…IC 11…インダクタンス素子 21、26…電子装置 22…セラミック基板 23…積層チップコンデンサ 24…チップコイル 25…端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 裕明 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (5)
- 【請求項1】 半導体基板上にFET能動領域と抵抗素
子と容量素子を形成し、前記抵抗素子と前記容量素子は
並列接続され、該並列接続された抵抗素子と容量素子の
一端を前記FET能動領域のゲートに接続してなること
を特徴とするFET。 - 【請求項2】 前記半導体基板上に、前記並列接続され
た抵抗素子と容量素子の他端、および前記FET能動領
域のドレイン、ソースにそれぞれ接続してボンディング
パッドを形成したことを特徴とする、請求項1に記載の
FET。 - 【請求項3】 半導体基板上にFET能動領域と抵抗素
子と容量素子とその他の回路素子を形成し、前記抵抗素
子と前記容量素子は並列接続され、該並列接続された抵
抗素子と容量素子の一端を前記FET能動領域のゲート
に接続してなることを特徴とするIC。 - 【請求項4】 請求項1または2に記載のFETを用い
て構成したことを特徴とする電子装置。 - 【請求項5】 請求項3に記載のICを用いて構成した
ことを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10101153A JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Fetおよびicおよびそれらを用いた電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10101153A JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Fetおよびicおよびそれらを用いた電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11297936A true JPH11297936A (ja) | 1999-10-29 |
Family
ID=14293115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10101153A Pending JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Fetおよびicおよびそれらを用いた電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11297936A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004034575A1 (ja) * | 2002-10-10 | 2004-04-22 | Nec Corporation | 半導体装置 |
CN103904067A (zh) * | 2012-12-27 | 2014-07-02 | 株式会社东芝 | 半导体装置 |
-
1998
- 1998-04-13 JP JP10101153A patent/JPH11297936A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004034575A1 (ja) * | 2002-10-10 | 2004-04-22 | Nec Corporation | 半導体装置 |
US7106093B2 (en) | 2002-10-10 | 2006-09-12 | Nec Corporation | Semiconductor device |
CN103904067A (zh) * | 2012-12-27 | 2014-07-02 | 株式会社东芝 | 半导体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4024572B2 (ja) | インタディジタルキャパシタを有するデバイス | |
EP0949754B1 (en) | High-frequency power amplifier circuit and high-frequency power amplifier module | |
EP1885056A1 (en) | Electronic circuit device | |
KR100335681B1 (ko) | 반도체장치 | |
JPH11298295A (ja) | 不平衡−平衡変換器及びバランス形ミクサ | |
US6294783B1 (en) | Infrared sensor | |
WO2000075990A1 (en) | High impedance matched rf power transistor | |
US20180109105A1 (en) | Esd protection circuit and integrated circuit | |
JPH11297936A (ja) | Fetおよびicおよびそれらを用いた電子装置 | |
KR100602453B1 (ko) | 모노리식 고주파 전압제어 발진기 트리밍회로 | |
EP1351300A2 (en) | Semiconductor device and transceiver apparatus | |
JP2007027317A (ja) | 半導体装置 | |
US6215370B1 (en) | Crystal oscillator circuit with crystal reducing resistance and integrated circuit therefor | |
JP3702189B2 (ja) | 化合物半導体スイッチ回路装置 | |
JPH10256850A (ja) | 半導体装置及び高周波電力増幅器 | |
JP3137055B2 (ja) | 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 | |
KR100296840B1 (ko) | 수정 발진 회로 및 수정 발진용 집적 회로 장치 | |
JPH0918255A (ja) | 半導体装置 | |
JP4079514B2 (ja) | Mmic低雑音増幅器 | |
JP2745932B2 (ja) | 半導体装置 | |
JPH0766609A (ja) | インピーダンス整合回路 | |
JPH0385016A (ja) | Cmos・icの入力保護回路 | |
JP2001352204A (ja) | 伝送線路およびそれを用いた回路素子およびそれらを用いた電子回路およびそれを用いた電子装置 | |
JP3496639B2 (ja) | 高周波半導体装置 | |
JP3702190B2 (ja) | 化合物半導体スイッチ回路装置 |