JPH11297936A - Ｆｅｔおよびｉｃおよびそれらを用いた電子装置 - Google Patents
Ｆｅｔおよびｉｃおよびそれらを用いた電子装置Info
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- JPH11297936A JPH11297936A JP10101153A JP10115398A JPH11297936A JP H11297936 A JPH11297936 A JP H11297936A JP 10101153 A JP10101153 A JP 10101153A JP 10115398 A JP10115398 A JP 10115398A JP H11297936 A JPH11297936 A JP H11297936A
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Abstract
(57)【要約】
【課題】 静電耐圧を向上させたＦＥＴおよびＩＣおよ
びそれらを用いた電子装置を提供する。 【解決手段】 半導体基板２上に、ＦＥＴ能動領域３、
抵抗素子４、容量素子５、ボンディングパッド６、７、
８を形成して１つのベアチップＦＥＴとして構成する。
このうち、抵抗素子４と容量素子５は並列に接続し、そ
の一端はＦＥＴ能動領域３のゲートに接続され、他端は
ボンディングパッド６に接続する。また、ＦＥＴ能動領
域３のドレインはボンディングパッド７に、ソースはボ
ンディングパッド８にそれぞれ接続する。 【効果】 高周波特性を劣化させずに静電耐圧を向上さ
せることができる。
びそれらを用いた電子装置を提供する。 【解決手段】 半導体基板２上に、ＦＥＴ能動領域３、
抵抗素子４、容量素子５、ボンディングパッド６、７、
８を形成して１つのベアチップＦＥＴとして構成する。
このうち、抵抗素子４と容量素子５は並列に接続し、そ
の一端はＦＥＴ能動領域３のゲートに接続され、他端は
ボンディングパッド６に接続する。また、ＦＥＴ能動領
域３のドレインはボンディングパッド７に、ソースはボ
ンディングパッド８にそれぞれ接続する。 【効果】 高周波特性を劣化させずに静電耐圧を向上さ
せることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＦＥＴおよびＩＣお
よびそれらを用いた電子装置、特に高周波回路に用いら
れるＦＥＴおよびＩＣおよびそれらを用いた電子装置に
関する。
よびそれらを用いた電子装置、特に高周波回路に用いら
れるＦＥＴおよびＩＣおよびそれらを用いた電子装置に
関する。
【０００２】
【従来の技術】近年のデジタル機器や通信機器の高周波
化にともなって、回路内で使用されるＦＥＴにおいては
高周波動作のためにゲート電極を細くする方向に進んで
きているが、ゲート電極を細くすると静電気に対して弱
くなって耐圧が低くなるという問題がある。
化にともなって、回路内で使用されるＦＥＴにおいては
高周波動作のためにゲート電極を細くする方向に進んで
きているが、ゲート電極を細くすると静電気に対して弱
くなって耐圧が低くなるという問題がある。
【０００３】これに対して、従来は、たとえば図７に示
すＣ−ＭＯＳ型インバータ回路３０のような構成で静電
耐圧を向上させている。すなわち、Ｃ−ＭＯＳ型インバ
ータ回路３０においては、Ｎ型のＦＥＴ３１のドレイン
が電源３６に接続され、Ｐ型のＦＥＴ３２のソースがグ
ランドに接続されて接地されている。ＦＥＴ３１のソー
スはＦＥＴ３２のドレインに接続されるとともに出力端
子３８に接続され、ＦＥＴ３１、３２のゲートは互いに
接続されるとともに抵抗３３を介して入力端子３７に接
続されている。さらに入力端子３７と電源３６およびグ
ランドの間にダイオード３４、３５がそれぞれ設けられ
ている。
すＣ−ＭＯＳ型インバータ回路３０のような構成で静電
耐圧を向上させている。すなわち、Ｃ−ＭＯＳ型インバ
ータ回路３０においては、Ｎ型のＦＥＴ３１のドレイン
が電源３６に接続され、Ｐ型のＦＥＴ３２のソースがグ
ランドに接続されて接地されている。ＦＥＴ３１のソー
スはＦＥＴ３２のドレインに接続されるとともに出力端
子３８に接続され、ＦＥＴ３１、３２のゲートは互いに
接続されるとともに抵抗３３を介して入力端子３７に接
続されている。さらに入力端子３７と電源３６およびグ
ランドの間にダイオード３４、３５がそれぞれ設けられ
ている。
【０００４】このように構成されたインバータ回路３０
において、入力端子３７に印加された静電気はダイオー
ド３４またはダイオード３５によって電源３６やグラン
ドに逃がされるとともに、抵抗３３によってＦＥＴ３
１、３２のゲートに印加される電圧を下げている。
において、入力端子３７に印加された静電気はダイオー
ド３４またはダイオード３５によって電源３６やグラン
ドに逃がされるとともに、抵抗３３によってＦＥＴ３
１、３２のゲートに印加される電圧を下げている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
静電気対策においては、並列に設けられたダイオードや
直列に設けられた抵抗によってＦＥＴの高周波特性が劣
化するという問題があった。そこで、あえてＦＥＴ側で
は静電気対策を行わずに、それを扱う側、すなわち回路
を組みたてる側において静電気対策を行うということが
一般的であった。そのため、組み立て側の静電気対策に
コストがかかったり、また不十分な静電気対策のために
組み立て時に静電気によってＦＥＴが破損するという問
題があった。
静電気対策においては、並列に設けられたダイオードや
直列に設けられた抵抗によってＦＥＴの高周波特性が劣
化するという問題があった。そこで、あえてＦＥＴ側で
は静電気対策を行わずに、それを扱う側、すなわち回路
を組みたてる側において静電気対策を行うということが
一般的であった。そのため、組み立て側の静電気対策に
コストがかかったり、また不十分な静電気対策のために
組み立て時に静電気によってＦＥＴが破損するという問
題があった。
【０００６】本発明は上記の問題点を解決することを目
的とするもので、静電耐圧を向上させたＦＥＴおよびＩ
Ｃおよびそれらを用いた電子装置を提供する。
的とするもので、静電耐圧を向上させたＦＥＴおよびＩ
Ｃおよびそれらを用いた電子装置を提供する。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＥＴは、半導体基板上にＦＥＴ能動領域
と抵抗素子と容量素子を形成し、前記抵抗素子と前記容
量素子は並列接続され、該並列接続された抵抗素子と容
量素子の一端を前記ＦＥＴ能動領域のゲートに接続して
なることを特徴とするＦＥＴ。
に、本発明のＦＥＴは、半導体基板上にＦＥＴ能動領域
と抵抗素子と容量素子を形成し、前記抵抗素子と前記容
量素子は並列接続され、該並列接続された抵抗素子と容
量素子の一端を前記ＦＥＴ能動領域のゲートに接続して
なることを特徴とするＦＥＴ。
【０００８】また、本発明のＦＥＴは、前記半導体基板
上に、前記並列接続された抵抗素子と容量素子の他端、
および前記ＦＥＴ能動領域のドレイン、ソースにそれぞ
れ接続してボンディングパッドを形成したことを特徴と
する。
上に、前記並列接続された抵抗素子と容量素子の他端、
および前記ＦＥＴ能動領域のドレイン、ソースにそれぞ
れ接続してボンディングパッドを形成したことを特徴と
する。
【０００９】また、本発明のＩＣは、半導体基板上にＦ
ＥＴ能動領域と抵抗素子と容量素子とその他の回路素子
を形成し、前記抵抗素子と前記容量素子は並列接続さ
れ、該並列接続された抵抗素子と容量素子の一端を前記
ＦＥＴ能動領域のゲートに接続してなることを特徴とす
るまた、本発明の電子装置は、上記のＦＥＴを用いて構
成したことを特徴とする。
ＥＴ能動領域と抵抗素子と容量素子とその他の回路素子
を形成し、前記抵抗素子と前記容量素子は並列接続さ
れ、該並列接続された抵抗素子と容量素子の一端を前記
ＦＥＴ能動領域のゲートに接続してなることを特徴とす
るまた、本発明の電子装置は、上記のＦＥＴを用いて構
成したことを特徴とする。
【００１０】また、本発明の電子装置は、上記のＩＣを
用いて構成したことを特徴とする。
用いて構成したことを特徴とする。
【００１１】このように構成することにより、本発明の
ＦＥＴあるいはＩＣにおいては、静電耐圧を向上させる
ことができる。
ＦＥＴあるいはＩＣにおいては、静電耐圧を向上させる
ことができる。
【００１２】また、本発明の電子装置においては、静電
耐圧を向上させるとともにコストダウンを図ることがで
きる。
耐圧を向上させるとともにコストダウンを図ることがで
きる。
【００１３】
【発明の実施の形態】図１に、本発明のＦＥＴの一実施
例を示す。図１において、ＦＥＴ１は半導体基板２上
に、ＦＥＴ能動領域３、抵抗素子４、容量素子５、ボン
ディングパッド６、７、８を形成して１つのベアチップ
ＦＥＴとして構成されている。このうち、抵抗素子４と
容量素子５は並列に接続され、その一端はＦＥＴ能動領
域３のゲートに接続され、他端はボンディングパッド６
に接続されている。また、ＦＥＴ能動領域３のドレイン
はボンディングパッド７に、ソースはボンディングパッ
ド８にそれぞれ接続されている。ここで、抵抗素子４の
値は、ＦＥＴ能動領域３のゲート−ソース間の抵抗値
（数ＭΩ）に比べて十分に小さい数ｋΩから数十ｋΩに
設定する。また、容量素子５の値は、取り扱う高周波信
号の周波数においてインピーダンスが小さくなるよう
に、たとえば数Ωになるように設定する。そのため、容
量素子５は高周波信号の周波数が高くなるほど小さい容
量値で済むことになる。また、このように構成されたＦ
ＥＴ１の等価回路を図２に示す。なお、本願では、ＦＥ
Ｔのうち、ボンディングパッドなどを除いた能動素子と
して機能する部分をＦＥＴ能動領域と定義する。
例を示す。図１において、ＦＥＴ１は半導体基板２上
に、ＦＥＴ能動領域３、抵抗素子４、容量素子５、ボン
ディングパッド６、７、８を形成して１つのベアチップ
ＦＥＴとして構成されている。このうち、抵抗素子４と
容量素子５は並列に接続され、その一端はＦＥＴ能動領
域３のゲートに接続され、他端はボンディングパッド６
に接続されている。また、ＦＥＴ能動領域３のドレイン
はボンディングパッド７に、ソースはボンディングパッ
ド８にそれぞれ接続されている。ここで、抵抗素子４の
値は、ＦＥＴ能動領域３のゲート−ソース間の抵抗値
（数ＭΩ）に比べて十分に小さい数ｋΩから数十ｋΩに
設定する。また、容量素子５の値は、取り扱う高周波信
号の周波数においてインピーダンスが小さくなるよう
に、たとえば数Ωになるように設定する。そのため、容
量素子５は高周波信号の周波数が高くなるほど小さい容
量値で済むことになる。また、このように構成されたＦ
ＥＴ１の等価回路を図２に示す。なお、本願では、ＦＥ
Ｔのうち、ボンディングパッドなどを除いた能動素子と
して機能する部分をＦＥＴ能動領域と定義する。
【００１４】このように構成されたＦＥＴ１において、
例えば抵抗素子４の抵抗値を１０ｋΩ、容量素子５の容
量値を１０ｐＦとし、取り扱う高周波信号の周波数を５
ＧＨｚと仮定する。この時、高周波信号における容量素
子５のインピーダンスは約３．２Ωで、ＦＥＴ能動領域
３のゲート−ソース間の抵抗に比べても、抵抗素子４の
抵抗値に比べても十分低い値になる。そのためボンディ
ングパッド６から入力された高周波信号は容量素子５を
介してほとんど損失なくＦＥＴ能動領域３のゲートに入
力され、従来のような高周波特性の劣化はほとんど無
い。
例えば抵抗素子４の抵抗値を１０ｋΩ、容量素子５の容
量値を１０ｐＦとし、取り扱う高周波信号の周波数を５
ＧＨｚと仮定する。この時、高周波信号における容量素
子５のインピーダンスは約３．２Ωで、ＦＥＴ能動領域
３のゲート−ソース間の抵抗に比べても、抵抗素子４の
抵抗値に比べても十分低い値になる。そのためボンディ
ングパッド６から入力された高周波信号は容量素子５を
介してほとんど損失なくＦＥＴ能動領域３のゲートに入
力され、従来のような高周波特性の劣化はほとんど無
い。
【００１５】ここで、たとえばボンディングパッド６と
８の間に静電気が加わる場合を考える。静電気に限らず
矩形波状の信号の立ち上がりにおいては複数の高周波成
分を含んでいると考えられるが、瞬間的に印加される静
電気の場合では高周波成分の最大周波数は数ｋＨｚから
高くても数ＭＨｚ程度と考えられる。静電気の立ち上が
り時の高周波成分の最大周波数を仮に１０ＭＨｚとした
場合、その周波数における容量素子５のインピーダンス
は約１．６ｋΩとなり、それ以下の周波数に対してはさ
らに大きな値になる。そのため、ボンディングパッド６
と８の間に加わった静電気はＦＥＴ能動領域３のゲート
−ソース間の抵抗と抵抗素子４と容量素子５の並列接続
による抵抗とによって分圧され、ＦＥＴ能動領域３のゲ
ート−ソース間に直接印加される電圧が緩和される。こ
のようにしてＦＥＴ１の静電耐圧を向上させることがで
きる。
８の間に静電気が加わる場合を考える。静電気に限らず
矩形波状の信号の立ち上がりにおいては複数の高周波成
分を含んでいると考えられるが、瞬間的に印加される静
電気の場合では高周波成分の最大周波数は数ｋＨｚから
高くても数ＭＨｚ程度と考えられる。静電気の立ち上が
り時の高周波成分の最大周波数を仮に１０ＭＨｚとした
場合、その周波数における容量素子５のインピーダンス
は約１．６ｋΩとなり、それ以下の周波数に対してはさ
らに大きな値になる。そのため、ボンディングパッド６
と８の間に加わった静電気はＦＥＴ能動領域３のゲート
−ソース間の抵抗と抵抗素子４と容量素子５の並列接続
による抵抗とによって分圧され、ＦＥＴ能動領域３のゲ
ート−ソース間に直接印加される電圧が緩和される。こ
のようにしてＦＥＴ１の静電耐圧を向上させることがで
きる。
【００１６】図３に、本発明のＩＣの一実施例を示す。
図３は、図１に示したＦＥＴ１のＦＥＴ能動領域３、抵
抗素子４、容量素子５を中心に構成したモノリシックＩ
Ｃである。
図３は、図１に示したＦＥＴ１のＦＥＴ能動領域３、抵
抗素子４、容量素子５を中心に構成したモノリシックＩ
Ｃである。
【００１７】図３において、ＩＣ１０は半導体基板２０
上に、ＦＥＴ能動領域３、抵抗素子４、容量素子５、そ
してインダクタンス素子１１、容量素子１２、抵抗素子
１３、容量素子１４、抵抗素子１５の５つの回路素子、
ボンディングパッド１６、１７、１８、接地電極１９を
形成して構成されている。このうち、ボンディングパッ
ド１６はインダクタンス素子１１を介してＦＥＴ能動領
域３のドレインに接続され、ボンディングパッド１８は
容量素子１２を介してＦＥＴ能動領域３のドレインに接
続されている。また、ＦＥＴ能動領域３のソースは抵抗
素子１３および容量素子１４を並列に介して接地電極１
９に接続されている。そして、ＦＥＴ１と同様に抵抗素
子４と容量素子５は並列に接続され、その一端はＦＥＴ
能動領域３のゲートに接続され、他端はボンディングパ
ッド１７に接続されている。さらに、ボンディングパッ
ド１７は抵抗素子１５を介して接地電極１９に接続され
ている。
上に、ＦＥＴ能動領域３、抵抗素子４、容量素子５、そ
してインダクタンス素子１１、容量素子１２、抵抗素子
１３、容量素子１４、抵抗素子１５の５つの回路素子、
ボンディングパッド１６、１７、１８、接地電極１９を
形成して構成されている。このうち、ボンディングパッ
ド１６はインダクタンス素子１１を介してＦＥＴ能動領
域３のドレインに接続され、ボンディングパッド１８は
容量素子１２を介してＦＥＴ能動領域３のドレインに接
続されている。また、ＦＥＴ能動領域３のソースは抵抗
素子１３および容量素子１４を並列に介して接地電極１
９に接続されている。そして、ＦＥＴ１と同様に抵抗素
子４と容量素子５は並列に接続され、その一端はＦＥＴ
能動領域３のゲートに接続され、他端はボンディングパ
ッド１７に接続されている。さらに、ボンディングパッ
ド１７は抵抗素子１５を介して接地電極１９に接続され
ている。
【００１８】ここで、ＩＣ１０の等価回路を図４に示
す。図４より分かるように、ＩＣ１０はボンディングパ
ッド１７を入力とし、ボンディングパッド１８を出力と
する増幅回路を構成している。
す。図４より分かるように、ＩＣ１０はボンディングパ
ッド１７を入力とし、ボンディングパッド１８を出力と
する増幅回路を構成している。
【００１９】このように構成されたＩＣ１０において
も、ＦＥＴ１と全く同様に静電耐圧を向上させることが
できる。
も、ＦＥＴ１と全く同様に静電耐圧を向上させることが
できる。
【００２０】なお、図３においてはＩＣとして増幅回路
を構成したが、これは増幅回路に限るものではなく、ミ
キサ回路や発振回路などのアナログ回路であっても、あ
るいはデジタル回路であっても同様の作用効果を奏する
ものである。
を構成したが、これは増幅回路に限るものではなく、ミ
キサ回路や発振回路などのアナログ回路であっても、あ
るいはデジタル回路であっても同様の作用効果を奏する
ものである。
【００２１】図５に、本発明の電子装置の一実施例を示
す。図５において、電子装置２１は、セラミック基板２
２の表面に配線電極（図示せず）を形成して、その上に
本発明のＦＥＴ１や積層チップコンデンサ２３やチップ
コイル２４などの個別部品を搭載し、入出力用の端子２
５を接続して構成している。そして、電子装置２１は、
複数のＦＥＴ１や個別部品などによって多段の増幅器や
発振器、ミキサ、変調器、あるいはそれらをまとめた周
波数変換器などの高周波回路を実現している。
す。図５において、電子装置２１は、セラミック基板２
２の表面に配線電極（図示せず）を形成して、その上に
本発明のＦＥＴ１や積層チップコンデンサ２３やチップ
コイル２４などの個別部品を搭載し、入出力用の端子２
５を接続して構成している。そして、電子装置２１は、
複数のＦＥＴ１や個別部品などによって多段の増幅器や
発振器、ミキサ、変調器、あるいはそれらをまとめた周
波数変換器などの高周波回路を実現している。
【００２２】また、図６に、本発明の電子装置の別の実
施例を示す。図６で、図５と同一もしくは同等の部分に
は同じ記号を付し、その説明は省略する。図６におい
て、電子装置２６のセラミック基板２２の表面にはＦＥ
Ｔ１に代えて本発明のＩＣ１０が搭載されている。そし
て、電子装置２１は、複数のＩＣ１０や個別部品などに
よって多段の増幅器や発振器、ミキサ、変調器、あるい
はそれらをまとめた周波数変換器などの高周波回路を実
現している。
施例を示す。図６で、図５と同一もしくは同等の部分に
は同じ記号を付し、その説明は省略する。図６におい
て、電子装置２６のセラミック基板２２の表面にはＦＥ
Ｔ１に代えて本発明のＩＣ１０が搭載されている。そし
て、電子装置２１は、複数のＩＣ１０や個別部品などに
よって多段の増幅器や発振器、ミキサ、変調器、あるい
はそれらをまとめた周波数変換器などの高周波回路を実
現している。
【００２３】図５および図６に示すように、本発明のＦ
ＥＴ１やＩＣ１０を用いて電子装置２１や２６を構成す
ることによって、電子装置２１や２６自身の静電耐圧を
向上させることができる。同時に、組み立て時に必要以
上の静電気対策を取る必要が無くなるため、静電気対策
のコストを削減でき、また、製造工程の簡素化によって
製造コストを削減できる。さらには静電気による不良発
生が少なくなることにより電子装置２１や２６のコスト
ダウンを図ることができる。
ＥＴ１やＩＣ１０を用いて電子装置２１や２６を構成す
ることによって、電子装置２１や２６自身の静電耐圧を
向上させることができる。同時に、組み立て時に必要以
上の静電気対策を取る必要が無くなるため、静電気対策
のコストを削減でき、また、製造工程の簡素化によって
製造コストを削減できる。さらには静電気による不良発
生が少なくなることにより電子装置２１や２６のコスト
ダウンを図ることができる。
【００２４】なお、電子装置２１や２６は高周波回路に
限るものではなく、デジタル回路であっても同様の作用
効果を奏するものである。
限るものではなく、デジタル回路であっても同様の作用
効果を奏するものである。
【００２５】
【発明の効果】本発明のＦＥＴによれば、半導体基板上
にＦＥＴ能動領域と抵抗素子と容量素子を形成し、抵抗
素子と容量素子を並列接続して、その一端をＦＥＴ能動
領域のゲートに接続して構成することによって、高周波
特性を劣化させること無く静電耐圧を向上させることが
できる。
にＦＥＴ能動領域と抵抗素子と容量素子を形成し、抵抗
素子と容量素子を並列接続して、その一端をＦＥＴ能動
領域のゲートに接続して構成することによって、高周波
特性を劣化させること無く静電耐圧を向上させることが
できる。
【００２６】また、本発明のＩＣによれば、上記のＦＥ
Ｔを用いて構成することによって、高周波特性を劣化さ
せること無く静電耐圧を向上させることができる。
Ｔを用いて構成することによって、高周波特性を劣化さ
せること無く静電耐圧を向上させることができる。
【００２７】また、本発明の電子装置によれば、上記の
ＦＥＴやＩＣを用いて構成することによって、静電耐圧
の向上と、それにともなう静電気対策、製造に関するコ
ストダウンを図ることができる。
ＦＥＴやＩＣを用いて構成することによって、静電耐圧
の向上と、それにともなう静電気対策、製造に関するコ
ストダウンを図ることができる。
【図１】本発明のＦＥＴの一実施例を示斜視図である。
【図２】図１のＦＥＴの等価回路図である。
【図３】本発明のＩＣの一実施例を示斜視図である。
【図４】図３のＩＣの等価回路図である。
【図５】本発明の電子装置の一実施例を示す斜視図であ
る。
る。
【図６】本発明の電子装置の別の実施例を示す斜視図で
ある。
ある。
【図７】従来のＦＥＴの静電気対策構造を示す等価回路
図である。
図である。
１…ＦＥＴ ２、２０…半導体基板 ３…ＦＥＴ能動領域 ４、１３、１５…抵抗素子 ５、１２、１４…容量素子 ６、７、８…ボンディングパッド １０…ＩＣ １１…インダクタンス素子 ２１、２６…電子装置 ２２…セラミック基板 ２３…積層チップコンデンサ ２４…チップコイル ２５…端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 裕明 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (5)
- 【請求項１】 半導体基板上にＦＥＴ能動領域と抵抗素
子と容量素子を形成し、前記抵抗素子と前記容量素子は
並列接続され、該並列接続された抵抗素子と容量素子の
一端を前記ＦＥＴ能動領域のゲートに接続してなること
を特徴とするＦＥＴ。 - 【請求項２】 前記半導体基板上に、前記並列接続され
た抵抗素子と容量素子の他端、および前記ＦＥＴ能動領
域のドレイン、ソースにそれぞれ接続してボンディング
パッドを形成したことを特徴とする、請求項１に記載の
ＦＥＴ。 - 【請求項３】 半導体基板上にＦＥＴ能動領域と抵抗素
子と容量素子とその他の回路素子を形成し、前記抵抗素
子と前記容量素子は並列接続され、該並列接続された抵
抗素子と容量素子の一端を前記ＦＥＴ能動領域のゲート
に接続してなることを特徴とするＩＣ。 - 【請求項４】 請求項１または２に記載のＦＥＴを用い
て構成したことを特徴とする電子装置。 - 【請求項５】 請求項３に記載のＩＣを用いて構成した
ことを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101153A JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Ｆｅｔおよびｉｃおよびそれらを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101153A JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Ｆｅｔおよびｉｃおよびそれらを用いた電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297936A true JPH11297936A (ja) | 1999-10-29 |
Family
ID=14293115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101153A Pending JPH11297936A (ja) | 1998-04-13 | 1998-04-13 | Ｆｅｔおよびｉｃおよびそれらを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034575A1 (ja) * | 2002-10-10 | 2004-04-22 | Nec Corporation | 半導体装置 |
| CN103904067A (zh) * | 2012-12-27 | 2014-07-02 | 株式会社东芝 | 半导体装置 |
-
1998
- 1998-04-13 JP JP10101153A patent/JPH11297936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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