JPH11297871A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11297871A JPH11297871A JP9931498A JP9931498A JPH11297871A JP H11297871 A JPH11297871 A JP H11297871A JP 9931498 A JP9931498 A JP 9931498A JP 9931498 A JP9931498 A JP 9931498A JP H11297871 A JPH11297871 A JP H11297871A
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- leads
- lead
- semiconductor chip
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Abstract
(57)【要約】
【課題】高いクロック周波数においても伝搬する信号波
形の劣化の少ない半導体パッケージの構造を提供するこ
とにある。 【解決手段】回路形成面のほぼ中央に電極パッド３が複
数列に配置された半導体チップ２と、半導体チップ２の
外側から互いに対向する形で電極パッド３に向かって延
びる第１及び第２のリード５、６とを備えた半導体装置
において、前記リード５、６を、その特性インピーダン
スをほぼ一定に保ちながら半導体チップ２上の対応する
電極パッド３まで延設し電気的に接続することにより、
信号用リード５ｂ、６ｂとそれに隣接するリード５ａ、
６ａ及び５ｃ、６ｃとを構成し、前記隣接リードが所定
の固定電位に接続されたとき、その固定電位に対する前
記信号リード５ｂ、６ｂの特性インピーダンスが、半導
体装置が搭載される配線基板７の信号用配線８ｂの特性
インピーダンスにほぼ等しく一定に保たれるように構成
する。
形の劣化の少ない半導体パッケージの構造を提供するこ
とにある。 【解決手段】回路形成面のほぼ中央に電極パッド３が複
数列に配置された半導体チップ２と、半導体チップ２の
外側から互いに対向する形で電極パッド３に向かって延
びる第１及び第２のリード５、６とを備えた半導体装置
において、前記リード５、６を、その特性インピーダン
スをほぼ一定に保ちながら半導体チップ２上の対応する
電極パッド３まで延設し電気的に接続することにより、
信号用リード５ｂ、６ｂとそれに隣接するリード５ａ、
６ａ及び５ｃ、６ｃとを構成し、前記隣接リードが所定
の固定電位に接続されたとき、その固定電位に対する前
記信号リード５ｂ、６ｂの特性インピーダンスが、半導
体装置が搭載される配線基板７の信号用配線８ｂの特性
インピーダンスにほぼ等しく一定に保たれるように構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高いクロック周波数を扱うのに適した半導体パッケージ
とこれを配線基板の配線に接続する技術に関するもので
ある。
高いクロック周波数を扱うのに適した半導体パッケージ
とこれを配線基板の配線に接続する技術に関するもので
ある。
【０００２】
【従来の技術】従来の半導体装置は、半導体パッケージ
のリードフレームのインナーリードを、パッケージ内部
の半導体チップ上の電極パッドとワイヤボンディングに
より接続し、一方、アウターリードを外部回路となる回
路基板の配線（信号用ラインやパッド）と接続する形態
であった。
のリードフレームのインナーリードを、パッケージ内部
の半導体チップ上の電極パッドとワイヤボンディングに
より接続し、一方、アウターリードを外部回路となる回
路基板の配線（信号用ラインやパッド）と接続する形態
であった。
【０００３】最近では、半導体パッケージの薄型化を目
的として、半導体パッケージのリードフレームにおける
インナーリードの先端を半導体チップ上の電極パッドに
直接に接続し、アウターリードを配線基板の配線上に接
続するという構造が提案されている（特開平４−４４３
４７号公報）。
的として、半導体パッケージのリードフレームにおける
インナーリードの先端を半導体チップ上の電極パッドに
直接に接続し、アウターリードを配線基板の配線上に接
続するという構造が提案されている（特開平４−４４３
４７号公報）。
【０００４】また、従来、インナーリードは半導体チッ
プの回路形成面上に絶縁フィルムを介して接着剤で接着
されるが、かかる構成では、インナーリードと半導体チ
ップとの間の浮遊容量が大きくなるため、信号伝送速度
がその浮遊容量の大きくなった分だけ遅くなると共に電
気的ノイズも大きくなることから、インナーリードが半
導体チップ上を回路形成面と所定の間隔をあけて延び
て、電極パッド上に形成された突起電極に直接固定接続
される構造とすることも提案されている（特開平５−１
１４６８５号公報）。この構造によれば、回路形成面上
に絶縁層を設ける必要がなく、それだけ信号伝送速度の
高速化を図りうる。
プの回路形成面上に絶縁フィルムを介して接着剤で接着
されるが、かかる構成では、インナーリードと半導体チ
ップとの間の浮遊容量が大きくなるため、信号伝送速度
がその浮遊容量の大きくなった分だけ遅くなると共に電
気的ノイズも大きくなることから、インナーリードが半
導体チップ上を回路形成面と所定の間隔をあけて延び
て、電極パッド上に形成された突起電極に直接固定接続
される構造とすることも提案されている（特開平５−１
１４６８５号公報）。この構造によれば、回路形成面上
に絶縁層を設ける必要がなく、それだけ信号伝送速度の
高速化を図りうる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
た従来の半導体装置は、単に半導体パッケージ内部にお
いてリードフレームのリード端を半導体チップの電極パ
ッドに接続する側に考慮を払っているだけであり、半導
体パッケージの半導体チップに配置された電極パッドと
配線基板の配線との間の接続という、配線基板側まで含
めた信号用配線上の電気的特性については考慮が払われ
ていない。
た従来の半導体装置は、単に半導体パッケージ内部にお
いてリードフレームのリード端を半導体チップの電極パ
ッドに接続する側に考慮を払っているだけであり、半導
体パッケージの半導体チップに配置された電極パッドと
配線基板の配線との間の接続という、配線基板側まで含
めた信号用配線上の電気的特性については考慮が払われ
ていない。
【０００６】半導体パッケージは、その扱う信号の周波
数が高くなるにつれて、リードフレームに寄生する回路
成分、つまりインダクタンスやキャパシタンスの影響が
顕著になる。すなわち配線基板の信号用配線に接続され
るこれらの寄生成分により、全体の信号用配線の特性イ
ンピーダンスに不連続部分が形成され、これにより信号
用配線を伝搬する信号に波形の歪や減衰が生じる。ま
た、寄生成分を介した配線間の静電的あるいは誘導的な
結合により、信号間のクロストークを生じる。
数が高くなるにつれて、リードフレームに寄生する回路
成分、つまりインダクタンスやキャパシタンスの影響が
顕著になる。すなわち配線基板の信号用配線に接続され
るこれらの寄生成分により、全体の信号用配線の特性イ
ンピーダンスに不連続部分が形成され、これにより信号
用配線を伝搬する信号に波形の歪や減衰が生じる。ま
た、寄生成分を介した配線間の静電的あるいは誘導的な
結合により、信号間のクロストークを生じる。
【０００７】従って、これらの影響により、従来の半導
体パッケージを用いた回路では伝搬する信号のクロック
周波数が制限されるという問題があった。
体パッケージを用いた回路では伝搬する信号のクロック
周波数が制限されるという問題があった。
【０００８】そこで本発明の目的は、前記した従来の半
導体パッケージの問題を解消し、高いクロック周波数に
おいても伝搬する信号波形の劣化の少ない半導体パッケ
ージの半導体装置を提供することにある。
導体パッケージの問題を解消し、高いクロック周波数に
おいても伝搬する信号波形の劣化の少ない半導体パッケ
ージの半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、回路形成面のほぼ中央に電
極パッドが複数列に配置された半導体チップと、前記半
導体チップの外側から互いに対向する形で前記電極パッ
ドに向かって延びる第１及び第２のリードとを備えた半
導体装置において、前記リードを、その特性インピーダ
ンスをほぼ一定に保ちながら半導体チップ上の対応する
電極パッドまで延設し電気的に接続することにより、信
号用リードとそれに隣接するリードとを構成し、前記隣
接リードが所定の固定電位に接続されたとき、その固定
電位に対する前記信号リードの特性インピーダンスが、
半導体装置が搭載される配線基板の信号用配線の特性イ
ンピーダンスにほぼ等しく一定に保たれるように構成し
たものである（請求項１）。
め、本発明の半導体装置は、回路形成面のほぼ中央に電
極パッドが複数列に配置された半導体チップと、前記半
導体チップの外側から互いに対向する形で前記電極パッ
ドに向かって延びる第１及び第２のリードとを備えた半
導体装置において、前記リードを、その特性インピーダ
ンスをほぼ一定に保ちながら半導体チップ上の対応する
電極パッドまで延設し電気的に接続することにより、信
号用リードとそれに隣接するリードとを構成し、前記隣
接リードが所定の固定電位に接続されたとき、その固定
電位に対する前記信号リードの特性インピーダンスが、
半導体装置が搭載される配線基板の信号用配線の特性イ
ンピーダンスにほぼ等しく一定に保たれるように構成し
たものである（請求項１）。
【００１０】半導体パッケージのリードを半導体チップ
上まで延設し、信号リードの特性インピーダンス即ち線
路インピーダンスを半導体パッケージの内部までほぼ一
定に保ち、第１の信号用リードと第２の信号用リードを
互いに対向配置した構成であるので、第１の信号用リー
ドと第２の信号用リードは特性インピーダンスがほぼ一
定の伝送路とみなすことができる。即ち、パッケージ内
部配線まで線路のインピーダンスを整合することができ
る。従って、このリードを伝搬する信号波形の歪や減衰
を大幅に抑制することができ、配線基板側である高速バ
スへ接続することが可能となる。
上まで延設し、信号リードの特性インピーダンス即ち線
路インピーダンスを半導体パッケージの内部までほぼ一
定に保ち、第１の信号用リードと第２の信号用リードを
互いに対向配置した構成であるので、第１の信号用リー
ドと第２の信号用リードは特性インピーダンスがほぼ一
定の伝送路とみなすことができる。即ち、パッケージ内
部配線まで線路のインピーダンスを整合することができ
る。従って、このリードを伝搬する信号波形の歪や減衰
を大幅に抑制することができ、配線基板側である高速バ
スへ接続することが可能となる。
【００１１】また、この信号用リードに隣接するリード
を固定電位である接地電位又は電源電位に接続すること
で、信号用リードとこれに隣接するリードとの間でのク
ロストークを大幅に抑制することができる（請求項１、
２）。
を固定電位である接地電位又は電源電位に接続すること
で、信号用リードとこれに隣接するリードとの間でのク
ロストークを大幅に抑制することができる（請求項１、
２）。
【００１２】さらに、信号リードの特性インピーダンス
はほぼ一定に保たれており、且つ、半導体パッケージが
搭載される配線基板の信号用配線の特性インピーダンス
にほぼ等しくなるように設定されているので、半導体パ
ッケージの信号リードと配線基板の信号用配線は、全体
として特性インピーダンスが一定の伝送路とみなすこと
ができ、これにより特性インピーダンスの不連続点が無
くなり、半導体パッケージの信号リードと配線基板の信
号用配線を伝搬する信号波形の歪や滅衰を大幅に抑制す
ることができる。
はほぼ一定に保たれており、且つ、半導体パッケージが
搭載される配線基板の信号用配線の特性インピーダンス
にほぼ等しくなるように設定されているので、半導体パ
ッケージの信号リードと配線基板の信号用配線は、全体
として特性インピーダンスが一定の伝送路とみなすこと
ができ、これにより特性インピーダンスの不連続点が無
くなり、半導体パッケージの信号リードと配線基板の信
号用配線を伝搬する信号波形の歪や滅衰を大幅に抑制す
ることができる。
【００１３】これらの作用により、従来の半導体パッケ
ージの問題を解消し、高いクロック周波数においても伝
搬する信号波形の劣化を少なくすることができる。
ージの問題を解消し、高いクロック周波数においても伝
搬する信号波形の劣化を少なくすることができる。
【００１４】本発明は、より具体的には次のように構成
するとよい。即ち、回路形成面のほぼ中央に電極パッド
が複数列に配置された半導体チップと、前記半導体チッ
プの外側から互いに対向する形で前記電極パッドに向か
って延びる第１及び第２のリードとを備えた半導体装置
において、前記半導体チップの電極パッドの各列は、電
源用電極パッド、信号用電極パッド及び接地用電極パッ
ドを、信号用電極パッドの片側に電源用電極パッドがま
た他の片側に接地用電極パッドが位置するように配置し
た構成とし、前記互いに対向する第１と第２のリード
を、その特性インピーダンスをほぼ一定に保ちながら半
導体チップ上の対応する電極パッドまで延設し電気的に
接続することにより、電源用リード、信号用リード、接
地用リードを構成し、信号用リードに隣接する電源用リ
ードが電源電位にまた接地用リードが接地電位に接続さ
れたとき、これらの固定電位に対する信号リードの特性
インピーダンスが、半導体装置が搭載される配線基板の
信号用配線の特性インピーダンスにほぼ等しく一定に保
たれるように構成する（請求項３）。
するとよい。即ち、回路形成面のほぼ中央に電極パッド
が複数列に配置された半導体チップと、前記半導体チッ
プの外側から互いに対向する形で前記電極パッドに向か
って延びる第１及び第２のリードとを備えた半導体装置
において、前記半導体チップの電極パッドの各列は、電
源用電極パッド、信号用電極パッド及び接地用電極パッ
ドを、信号用電極パッドの片側に電源用電極パッドがま
た他の片側に接地用電極パッドが位置するように配置し
た構成とし、前記互いに対向する第１と第２のリード
を、その特性インピーダンスをほぼ一定に保ちながら半
導体チップ上の対応する電極パッドまで延設し電気的に
接続することにより、電源用リード、信号用リード、接
地用リードを構成し、信号用リードに隣接する電源用リ
ードが電源電位にまた接地用リードが接地電位に接続さ
れたとき、これらの固定電位に対する信号リードの特性
インピーダンスが、半導体装置が搭載される配線基板の
信号用配線の特性インピーダンスにほぼ等しく一定に保
たれるように構成する（請求項３）。
【００１５】前記半導体チップの電極パッドの各列は、
その先頭と後尾又はその一方を電源用電極パッドとし、
残りを信号用電極パッドと接地用電極パッドとの繰り返
しにより構成することもできる（請求項４）。
その先頭と後尾又はその一方を電源用電極パッドとし、
残りを信号用電極パッドと接地用電極パッドとの繰り返
しにより構成することもできる（請求項４）。
【００１６】
【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。
基づいて説明する。
【００１７】この半導体装置は、リードフレームの半導
体パッケージ内のインナーリードを半導体チップ上まで
延設し、その互いに対向する第１と第２の信号用リード
を、半導体チップの電極パッドと接続するとともに、信
号用リードに隣接するリードが、接地又は電源電位のよ
うな固定電位に接続されていて、前記固定電位に対する
信号リードの特性インピーダンスが、半導体パッケージ
が搭載される配線基板の信号用配線の特性インピーダン
スにほぼ等しく一定に保たれているように構成したもの
である。
体パッケージ内のインナーリードを半導体チップ上まで
延設し、その互いに対向する第１と第２の信号用リード
を、半導体チップの電極パッドと接続するとともに、信
号用リードに隣接するリードが、接地又は電源電位のよ
うな固定電位に接続されていて、前記固定電位に対する
信号リードの特性インピーダンスが、半導体パッケージ
が搭載される配線基板の信号用配線の特性インピーダン
スにほぼ等しく一定に保たれているように構成したもの
である。
【００１８】図１において、半導体パッケージ１は、モ
ールド樹脂内に収納された半導体チップ２を有し、その
回路形成面上のほぼ中央には複数の電極パッド３が２列
に配列されている。この電極パッド３の各列は、電源用
電極パッド、信号用電極パッド及び接地用電極パッド
を、信号用電極パッドの片側に電源用電極パッドがまた
他の片側に接地用電極パッドが位置するように構成され
ている。
ールド樹脂内に収納された半導体チップ２を有し、その
回路形成面上のほぼ中央には複数の電極パッド３が２列
に配列されている。この電極パッド３の各列は、電源用
電極パッド、信号用電極パッド及び接地用電極パッド
を、信号用電極パッドの片側に電源用電極パッドがまた
他の片側に接地用電極パッドが位置するように構成され
ている。
【００１９】半導体チップ２の外側からは、互いに対向
する形で前記電極パッド３に向かって延びるリードフレ
ーム４の第１のリード５と第２のリード６とが設けられ
ている。このリードフレーム４の各リード５、６は、イ
ンナーリード４ａ、およびこのインナーリードとひと続
きになってモールド樹脂の外部に延びるアウターリード
４ｂからなる。インナーリード４ａには、半導体チップ
２の外側から電極パッドの第１列に向かって延び、当該
電極パッドに直接に１対１で電気的接続された第１のリ
ード５のインナーリード（第１のインナーリード）と、
半導体チップ２の外側から電極パッドの第２列に向かっ
て延び、当該電極パッドに直接に１対１で電気的接続さ
れた第２のリード６のインナーリード（第２のインナー
リード）とがある。
する形で前記電極パッド３に向かって延びるリードフレ
ーム４の第１のリード５と第２のリード６とが設けられ
ている。このリードフレーム４の各リード５、６は、イ
ンナーリード４ａ、およびこのインナーリードとひと続
きになってモールド樹脂の外部に延びるアウターリード
４ｂからなる。インナーリード４ａには、半導体チップ
２の外側から電極パッドの第１列に向かって延び、当該
電極パッドに直接に１対１で電気的接続された第１のリ
ード５のインナーリード（第１のインナーリード）と、
半導体チップ２の外側から電極パッドの第２列に向かっ
て延び、当該電極パッドに直接に１対１で電気的接続さ
れた第２のリード６のインナーリード（第２のインナー
リード）とがある。
【００２０】互いに対向して配置されている第１のリー
ド５と第２のリード６は、そのインナーリード４ａが、
半導体チップ２上まで延設され、半導体チップ２上の対
応する電極パッド３と１対１で接続される。この電極パ
ッド３の各列は、上記したように信号用電極パッドの両
側に電源用電極パッドと接地用電極パッドが来るように
構成されている。従って、これにリード５、６を接続す
るすることにより、第１のリード５について電源用リー
ド５ａ、信号用リード５ｂ及び接地用リード５ｃの３種
が、また第２のリード６について電源用リード６ａ、信
号用リード６ｂ及び接地用リード６ｃの３種が、それぞ
れ図１の如き配列で形成される。
ド５と第２のリード６は、そのインナーリード４ａが、
半導体チップ２上まで延設され、半導体チップ２上の対
応する電極パッド３と１対１で接続される。この電極パ
ッド３の各列は、上記したように信号用電極パッドの両
側に電源用電極パッドと接地用電極パッドが来るように
構成されている。従って、これにリード５、６を接続す
るすることにより、第１のリード５について電源用リー
ド５ａ、信号用リード５ｂ及び接地用リード５ｃの３種
が、また第２のリード６について電源用リード６ａ、信
号用リード６ｂ及び接地用リード６ｃの３種が、それぞ
れ図１の如き配列で形成される。
【００２１】上記の第１のリード５と第２のリード６の
特徴の一つは、信号用リード５ｂ、６ｂの特性インピー
ダンスをほぼ一定に保つ手段として、各リード５、６の
幅がアウターリード４ｂからインナーリード４ａの先端
近傍まで、できるだけ変化しないように、ほぼ均一幅に
近い僅かに先細りになった形に形成されている点にあ
る。第１のリード５と第２のリード６の各インナーリー
ド４ａは、半導体チップ２の外側から電極パッド３のご
く直前まで電極パッド幅より広い幅で延在され、これに
より伝送路の特性インピーダンスの一定化が図られてい
る。このため、各インナーリード先端は、電極パッド３
の領域にて急峻に先細状（三角状）に形成した形態とな
っている。また同じ目的で、第１のリード５の各列及び
第２のリード６の各列においては、リード相互の間隔
が、全て等間隔に定められている。更に第１のリード５
及び第２のリード６のアウターリード４ｂは、そのリー
ド自身の幅が接続の相手側である配線基板７の配線８の
線路幅と同一になっている。
特徴の一つは、信号用リード５ｂ、６ｂの特性インピー
ダンスをほぼ一定に保つ手段として、各リード５、６の
幅がアウターリード４ｂからインナーリード４ａの先端
近傍まで、できるだけ変化しないように、ほぼ均一幅に
近い僅かに先細りになった形に形成されている点にあ
る。第１のリード５と第２のリード６の各インナーリー
ド４ａは、半導体チップ２の外側から電極パッド３のご
く直前まで電極パッド幅より広い幅で延在され、これに
より伝送路の特性インピーダンスの一定化が図られてい
る。このため、各インナーリード先端は、電極パッド３
の領域にて急峻に先細状（三角状）に形成した形態とな
っている。また同じ目的で、第１のリード５の各列及び
第２のリード６の各列においては、リード相互の間隔
が、全て等間隔に定められている。更に第１のリード５
及び第２のリード６のアウターリード４ｂは、そのリー
ド自身の幅が接続の相手側である配線基板７の配線８の
線路幅と同一になっている。
【００２２】上記半導体パッケージ１は、信号用リード
５ｂ、６ｂに隣接する電源用リード５ａ、６ａが電源電
位に接続され、また接地用リード５ｃ、６ｃが接地電位
に接続されたとき、これらの固定電位に対する信号リー
ド５ｂ、６ｂの特性インピーダンスが、本半導体装置が
搭載される配線基板７における信号用配線８ｂの特性イ
ンピーダンスに、ほぼ等しく一定に保たれるように構成
されている。
５ｂ、６ｂに隣接する電源用リード５ａ、６ａが電源電
位に接続され、また接地用リード５ｃ、６ｃが接地電位
に接続されたとき、これらの固定電位に対する信号リー
ド５ｂ、６ｂの特性インピーダンスが、本半導体装置が
搭載される配線基板７における信号用配線８ｂの特性イ
ンピーダンスに、ほぼ等しく一定に保たれるように構成
されている。
【００２３】図２に、配線基板７上にＩＣ２０と上記構
造をした本発明の半導体パッケージ１を実装した構成例
を示す。
造をした本発明の半導体パッケージ１を実装した構成例
を示す。
【００２４】半導体パッケージ１はここではＤＲＡＭ
（Dynamic Randam Access Memory）からなり、配線基板
７上に搭載され、コンピュータのバスと接続される配線
基板７上の配線８と接続される。この配線基板７上に
は、電源用配線８ａ、信号用配線８ｂおよび接地用配線
８ｃ（図１参照）が、上記半導体パッケージ１のリード
５、６の電源用リード５ａ、６ａ、信号用リード５ｂ、
６ｂ及び接地用リード５ｃ、６ｃと同じ配列パターンで
配設されており、対応するもの同士が電気的に接続され
る。即ち、電源用リード５ａ、６ａ、信号用リード５
ｂ、６ｂ及び接地用リード５ｃ、６ｃは、それぞれ配線
基板７上の電源用配線８ａ、信号用配線８ｂ、接地用配
線８ｃと接続される。ＩＣ２０についても、その対応す
るリードが配線基板７上の電源用配線８ａ、信号用配線
８ｂ、接地用配線８ｃと接続される。
（Dynamic Randam Access Memory）からなり、配線基板
７上に搭載され、コンピュータのバスと接続される配線
基板７上の配線８と接続される。この配線基板７上に
は、電源用配線８ａ、信号用配線８ｂおよび接地用配線
８ｃ（図１参照）が、上記半導体パッケージ１のリード
５、６の電源用リード５ａ、６ａ、信号用リード５ｂ、
６ｂ及び接地用リード５ｃ、６ｃと同じ配列パターンで
配設されており、対応するもの同士が電気的に接続され
る。即ち、電源用リード５ａ、６ａ、信号用リード５
ｂ、６ｂ及び接地用リード５ｃ、６ｃは、それぞれ配線
基板７上の電源用配線８ａ、信号用配線８ｂ、接地用配
線８ｃと接続される。ＩＣ２０についても、その対応す
るリードが配線基板７上の電源用配線８ａ、信号用配線
８ｂ、接地用配線８ｃと接続される。
【００２５】配線基板７上の各信号用配線８ｂの端部に
は終端抵抗９が設けられ、そして電源用配線８ａはスル
ーホール１０を通して電源層へ接続され、また接地用配
線８ｃはスルーホール１１を通して接地層へ接続され
る。
は終端抵抗９が設けられ、そして電源用配線８ａはスル
ーホール１０を通して電源層へ接続され、また接地用配
線８ｃはスルーホール１１を通して接地層へ接続され
る。
【００２６】上記のように接続することにより、信号用
リード５ｂ、５ｂに隣接するリード、即ち電源用リード
５ａ、６ａ及び接地用リード５ｃ、６ｃは、接地又は電
源電位のような固定電位に接続される。また、その固定
電位に対する信号リード５ｂ、５ｂの特性インピーダン
スが、半導体装置が搭載される配線基板７の信号用配線
８の特性インピーダンスにほぼ等しく且つ一定に保たれ
た状態になる。従って、高いクロック周波数を扱った場
合においても、その伝搬する信号波形の劣化を少なくす
ることができる。このため、図２に示すように配線基板
上に半導体パッケージを複数個実装することができる。
リード５ｂ、５ｂに隣接するリード、即ち電源用リード
５ａ、６ａ及び接地用リード５ｃ、６ｃは、接地又は電
源電位のような固定電位に接続される。また、その固定
電位に対する信号リード５ｂ、５ｂの特性インピーダン
スが、半導体装置が搭載される配線基板７の信号用配線
８の特性インピーダンスにほぼ等しく且つ一定に保たれ
た状態になる。従って、高いクロック周波数を扱った場
合においても、その伝搬する信号波形の劣化を少なくす
ることができる。このため、図２に示すように配線基板
上に半導体パッケージを複数個実装することができる。
【００２７】上記実施形態では、半導体チップの電極パ
ッドの各列を、信号用電極パッドの片側に電源用電極パ
ッドがまた他の片側に接地用電極パッドが位置するよう
に配置した構成としたが、半導体チップの電極パッドの
各列は、その先頭と後尾又はその一方を電源用電極パッ
ドとし、残りを信号用電極パッドと接地用電極パッドと
の繰り返しパターンとなるように構成することもでき
る。
ッドの各列を、信号用電極パッドの片側に電源用電極パ
ッドがまた他の片側に接地用電極パッドが位置するよう
に配置した構成としたが、半導体チップの電極パッドの
各列は、その先頭と後尾又はその一方を電源用電極パッ
ドとし、残りを信号用電極パッドと接地用電極パッドと
の繰り返しパターンとなるように構成することもでき
る。
【００２８】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
のような優れた効果が得られる。
【００２９】半導体パッケージのリードを半導体チップ
上まで延設し、信号リードの特性インピーダンスを半導
体パッケージの内部までほぼ一定に保ち、第１の信号用
リードと第２の信号用リードを互いに対向配置した構成
としたので、第１の信号用リードと第２の信号用リード
は特性インピーダンスがほぼ一定の伝送路とみなすこと
ができ、パッケージ内部配線まで線路のインピーダンス
整合を図ることができる。従って、このリードを伝搬す
る信号波形の歪や減衰を大幅に抑制することでき、配線
基板側である高速バスへ接続することが可能となる。
上まで延設し、信号リードの特性インピーダンスを半導
体パッケージの内部までほぼ一定に保ち、第１の信号用
リードと第２の信号用リードを互いに対向配置した構成
としたので、第１の信号用リードと第２の信号用リード
は特性インピーダンスがほぼ一定の伝送路とみなすこと
ができ、パッケージ内部配線まで線路のインピーダンス
整合を図ることができる。従って、このリードを伝搬す
る信号波形の歪や減衰を大幅に抑制することでき、配線
基板側である高速バスへ接続することが可能となる。
【００３０】また、この信号用リードに隣接するリード
を固定電位である接地電位又は電源電位にすることで、
この信号用リードに隣接するリードとの間でのクロスト
ークを大幅に抑制することができる。
を固定電位である接地電位又は電源電位にすることで、
この信号用リードに隣接するリードとの間でのクロスト
ークを大幅に抑制することができる。
【００３１】さらに、信号リードの特性インピーダンス
はほぼ一定に保たれており、且つ、半導体パッケージが
搭載される配線基板の信号用配線の特性インピーダンス
にほぼ等しくなるように設定されているので、半導体パ
ッケージの信号リードと配線基板の信号用配線が、全体
として特性インピーダンスが一定の伝送路とみなされ、
これにより特性インピーダンスの不連続点が無くなり、
半導体パッケージの信号リードと配線基板の信号用配線
を伝搬する信号波形の歪や滅衰を大幅に抑制することが
できる。
はほぼ一定に保たれており、且つ、半導体パッケージが
搭載される配線基板の信号用配線の特性インピーダンス
にほぼ等しくなるように設定されているので、半導体パ
ッケージの信号リードと配線基板の信号用配線が、全体
として特性インピーダンスが一定の伝送路とみなされ、
これにより特性インピーダンスの不連続点が無くなり、
半導体パッケージの信号リードと配線基板の信号用配線
を伝搬する信号波形の歪や滅衰を大幅に抑制することが
できる。
【００３２】これらの作用により、従来の半導体パッケ
ージの問題を解消し、高いクロック周波数においても伝
搬する信号波形の劣化を少なくすることができる。
ージの問題を解消し、高いクロック周波数においても伝
搬する信号波形の劣化を少なくすることができる。
【図１】本発明の半導体装置を一部を切り欠いて示した
斜視図である。
斜視図である。
【図２】本発明の半導体装置をＩＣと共に配線基板に複
数個実装した例を示した斜視図である。
数個実装した例を示した斜視図である。
１ 半導体パッケージ ２ 半導体チップ ３ 電極パッド ４ リードフレーム ４ａ インナーリード ４ｂ アウターリード ５ 第１のリード ５ａ 電源用リード（隣接リード） ５ｂ 信号用リード ５ｃ 接地用リード（隣接リード） ６ 第２のリード ６ａ 電源用リード（隣接リード） ６ｂ 信号用リード ６ｃ 接地用リード（隣接リード） ７ 配線基板 ８ 配線基板の配線 ８ａ 電源用配線 ８ｂ 信号配線 ８ｃ 接地用配線
Claims (4)
- 【請求項１】回路形成面のほぼ中央に電極パッドが複数
列に配置された半導体チップと、前記半導体チップの外
側から互いに対向する形で前記電極パッドに向かって延
びる第１及び第２のリードとを備えた半導体装置におい
て、前記リードを、その特性インピーダンスをほぼ一定
に保ちながら半導体チップ上の対応する電極パッドまで
延設し電気的に接続することにより、信号用リードとそ
れに隣接するリードとを構成し、前記隣接リードが所定
の固定電位に接続されたとき、その固定電位に対する前
記信号リードの特性インピーダンスが、半導体装置が搭
載される配線基板の信号用配線の特性インピーダンスに
ほぼ等しく一定に保たれるように構成したことを特徴と
する半導体装置。 - 【請求項２】前記隣接リードが接地用リード又は電源用
リードであることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】回路形成面のほぼ中央に電極パッドが複数
列に配置された半導体チップと、前記半導体チップの外
側から互いに対向する形で前記電極パッドに向かって延
びる第１及び第２のリードとを備えた半導体装置におい
て、前記半導体チップの電極パッドの各列は、電源用電
極パッド、信号用電極パッド及び接地用電極パッドを、
信号用電極パッドの片側に電源用電極パッドがまた他の
片側に接地用電極パッドが位置するように配置した構成
とし、前記互いに対向する第１と第２のリードを、その
特性インピーダンスをほぼ一定に保ちながら半導体チッ
プ上の対応する電極パッドまで延設し電気的に接続する
ことにより、電源用リード、信号用リード、接地用リー
ドを構成し、信号用リードに隣接する電源用リードが電
源電位にまた接地用リードが接地電位に接続されたと
き、これらの固定電位に対する信号リードの特性インピ
ーダンスが、半導体装置が搭載される配線基板の信号用
配線の特性インピーダンスにほぼ等しく一定に保たれる
ように構成したことを特徴とする半導体装置。 - 【請求項４】前記半導体チップの電極パッドの各列は、
その先頭と後尾又はその一方を電源用電極パッドとし、
残りを信号用電極パッドと接地用電極パッドとの繰り返
しにより構成したことを特徴とする請求項３記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9931498A JPH11297871A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9931498A JPH11297871A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297871A true JPH11297871A (ja) | 1999-10-29 |
Family
ID=14244186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9931498A Pending JPH11297871A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571229B2 (en) | 2009-06-03 | 2013-10-29 | Mediatek Inc. | Semiconductor device |
-
1998
- 1998-04-10 JP JP9931498A patent/JPH11297871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571229B2 (en) | 2009-06-03 | 2013-10-29 | Mediatek Inc. | Semiconductor device |
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