JPH11297812A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297812A JPH11297812A JP10342719A JP34271998A JPH11297812A JP H11297812 A JPH11297812 A JP H11297812A JP 10342719 A JP10342719 A JP 10342719A JP 34271998 A JP34271998 A JP 34271998A JP H11297812 A JPH11297812 A JP H11297812A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】
【課題】 浅いトレンチを用いた素子分離における凹部
（ｄｅｖｏｔ） を減少させることを可能とする半導体
装置の製造方法を提供すること。 【解決手段】 半導体基板に素子分離用のトレンチを形
成する工程、前記トレンチ内面に窒化膜を形成する工
程、前記トレンチ内をマスク材料で満たすように、全面
にマスク材料を堆積する工程、前記マスク材料を、前記
トレンチ内のマスク材料の表面のレベルが前記半導体基
板の表面のレベルより下になるように、エッチングする
工程、前記エッチングにより露出した前記トレンチ内面
上部の窒化膜を除去する工程、前記トレンチ内のマスク
材料を除去する工程、前記トレンチ内を素子分離材料で
埋め込み、素子分離領域を形成する工程、および前記素
子分離領域により分離された素子領域にトランジスタを
形成する工程を具備する。
（ｄｅｖｏｔ） を減少させることを可能とする半導体
装置の製造方法を提供すること。 【解決手段】 半導体基板に素子分離用のトレンチを形
成する工程、前記トレンチ内面に窒化膜を形成する工
程、前記トレンチ内をマスク材料で満たすように、全面
にマスク材料を堆積する工程、前記マスク材料を、前記
トレンチ内のマスク材料の表面のレベルが前記半導体基
板の表面のレベルより下になるように、エッチングする
工程、前記エッチングにより露出した前記トレンチ内面
上部の窒化膜を除去する工程、前記トレンチ内のマスク
材料を除去する工程、前記トレンチ内を素子分離材料で
埋め込み、素子分離領域を形成する工程、および前記素
子分離領域により分離された素子領域にトランジスタを
形成する工程を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、浅いトレンチ素子分離における凹み
（ｄｉｖｏｔ）の制御を可能とする半導体装置の製造方
法に関する。
方法に係り、特に、浅いトレンチ素子分離における凹み
（ｄｉｖｏｔ）の制御を可能とする半導体装置の製造方
法に関する。
【０００２】
【従来の技術】浅いトレンチ素子分離（以下、ＳＴＩと
略称する。）の典型的な形成プロセスでは、深いキャパ
シタトレンチのカラー酸化膜領域におけるシリコンの側
壁の酸化を防止するために、浅いトレンチの内面の熱酸
化膜上に窒化膜ライナーが形成される。その後、浅いト
レンチ内にはＬＰＣＶＤによりＴＥＯＳ酸化物が堆積さ
れ、その結果、隣接する素子間を分離するＳＴＩが形成
される。
略称する。）の典型的な形成プロセスでは、深いキャパ
シタトレンチのカラー酸化膜領域におけるシリコンの側
壁の酸化を防止するために、浅いトレンチの内面の熱酸
化膜上に窒化膜ライナーが形成される。その後、浅いト
レンチ内にはＬＰＣＶＤによりＴＥＯＳ酸化物が堆積さ
れ、その結果、隣接する素子間を分離するＳＴＩが形成
される。
【０００３】図７に示すように、浅いトレンチにおいて
窒化物ライナー１を形成する目的は、深いキャパシタト
レンチ２のカラー酸化物領域４におけるシリコン側壁の
酸化を防止することである。この場合、深いキャパシタ
トレンチ２は、図７に示すように、ＳＴＩ３により覆わ
れている。もし、カラー領域４におけるシリコン側壁の
酸化を生ぜしめると、ＳｉＯ2 のバーズビークが成長
し、ストレスとシリコンのディスローケーションが生じ
てしまう。ＳＴＩ３の底部の窒化物ライナー１は、深い
トレンチカラー４への酸素の拡散を防止するバリアとし
て機能し、シリコンの欠陥を大きく減少させる。
窒化物ライナー１を形成する目的は、深いキャパシタト
レンチ２のカラー酸化物領域４におけるシリコン側壁の
酸化を防止することである。この場合、深いキャパシタ
トレンチ２は、図７に示すように、ＳＴＩ３により覆わ
れている。もし、カラー領域４におけるシリコン側壁の
酸化を生ぜしめると、ＳｉＯ2 のバーズビークが成長
し、ストレスとシリコンのディスローケーションが生じ
てしまう。ＳＴＩ３の底部の窒化物ライナー１は、深い
トレンチカラー４への酸素の拡散を防止するバリアとし
て機能し、シリコンの欠陥を大きく減少させる。
【０００４】しかし、ＳＴＩ窒化物ライナーの存在は、
後の素子領域上のパッド窒化膜を除去するためのウエッ
トエッチングプロセスにおいて、トレンチの頂部近傍お
よび活性領域のコーナー部近傍への攻撃を受け易くす
る。熱燐酸によるパッド窒化膜のエッチング中に、ＳＴ
Ｉの頂部の窒化膜ライナーもエッチングされてしまう。
このパッド窒化膜の除去のためには、典型的には５−１
０分のオーバーエッチングが行われる。
後の素子領域上のパッド窒化膜を除去するためのウエッ
トエッチングプロセスにおいて、トレンチの頂部近傍お
よび活性領域のコーナー部近傍への攻撃を受け易くす
る。熱燐酸によるパッド窒化膜のエッチング中に、ＳＴ
Ｉの頂部の窒化膜ライナーもエッチングされてしまう。
このパッド窒化膜の除去のためには、典型的には５−１
０分のオーバーエッチングが行われる。
【０００５】このようなオーバーエッチングにより、Ｓ
ＴＩの頂部の窒化膜ライナーが優先的にエッチングさ
れ、ＳＴＩの頂部端部に、窒化膜ライナーの除去による
小さな凹部（ｄｅｖｏｔ）が形成される。この凹部（ｄ
ｅｖｏｔ）はまた、酸化物の表面、浅いトレンチの側壁
に沿って熱的に成長した酸化物、およびＬＰＴＥＯＳ表
面を露出させる。酸化物、即ちパッド酸化物およびゲー
ト犠牲酸化物のその後のエッチング中に、エッチャント
は凹部（ｄｅｖｏｔ）を通して酸化物をエッチングし始
め、活性領域のコーナー部に向かって深くかつ横方向に
凹部（ｄｅｖｏｔ）を拡張させてしまう。
ＴＩの頂部の窒化膜ライナーが優先的にエッチングさ
れ、ＳＴＩの頂部端部に、窒化膜ライナーの除去による
小さな凹部（ｄｅｖｏｔ）が形成される。この凹部（ｄ
ｅｖｏｔ）はまた、酸化物の表面、浅いトレンチの側壁
に沿って熱的に成長した酸化物、およびＬＰＴＥＯＳ表
面を露出させる。酸化物、即ちパッド酸化物およびゲー
ト犠牲酸化物のその後のエッチング中に、エッチャント
は凹部（ｄｅｖｏｔ）を通して酸化物をエッチングし始
め、活性領域のコーナー部に向かって深くかつ横方向に
凹部（ｄｅｖｏｔ）を拡張させてしまう。
【０００６】コーナー部近傍のこの等方性エッチング
は、制御が困難である。そのため、オフ電流が大きく変
化し、電荷保持時間を長くすることが出来ないという問
題が生ずる。図８は、ＳＴＩの頂部に形成された凹部
（ｄｅｖｏｔ）を模式的に示す図であり、参照数字１０
の領域は、このような、大きく拡張した凹部（ｄｅｖｏ
ｔ） を示す。
は、制御が困難である。そのため、オフ電流が大きく変
化し、電荷保持時間を長くすることが出来ないという問
題が生ずる。図８は、ＳＴＩの頂部に形成された凹部
（ｄｅｖｏｔ）を模式的に示す図であり、参照数字１０
の領域は、このような、大きく拡張した凹部（ｄｅｖｏ
ｔ） を示す。
【０００７】一方、半導体素子の幅の狭小化と、浅いト
レンチを用いた素子分離のコーナー部における電場の集
中のため、オフ電流がコーナー部の導電性に支配され
る。オフ電流は、ＳＴＩのコーナー部の幾何学的形状
と、コーナー部のゲート導電体（ワード線）の重なりの
程度に大きく影響される。ワード線の重なりの量は、パ
ッドおよび犠牲酸化膜のエッチングの結果として、ＳＴ
Ｉに形成される凹部（ｄｅｖｏｔ）の深さにより決定さ
れる。
レンチを用いた素子分離のコーナー部における電場の集
中のため、オフ電流がコーナー部の導電性に支配され
る。オフ電流は、ＳＴＩのコーナー部の幾何学的形状
と、コーナー部のゲート導電体（ワード線）の重なりの
程度に大きく影響される。ワード線の重なりの量は、パ
ッドおよび犠牲酸化膜のエッチングの結果として、ＳＴ
Ｉに形成される凹部（ｄｅｖｏｔ）の深さにより決定さ
れる。
【０００８】電界効果型トランジスタのしきい値電圧
（Ｖｔ）は、１オングストロームの凹部（ｄｅｖｏｔ）
の深さの増加ごとに、約１ｍＶ減少することが、実験的
にも、モデル的にも確かめられた。図９は、モデルによ
る結果を示し、図１０は、測定結果を示す。
（Ｖｔ）は、１オングストロームの凹部（ｄｅｖｏｔ）
の深さの増加ごとに、約１ｍＶ減少することが、実験的
にも、モデル的にも確かめられた。図９は、モデルによ
る結果を示し、図１０は、測定結果を示す。
【０００９】一般に、３００オングストロームの凹部
（ｄｅｖｏｔ）の深さが観察される。これに対応するＶ
ｔは、図１１に示すように、３ケタを越えるオフ電流の
変化を生じ、電荷保持時間を長く出来ないことがわか
る。
（ｄｅｖｏｔ）の深さが観察される。これに対応するＶ
ｔは、図１１に示すように、３ケタを越えるオフ電流の
変化を生じ、電荷保持時間を長く出来ないことがわか
る。
【００１０】
【発明が解決しようとする課題】本発明の目的は、浅い
トレンチを用いた素子分離における凹部（ｄｅｖｏｔ）
を減少させることを可能とする半導体装置の製造方法
を提供することにある。
トレンチを用いた素子分離における凹部（ｄｅｖｏｔ）
を減少させることを可能とする半導体装置の製造方法
を提供することにある。
【００１１】本発明の他の目的は、そのような方法によ
り製造された半導体装置を提供することにある。
り製造された半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板に素子分離用のトレンチを形
成する工程、前記トレンチ内面に窒化膜を形成する工
程、前記トレンチ内をマスク材料で満たすように、全面
にマスク材料を堆積する工程、前記マスク材料を、前記
トレンチ内のマスク材料の表面のレベルが前記半導体基
板の表面のレベルより下になるように、エッチングする
工程、前記エッチングにより露出した前記トレンチ内面
上部の窒化膜を除去する工程、前記トレンチ内のマスク
材料を除去する工程、前記トレンチ内を素子分離材料で
埋め込み、素子分離領域を形成する工程、および前記素
子分離領域により分離された素子領域にトランジスタを
形成する工程を具備する半導体装置の製造方法を提供す
る。
め、本発明は、半導体基板に素子分離用のトレンチを形
成する工程、前記トレンチ内面に窒化膜を形成する工
程、前記トレンチ内をマスク材料で満たすように、全面
にマスク材料を堆積する工程、前記マスク材料を、前記
トレンチ内のマスク材料の表面のレベルが前記半導体基
板の表面のレベルより下になるように、エッチングする
工程、前記エッチングにより露出した前記トレンチ内面
上部の窒化膜を除去する工程、前記トレンチ内のマスク
材料を除去する工程、前記トレンチ内を素子分離材料で
埋め込み、素子分離領域を形成する工程、および前記素
子分離領域により分離された素子領域にトランジスタを
形成する工程を具備する半導体装置の製造方法を提供す
る。
【００１３】また、本発明は、半導体基板と、この半導
体基板に形成されたトレンチ内を素子分離材料で埋め込
んでなる素子分離領域と、この素子分離領域により分離
された素子領域に形成されたトランジスタとを具備し、
前記トレンチ内面の、トレンチの上部を除く領域に窒化
膜が形成されている半導体装置を提供する。
体基板に形成されたトレンチ内を素子分離材料で埋め込
んでなる素子分離領域と、この素子分離領域により分離
された素子領域に形成されたトランジスタとを具備し、
前記トレンチ内面の、トレンチの上部を除く領域に窒化
膜が形成されている半導体装置を提供する。
【００１４】以上のように構成される本発明において、
マスク材料としては、レジストを用いることが出来る。
また、このマスク材料のエッチングは、マスク材料の表
面のレベルが、前記半導体基板の表面のレベルより４１
５ないし１５８５オングストロームとなるように行われ
ることが望ましい。この場合、マスク材料のエッチング
とトレンチ内面上部の窒化膜の除去を、同時に行うこと
が出来る。
マスク材料としては、レジストを用いることが出来る。
また、このマスク材料のエッチングは、マスク材料の表
面のレベルが、前記半導体基板の表面のレベルより４１
５ないし１５８５オングストロームとなるように行われ
ることが望ましい。この場合、マスク材料のエッチング
とトレンチ内面上部の窒化膜の除去を、同時に行うこと
が出来る。
【００１５】マスク材料のエッチングとトレンチ内面上
部の窒化膜の除去は、ＣＦ4 とＯ2の混合ガスの雰囲気
で、化学的ドライエッチング（ＣＤＥ）により行うこと
が出来る。
部の窒化膜の除去は、ＣＦ4 とＯ2の混合ガスの雰囲気
で、化学的ドライエッチング（ＣＤＥ）により行うこと
が出来る。
【００１６】なお、素子分離材料としては、ＴＥＯＳ酸
化物を用いることが出来る。
化物を用いることが出来る。
【００１７】以上説明した本発明の方法によると、ＳＴ
Ｉの側壁の上部の窒化物ライナーをあらかじめ除去して
いるため、その後のパッド窒化膜の除去の際に露出する
窒化物ライナーが除去されて凹部（ｄｅｖｏｔ）が形成
されることがなく、そのため、しきい値電圧が大きく変
化することがなく、オフ電流が大きく変化したり、電荷
保持時間の増加が損なわれることのない半導体装置を得
ることが出来る。
Ｉの側壁の上部の窒化物ライナーをあらかじめ除去して
いるため、その後のパッド窒化膜の除去の際に露出する
窒化物ライナーが除去されて凹部（ｄｅｖｏｔ）が形成
されることがなく、そのため、しきい値電圧が大きく変
化することがなく、オフ電流が大きく変化したり、電荷
保持時間の増加が損なわれることのない半導体装置を得
ることが出来る。
【００１８】また、ＳＴＩの側壁の上部の窒化物ライナ
ーが除去されているため、その後の犠牲酸化膜およびゲ
ート酸化膜の酸化の際に、成長した酸化物は厚くなるの
で、コーナー部の寄生電流を減少させることが出来ると
いう大きな利点が得られる。
ーが除去されているため、その後の犠牲酸化膜およびゲ
ート酸化膜の酸化の際に、成長した酸化物は厚くなるの
で、コーナー部の寄生電流を減少させることが出来ると
いう大きな利点が得られる。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明に
ついて、詳細に説明する。
ついて、詳細に説明する。
【００２０】図１は、本発明の一実施例に係る半導体装
置の製造工程を示す断面図である。まず、図１（ａ）に
示すように、シリコン単結晶基板１１上に、厚さ８０オ
ングストロームのパッド酸化膜１２および厚さ１５００
オングストロームのパッド窒化膜１３を形成する。次い
で、公知の方法により、パッド窒化膜１３、パッド酸化
膜１２、およびシリコン単結晶基板１１を選択的に異方
性エッチングして、図１（ｂ）に示すように、シリコン
単結晶基板１１の表面からの深さ２５００オングストロ
ームの浅いトレンチ１４を形成する。
置の製造工程を示す断面図である。まず、図１（ａ）に
示すように、シリコン単結晶基板１１上に、厚さ８０オ
ングストロームのパッド酸化膜１２および厚さ１５００
オングストロームのパッド窒化膜１３を形成する。次い
で、公知の方法により、パッド窒化膜１３、パッド酸化
膜１２、およびシリコン単結晶基板１１を選択的に異方
性エッチングして、図１（ｂ）に示すように、シリコン
単結晶基板１１の表面からの深さ２５００オングストロ
ームの浅いトレンチ１４を形成する。
【００２１】次に、図１（ｃ）に示すように、Ｈ2 Ｏと
Ｏ2 を含む雰囲気で１０００℃で熱酸化して、浅いトレ
ンチ１４の内面に厚さ１００オングストロームの熱酸化
膜１５を形成し、さらに原料ガスとしてＳｉＨ4 ＋ＮＨ
3 を用いたＣＶＤにより、浅いトレンチ１４の内面を含
む全面に厚さ８０オングストロームのシリコン窒化物ラ
イナー１６を形成する。
Ｏ2 を含む雰囲気で１０００℃で熱酸化して、浅いトレ
ンチ１４の内面に厚さ１００オングストロームの熱酸化
膜１５を形成し、さらに原料ガスとしてＳｉＨ4 ＋ＮＨ
3 を用いたＣＶＤにより、浅いトレンチ１４の内面を含
む全面に厚さ８０オングストロームのシリコン窒化物ラ
イナー１６を形成する。
【００２２】その後、図２（ａ）に示すように、レジス
ト１７を１００００オングストロームの厚さに塗布し、
浅いトレンチ１４内をレジストで満たす。レジストとし
ては、例えばＡＺ７５００（商品名）を用いることがで
きる。
ト１７を１００００オングストロームの厚さに塗布し、
浅いトレンチ１４内をレジストで満たす。レジストとし
ては、例えばＡＺ７５００（商品名）を用いることがで
きる。
【００２３】次いで、図２（ｂ）に示すように、ＣＦ4
とＯ2 の混合ガス（流量比：５０ＳＣＣＭ／３００ＳＣ
ＣＭ）の雰囲気で、ＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ
ｅｔｃｈｉｎｇ) により、シリコン基板の表面から１０
００オングストロームの深さまでレジスト１７をエッチ
ングする。この時、パッド窒化膜１３の厚さのバラツキ
が±１０％であり、浅いトレンチ１４内に残留するレジ
スト１７ａの厚さのバラツキを±１０％以内に制御した
場合、浅いトレンチ１４内に残留するレジスト１７ａ
は、その表面がシリコン基板１１の表面から４１５ー１
５８５オングストロームとなるような厚さである。即
ち、浅いトレンチ１４の上部において、この程度の寸法
の範囲のレジストが除去され、シリコン窒化物ライナー
１６ａが露出する。
とＯ2 の混合ガス（流量比：５０ＳＣＣＭ／３００ＳＣ
ＣＭ）の雰囲気で、ＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ
ｅｔｃｈｉｎｇ) により、シリコン基板の表面から１０
００オングストロームの深さまでレジスト１７をエッチ
ングする。この時、パッド窒化膜１３の厚さのバラツキ
が±１０％であり、浅いトレンチ１４内に残留するレジ
スト１７ａの厚さのバラツキを±１０％以内に制御した
場合、浅いトレンチ１４内に残留するレジスト１７ａ
は、その表面がシリコン基板１１の表面から４１５ー１
５８５オングストロームとなるような厚さである。即
ち、浅いトレンチ１４の上部において、この程度の寸法
の範囲のレジストが除去され、シリコン窒化物ライナー
１６ａが露出する。
【００２４】薄い（５ｎｍ以下）窒化物ライナーの場合
には、レジストを除去するためのＣＤＥは、同時に露出
する窒化物ライナー１６ａをも除去してしまう。しか
し、厚い窒化物ライナー（５ｎｍを越える）は、レジス
トを除去する際には同時に除去されないので、その後
に、レジストに対し選択的に窒化物を除去する追加のＣ
ＤＥにより、図２（ｃ）に示すように、露出する窒化物
ライナー１６ａが除去される。
には、レジストを除去するためのＣＤＥは、同時に露出
する窒化物ライナー１６ａをも除去してしまう。しか
し、厚い窒化物ライナー（５ｎｍを越える）は、レジス
トを除去する際には同時に除去されないので、その後
に、レジストに対し選択的に窒化物を除去する追加のＣ
ＤＥにより、図２（ｃ）に示すように、露出する窒化物
ライナー１６ａが除去される。
【００２５】除去される窒化物ライナー１６ａの範囲
は、深いトレンチカラー形成の際の酸素の拡散を妨げる
バリアを提供しつつ、凹部（ｄｅｖｏｔ）を減少させる
に充分な範囲であり、上述のように、シリコン基板１１
の表面から４１５ー１５８５オングストロームであるの
が好ましい。
は、深いトレンチカラー形成の際の酸素の拡散を妨げる
バリアを提供しつつ、凹部（ｄｅｖｏｔ）を減少させる
に充分な範囲であり、上述のように、シリコン基板１１
の表面から４１５ー１５８５オングストロームであるの
が好ましい。
【００２６】浅いトレンチ１４の上部のシリコン窒化物
ライナー１６ａが除去された後、ＣＤＥにより浅いトレ
ンチ１４内のレジスト１７ａがすべて除去され、その
後、通常の半導体素子製造プロセスが行われる。
ライナー１６ａが除去された後、ＣＤＥにより浅いトレ
ンチ１４内のレジスト１７ａがすべて除去され、その
後、通常の半導体素子製造プロセスが行われる。
【００２７】即ち、図３―図５に示すように、浅いトレ
ンチ１４内にＴＥＯＳ酸化物等を埋め込んでＳＴＩ３１
を形成し、このＳＴＩ３１により分離された素子領域上
のパッド窒化膜１３およびパッド酸化膜１２を除去した
後、ゲート酸化膜３２およびゲート電極３３を形成し、
更にイオン注入によりソース領域３４ａおよびドレイン
領域３４ｂを形成して、ＭＯＳＦＥＴが形成される。な
お、パッド窒化膜１３の除去の際に、表面にはシリコン
窒化物ライナーが露出していないので、シリコン窒化物
ライナーの除去による凹部（ｄｅｖｏｔ）が形成される
ことはない。
ンチ１４内にＴＥＯＳ酸化物等を埋め込んでＳＴＩ３１
を形成し、このＳＴＩ３１により分離された素子領域上
のパッド窒化膜１３およびパッド酸化膜１２を除去した
後、ゲート酸化膜３２およびゲート電極３３を形成し、
更にイオン注入によりソース領域３４ａおよびドレイン
領域３４ｂを形成して、ＭＯＳＦＥＴが形成される。な
お、パッド窒化膜１３の除去の際に、表面にはシリコン
窒化物ライナーが露出していないので、シリコン窒化物
ライナーの除去による凹部（ｄｅｖｏｔ）が形成される
ことはない。
【００２８】図３は、以上のプロセスにより得られたＭ
ＯＳＦＥＴの上面図、図４はそのＡ−Ａ断面図、図５は
そのＢ−Ｂ断面図である。
ＯＳＦＥＴの上面図、図４はそのＡ−Ａ断面図、図５は
そのＢ−Ｂ断面図である。
【００２９】図６は、ＳＴＩの頂部における、減少した
凹部（ｄｅｖｏｔ）を模式的に示す図であり、参照数字
２０の領域は、図８に示す従来形成されていた凹部（ｄ
ｅｖｏｔ）に比べ、はるかに小さい凹部（ｄｅｖｏｔ）
を示す。
凹部（ｄｅｖｏｔ）を模式的に示す図であり、参照数字
２０の領域は、図８に示す従来形成されていた凹部（ｄ
ｅｖｏｔ）に比べ、はるかに小さい凹部（ｄｅｖｏｔ）
を示す。
【００３０】
【発明の効果】以上説明したように、本発明の方法によ
ると、ＳＴＩの側壁の上部の窒化物ライナーをあらかじ
め除去しているため、その後のパッド窒化膜の除去の際
に露出する窒化物ライナーが除去されて凹部（ｄｅｖｏ
ｔ）が形成されることがない。その結果、しきい値電圧
が大きく変化することがなく、オフ電流が大きく変化し
たり、電荷保持時間の増加が損なわれることはない。
ると、ＳＴＩの側壁の上部の窒化物ライナーをあらかじ
め除去しているため、その後のパッド窒化膜の除去の際
に露出する窒化物ライナーが除去されて凹部（ｄｅｖｏ
ｔ）が形成されることがない。その結果、しきい値電圧
が大きく変化することがなく、オフ電流が大きく変化し
たり、電荷保持時間の増加が損なわれることはない。
【００３１】また、ＳＴＩの側壁の上部の窒化物ライナ
ーが除去されているため、その後の犠牲酸化膜およびゲ
ート酸化膜の酸化の際に、成長した酸化物は厚くなるの
で、コーナー部の寄生電流を減少させることが出来ると
いう大きな利点が得られる。
ーが除去されているため、その後の犠牲酸化膜およびゲ
ート酸化膜の酸化の際に、成長した酸化物は厚くなるの
で、コーナー部の寄生電流を減少させることが出来ると
いう大きな利点が得られる。
【図１】本発明の一実施例に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図２】本発明の一実施例に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図３】図１および図２に示す半導体装置の製造工程に
より得られた半導体装置の平面図。
より得られた半導体装置の平面図。
【図４】図３のラインＡ−Ａで切断した断面図。
【図５】図３のラインＢ−Ｂで切断した断面図。
【図６】浅いトレンチ素子分離の頂部における、減少し
た凹部（ｄｅｖｏｔ）を模式的に示す図。
た凹部（ｄｅｖｏｔ）を模式的に示す図。
【図７】浅いトレンチ素子分離領域の底部の窒化物ライ
ナーが深いトレンチカラーの側壁のシリコンへの酸素の
拡散を防止するバリアとなることを示す、半導体装置の
断面図。
ナーが深いトレンチカラーの側壁のシリコンへの酸素の
拡散を防止するバリアとなることを示す、半導体装置の
断面図。
【図８】浅いトレンチ素子分離領域の頂部に形成された
凹部（ｄｅｖｏｔ）を模式的に示す図。
凹部（ｄｅｖｏｔ）を模式的に示す図。
【図９】モデルにより得た、凹部（ｄｅｖｏｔ）の深さ
としきい値電圧との関係を示すグラフ。
としきい値電圧との関係を示すグラフ。
【図１０】測定により得た、凹部（ｄｅｖｏｔ）の深さ
としきい値電圧との関係を示すグラフ。
としきい値電圧との関係を示すグラフ。
【図１１】凹部（ｄｅｖｏｔ）の深さと相対的オフ電流
との関係を示すグラフ。
との関係を示すグラフ。
１…窒化物ライナー ２…深いキャパシタトレンチ ３，３１…ＳＴＩ ４…カラー酸化物領域 １０…凹部（ｄｅｖｏｔ） １１…シリコン単結晶基板 １２…パッド酸化膜１２ １３…パッド窒化膜 １４…トレンチ １５…熱酸化膜 １６…シリコン窒化物ライナー １７…レジスト １８…残留レジスト ３２…ゲート酸化膜 ３３…ゲート電極 ３４ａ…ソース領域 ３４ｂ…ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック・エー・マンデルマン アメリカ合衆国、 ニューヨーク州 12582、 ストームビル、 ジャミー・レ ーン ５ (72)発明者 森門 六月生 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 ハーバート・ホ アメリカ合衆国、 ニューヨーク州 10992、 ワシントンビル、 バーネッ ト・ウェイ ７ (72)発明者 ジェフリー・ピー・ガンビノ アメリカ合衆国、 コネチカット州 06755、 ゲイローズビル、 ウェバタッ ク・ロード 12
Claims (6)
- 【請求項１】半導体基板に素子分離用のトレンチを形成
する工程、 前記トレンチ内面に窒化膜を形成する工程、 前記トレンチ内をマスク材料で満たすように、全面にマ
スク材料を堆積する工程、 前記マスク材料を、前記トレンチ内のマスク材料の表面
のレベルが前記半導体基板の表面のレベルより下になる
ように、エッチングする工程、 前記エッチングにより露出した前記トレンチ内面上部の
窒化膜を除去する工程、 前記トレンチ内のマスク材料を除去する工程、 前記トレンチ内を素子分離材料で埋め込み、素子分離領
域を形成する工程、および前記素子分離領域により分離
された素子領域にトランジスタを形成する工程を具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記マスク材料のエッチングは、前記マス
ク材料の表面のレベルが、前記半導体基板の表面のレベ
ルより４１５ないし１５８５オングストローム下となる
ように行われることを特徴とする請求項１に記載の方
法。 - 【請求項３】前記マスク材料のエッチングと前記トレン
チ内面上部の窒化膜の除去が、同時に行われることを特
徴とする請求項１に記載の方法。 - 【請求項４】前記マスク材料のエッチングと前記トレン
チ内面上部の窒化膜の除去が、ＣＦ4 とＯ2 の混合ガス
の雰囲気で、化学的ドライエッチング（ＣＤＥ）により
行われることを特徴とする請求項４に記載の方法。 - 【請求項５】半導体基板と、 この半導体基板に形成されたトレンチ内を素子分離材料
で埋め込んでなる素子分離領域と、 この素子分離領域により分離された素子領域に形成され
たトランジスタとを具備し、 前記トレンチ内面の、トレンチの上部を除く領域に窒化
膜が形成されていることを特徴とする半導体装置。 - 【請求項６】前記トレンチの上部の、前記窒化膜が形成
されていない領域の下端は、前記半導体基板の表面のレ
ベルより４１５ないし１５８５オングストロームの距離
にあることを特徴とする請求項７に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US033067 | 1998-03-02 | ||
| US09/033,067 US6479368B1 (en) | 1998-03-02 | 1998-03-02 | Method of manufacturing a semiconductor device having a shallow trench isolating region |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297812A true JPH11297812A (ja) | 1999-10-29 |
Family
ID=21868394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10342719A Abandoned JPH11297812A (ja) | 1998-03-02 | 1998-12-02 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6479368B1 (ja) |
| JP (1) | JPH11297812A (ja) |
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- 1998-12-02 JP JP10342719A patent/JPH11297812A/ja not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US6479368B1 (en) | 2002-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
|
| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
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