JPH11296494A - 複合プロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 主プロセッサから、その処理の一部を主プロ
セッサの代わりに行う副プロセッサへ高速に転送するこ
とが可能な、また、主プロセッサと副プロセッサの競合
を少なくして、互いの処理を妨害しないようにした。 【解決手段】 主プロセッサ１１０と、前記主プロセッ
サの処理の一部を該主プロセッサの代わりに処理する副
プロセッサ１００とを有し、主プロセッサから送出され
る書き込みデータを、該主プロセッサに接続されたデー
タ転送路（プロセッサバス）１２１から直接副プロセッ
サの局所メモリ１０２へ取り込む経路を設け、主プロセ
ッサから送出される書き込みデータを、主プロセッサの
書き込みサイクルと並行かつ同時に副プロセッサの局所
メモリに取り込む。また、局所メモリを複数のモジュー
ルに分割し、書き込みデータを取り込むモジュールと副
プロセッサの演算部からアクセスされるモジュールを異
ならせ競合をなくした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主プロセッサと該
主プロセッサの処理の一部を実行する副プロセッサを有
する複合プロセッサシステムに関し、特に、主プロセッ
サから副プロセッサへの高速データ転送が可能な、かつ
主プロセッサと副プロセッサとの競合が少ない並列協調
処理が可能な複合プロセッサシステムに関する。

【０００２】

【従来の技術】近年、大容量のデータを高速に処理する
ことが要求されるようになってきており、特に画像処理
分野では１つの汎用プロセッサだけで処理するには荷の
重い処理が多々生じてきている。特に、動画像の圧縮処
理などがその例として挙げられる。例えば、動画像の圧
縮規格ＭＰＥＧ１（Ｍoving Ｐicture Ｅxperts Ｇroup
１；ＣＤ−ＲＯＭなどへの記録を想定し転送レートは最
大１．５Ｍビット／秒）に準拠して動画像を圧縮しよう
とすれば、１秒間当り２０億回の演算性能が必要である
といわれている。100MHzの周波数で動作する純粋なＲＩ
ＳＣ（ＲeducedＩnstruction Ｓet Ｃomputer；縮小命
令セット・コンピュータ）プロセッサは、１秒当り最大
で１億個の命令を処理できるが、２０億回の演算処理数
または命令処理数とは大きくかけ離れている。従って、
動画像の圧縮規格ＭＰＥＧ１に準拠して動画像を圧縮し
ようとした場合、別のプロセッサ（以下副プロセッサ）
を追加して複数のプロセッサで処理を分担して行なう必
要がある。

【０００３】上記動画像の例の場合、演算数が圧倒的に
多い部分は動きベクタの計算部分である。ＭＰＥＧ１な
どでは、ある時点の１枚の画像を圧縮符号化する際に、
例えば、１つ前の時点の画像（以下、参照画像という）
と現時点の画像（以下、現画像という）の差分データで
圧縮符号化する。

【０００４】図２は、ＭＰＥＧ１などでの動きベクタの
計算処理を説明するための現画像１８と参照画像１９の
例を示す図である。圧縮符号化は、現画像内１６×１６
ピクセルの矩型領域（以下、マクロブロックという）を
単位にして行なわれる。その際、現画像１８内の個別の
マクロブロックと参照画像１９内の対応マクロブロック
との間で、直接差分を取るのでなく、参照画像１９内矩
型領域を上下左右にいくつかずらしてみて、最も近いと
判断されるものとの差分を取る。例えば、図２におい
て、現画像１８内マクロブロック１０の場合、参照画像
１９の矩形領域２２よりも矩形領域２１の方が近いと判
断される。この判断は、例えば、以下のようにして行な
われる。現画像１８内の１６×１６のマクロブロック１
０内個別ピクセルの値と参照画像１９内の１６×１６矩
型領域内個別ピクセルの値の差分をとった後、その絶対
値を取り、それから全ピクセルに対して総和を取る。そ
れを参照画像１９内の１６×１６矩型領域を上下左右に
１ピクセル単位程度で８ピクセル程度順次ずらしてい
き、上記総和の値が最小となる１６×１６矩型領域２１
が最も近い矩型領域と判断する、などである。従って、
この判断には大量の演算が必要である。

【０００５】尚、矩型領域のずれの程度、これは矩型領
域内の物体が動いたと解釈すれば動きの程度を示すもの
で“動きベクタ”と呼ばれているが、動いた矩型領域と
現マクロブロックとの差分を符号化し、さらに動きベク
タを符号化すれば、それを復号化することができるし、
符号化前のデータに０に近いものが増えて、符号化効率
（圧縮率）を向上させることが可能になる。

【０００６】

【発明が解決しようとする課題】以上説明したことか
ら、動画像の圧縮規格ＭＰＥＧ１に準拠して動画像を圧
縮しようとした場合、演算量が大量になるため一般的な
機能を遂行する主プロセッサに加え、例えば動きベクタ
を計算する副プロセッサを追加することが考えられる。
しかし、この場合、単純に副プロセッサを追加するだけ
で全てが解決するという訳ではない。その理由は、主プ
ロセッサのデータアクセスと副プロセッサのデータアク
セスが競合して、副プロセッサの追加が期待する程には
有効ではない場合がしばしばあり得るからである。特
に、主プロセッサ側でデータ群を生成し、それらデータ
群を副プロセッサ側が使用して何らかの処理を遂行する
ような用途では主プロセッサの主メモリアクセスと副プ
ロセッサの主メモリアクセスによるバスの競合が生じ、
性能劣化が起こる。

【０００７】一般に、マルチプロセッサシステムにおい
て、バス競合での性能劣化を回避するために、プロセッ
サ対応にコピーバックキャッシュを設けることが行われ
ている。しかしマルチプロセッサのコピーバックキャッ
シュは制御が複雑になる。コピーバックキャッシュの特
徴は、書き込み時にキャッシュ内の写しは更新するが主
メモリ内の原本はできるだけ更新しない、という点にあ
る。この状況は、キャッシュ内の写しに最新の値が格納
されていて主メモリ内の原本には古い値が格納されると
いう不一致状態を許すことになる。そしてマルチプロセ
ッサでこの不一致の状況を許せば、データの無矛盾性を
保証するのが極端に難しくなる。例えば、プロセッサＡ
とプロセッサＢからなるマルチプロセッサにおいて、プ
ロセッサＡ側のキャッシュ内に写しがあってそれが最新
であったとき、プロセッサＢがその対応位置に値を書き
込む場合を考える。１つの方式では、まず、プロセッサ
Ａの写しをプロセッサＢ側にコピーし、そこを書き込み
により最新の値にするとともに、プロセッサＡ側の写し
を無効化するなど、制御が複雑になる。このように制御
が複雑になるのは、一般に、マルチプロセッサが汎用性
を追及していること、および、個々のプロセッサがメモ
リ内の任意の位置にデータの書き込みができるようにし
ていることが主原因である。

【０００８】本発明の目的は、主プロセッサから、該主
プロセッサの処理の一部を該主プロセッサの代わりに行
う副プロセッサへ高速に転送することが可能な複合プロ
セッサシステムを提供することである。また、本発明の
他の目的は、主プロセッサと副プロセッサの競合を少な
くして、互いの処理を妨害しないようにした複合プロセ
ッサシステムを提供することである。

【０００９】

【課題を解決するための手段】本発明は、専用の処理を
行なう副プロセッサの処理対象データは、副プロセッサ
が処理を行なう前に主メモリ内の特定領域内に予め設定
されるという事実に着目し、副プロセッサ側で主プロセ
ッサが主メモリをアクセスするのを監視して、主プロセ
ッサが主メモリに書き込むデータのうち、副プロセッサ
で必要なデータのみを直接取り込むようにした。これに
より、副プロセッサ処理が主プロセッサ処理に及ぼす影
響を最小化できる。さらに、副プロセッサ内局所メモリ
を複数のモジュールに分割し、主プロセッサからのデー
タ取り込み領域と副プロセッサが演算でアクセスする領
域とを同一の時間間隔では別のモジュールに配置するよ
うにし、データ取り込み処理と演算処理が局所メモリア
クセスで競合するのを回避した。これにより、データ取
り込み処理と演算処理を並列動作可能になり、処理スピ
ードが向上される。

【００１０】

【発明の実施の形態】まず、発明の実施に必要な基本的
な機構について説明しておく。 ＜メモリマップドＩ／Ｏ＞ここでのメモリマップドＩ／
Ｏとは、アドレス空間の一部をＩ／Ｏに割り当て、その
部分のアドレスに対して読み書きを行なうことでＩ／Ｏ
と情報のやり取りをする方式のことである。メモリマッ
プドＩ／Ｏ方式によれば、例えば、副プロセッサ内にコ
マンドレジスタと状態レジスタがあるとして、その２つ
のレジスタがメモリマップされているとする。主プロセ
ッサがコマンドレジスタに対して特定の値を書き込むと
副プロセッサが動作を始める。そして副プロセッサは動
作の状況を状態レジスタに設定していく。主プロセッサ
は状態レジスタの内容を読み取ることで、副プロセッサ
の処理状態を認識できる。

【００１１】＜特定領域の指定法＞特定領域の指定は、
アドレスパターンを指定するものとする。例えば、１６
進数「0xFFFC0000（Ｃ言語の記述法）」で３２ビットア
ドレスの上位１４ビットをアドレス監視の対象とし、１
６進数「0x00EC0000」でアドレスパターンを指定するも
のとする。この例の場合、アドレス「0x00EC0004」は取
り込み対象アドレスで、アドレス「0x00AA0004」は取り
込み対象外である。

【００１２】＜Ｉ／Ｏ空間に割り当てられたレジスタ＞
Ｉ／Ｏ空間には以下のレジスタが割り当てられる。 名称 アドレス 内容 コマンドレジスタ 「0x1F000000」 値の取り込みの開始や起動開始の指示 状態レジスタ 「0x1F000004」 処理の実行状態を示す マスクレジスタ 「0x1F000008」 取り込みアドレス指示のためのマスク パターンレジスタ 「0x1F00000C」 取り込みアドレスパターン

【００１３】次に、本発明の複合プロセッサシステムに
ついて図面を用いて詳細に説明する。図１は、本発明の
複合プロセッサシステムの基本概念図である。同図に示
すように、本発明の複合プロセッサシステムは、主プロ
セッサ１１０，副プロセッサ１００，キャッシュ１２
０，主メモリ１３０から構成されている。副プロセッサ
１００は、取り込み部１０１，局所メモリ１０２，演算
部１０５から構成されている。副プロセッサ１００内の
取り込み部１０１は、主プロセッサ１１０がキャッシュ
１２０を経由して主メモリアクセスするのを監視し、必
要なデータを局所メモリ１０２へ取り込むように構成さ
れている。また、演算部１０５は、局所メモリ１０２か
らデータを取り出し、必要に応じて局所メモリ１０２を
作業領域として用いて所定の演算を行う。

【００１４】以下、図面を用いて、取り込み部１０１に
よる主プロセッサ１００からのデータの取り込みと演算
部１０５による演算を逐次的に行う、すなわち、主プロ
セッサ１１０と副プロセッサ１００が逐次的に処理を行
う逐次処理の実施例（第１の実施例）、および取り込み
部１０１による主プロセッサ１００からのデータの取り
込みと演算部１０５による演算を平行して行う並列処理
（並列協調処理）の実施例（第２の実施例）を詳細に説
明する。

【００１５】（第１の実施例）まず最初に、取り込み部
１０１による主プロセッサ１００からのデータの取り込
みと演算部１０５による演算を逐次的に行う逐次処理の
実施例を説明する。図３は、第１の実施例における複合
プロセッサシステムの構成例を示す図である。主プロセ
ッサ１１０、キャッシュ１２０、主メモリ１３０、プロ
セッサバス１２１、メモリバス１３２は通常のシングル
プロセッサに対応するものである。本実施例における副
プロセッサ１００は、取り込み部１０１，局所メモリ１
０２，演算部１０５，バスアクセス部１０９，コマンド
レジスタ１４７，パターンレジスタ１４８，マスクレジ
スタ１４９からなる。

【００１６】取り込み部１０１はプロセッサバス１２１
から選択的にデータを取り込み、局所メモリ１０２に格
納するものである。バスアクセス部１０９はメモリバス
１３２を介して主メモリ１３０や主プロセッサ１１０と
副プロセッサ１００内レジスタ（コマンドレジスタ１４
７，パターンレジスタ１４８，マスクレジスタ１４９）
との間でデータ転送を行なうものである。バスアクセス
部１０９および取り込み部１０１により、主プロセッサ
１１０からパターンレジスタ１４８（アドレスパター
ン）やコマンドレジスタ１４７へデータを転送したり、
また副プロセッサ１００内の演算部１０５で生成したデ
ータを主メモリ１３０内に格納することが可能である。
局所メモリ１０２は通常のメモリであり、取り込み部１
０１からのデータの格納，演算部１０５からのデータの
格納，格納データの取り出しが可能である。局所メモリ
１０２は、取り込み部１０１が格納し演算部１０５が取
り出して演算に使用する取り込み領域１０３、および、
演算部１０５が作業に使用する作業領域１０４を有して
いる。

【００１７】次に、逐次処理の場合の動作例を説明す
る。最初、副プロセッサ内の取り込み部１０１と演算部
１０５は停止していて、バスアクセス部１０９のみが活
性化されている。局所メモリ１０２内の一部分は取り込
み領域１０３に対応している。主プロセッサ１１０がキ
ャッシュ１２０とメモリバス１３２を経由して副プロセ
ッサ１００内の３つのレジスタに値を書き込む。１つは
マスクレジスタ１４９、次の１つはパターンレジスタ１
４８へのもので、取り込み対象領域の先頭アドレスを特
定するような値である。残りはコマンドレジスタ１４７
へのものである。そしてその後、取り込み対象領域１３
１へデータ群を設定していく。

【００１８】取り込み部１０１は、コマンドレジスタ１
４７の特定ビットが１になると動作を開始して、主プロ
セッサ１１０からキャッシュ１２０へのデータ転送を監
視し、そのアドレスが取り込み対象領域１３１内である
場合にのみ、局所メモリ１０２にその転送データを書き
込む。局所メモリ１０２への格納アドレスは、監視した
ときの検出アドレスとマスクレジスタ内容の０／１を反
転したものとのＡＮＤをとったアドレスである。例え
ば、マスクレジスタの値が１６進数「0xFFFC0000」（Ｃ
言語の記述法）で、取り込み対象アドレスが「0x00EC00
04」の場合、局所メモリアドレスは「0x0000004」とな
る。

【００１９】以上のようにして、転送データを局所メモ
リ１０２に取り込んだ後、主プロセッサ１１０は、キャ
ッシュ１２０とメモリバス１３２を経由して副プロセッ
サ１００内のコマンドレジスタ１４７へある値を書き込
む。この場合のある値とは、取り込み部１０１を停止さ
せ、演算部１０５を起動するための値である。その後、
主プロセッサ１１０は、副プロセッサ１００の演算完了
を待つ。

【００２０】副プロセッサ１００側では、取り込み部１
０１は取り込み監視を停止し、代わりに、演算部１０５
が演算処理を開始する。そして、演算部１０５は、局所
メモリ１０２内の取り込んだデータ群に対し、所望の演
算を施し、必要に応じて局所メモリ１０２の作業領域１
０４を利用しながら、演算の結果を得る。例えば、取り
込んだデータがＭＰＥＧ１の動画像で、演算が動きベク
タの計算で、動きベクタの群が局所メモリの作業領域に
設定されたとする。演算部１０５は結果のデータ群をメ
モリバス１３２を経由して主メモリ１３０に転送するよ
うにバスアクセス部１０９に依頼し、バスアクセス部１
０９がその処理を行なう。結果のデータ群は、取り込み
部１０１から取り込まれたデータ群に較べ２桁程度少な
い数であり、いちいちメモリバス１３２を経由したとし
ても性能的にはあまり問題とならない。データ群の転送
を終了した後、演算部１０５は、演算部１０５内の状態
レジスタ１０６に演算完了のビットを立てて、動作を休
止する。

【００２１】主プロセッサ１１０側では、適当な時間間
隔でメモリバス１３２を経由して状態レジスタ１０６の
内容を監視（ポーリング）している。従って、演算部１
０５が演算完了を状態レジスタ１０６に設定した場合
に、それを検出して次のデータのまとまりに対する処理
に進むことができる。すなわち、次のデータのまとまり
を処理するために、前述の手順と同様に、主プロセッサ
１１０は、副プロセッサ１００内のコマンドレジスタ１
４７にメモリバス１３２を経由して所望の値を書き込
み、取り込み部１０１の動作を再開させ、主プロセッサ
１１０自体は取り込み対象領域１３１へのデータ転送を
再開する。

【００２２】以上説明したように、本実施例によれば、
主プロセッサがデータ群を主メモリに格納する際に、副
プロセッサがその処理に必要なデータ群を同時に取り込
むことができるので、データ群を主メモリに格納する動
作と副プロセッサがデータ群を取り込む動作を別々に
（時系列的に）行う場合に比較して処理スピードを向上
させることが可能となる。

【００２３】（第２の実施例）次に、取り込み部１０１
による主プロセッサ１１０からのデータの取り込みと演
算部１０５による演算処理を平行して行う並列処理、す
なわち、主プロセッサ１１０と副プロセッサ１９９が並
列協調動作する実施例を説明する。本実施例は、副プロ
セッサ内の取り込み部からの局所メモリアクセスと副プ
ロセッサ内演算部からの局所メモリアクセスを並列動作
させるのがキーポイントである。そのために、局所メモ
リを、例えば、４つのモジュールに分割し、ある時間間
隔でみると、取り込み部１０１がアクセスする部分を１
つのモジュールに限定し、演算部がアクセスする部分を
残りの３つのモジュールに限定するようにすればよい。
以下、１つのモジュールのメモリ容量が６４ｋバイトと
して説明する。

【００２４】図４は、第２の実施例における副プロセッ
サ５００の構成例を示す図である。同図に示すように、
副プロセッサ５００は、取り込み部５０１，局所メモリ
５０２，状態レジスタ１０６を有する演算部５０５，バ
スアクセス部１０９，コマンドレジスタ１４７，パター
ンレジスタ１４８，マスクレジスタ１４９から構成さ
れ、前述した第１の逐次処理の実施例とほぼ同様の構成
を有するが、局所メモリ５０２が４つのモジュールに分
離されているところが大きく異なる。取り込み部５０１
は、アドレス監視を逐次処理の実施例と同様に行うが、
取り込みアドレスを検出した際にアドレスパターンによ
って起動すべきメモリモジュールを選択する点が異なっ
ている。

【００２５】本例におけるメモリモジュールの選択は以
下のように行われる。 アドレスパターンが「0x00EC****」の場合は、第０モジ
ュールを選択 アドレスパターンが「0x00ED****」の場合は、第１モジ
ュールを選択 アドレスパターンが「0x00EE****」の場合は、第２モジ
ュールを選択 アドレスパターンが「0x00EF****」の場合は、第３モジ
ュールを選択 従って、主プロセッサ１１０が、取り込み領域１３１を
適当に分割した内の１つに順次にデータを格納している
場合、取り込み部５０１はそれらを１つの局所メモリモ
ジュールに順次に取り込んでいくようにできる。そし
て、演算部５０５が残りの３つのメモリモジュールにの
みアクセスするのであれば、取り込み部５０１と演算部
５０５で局所メモリアクセスにともなう競合は発生しな
い。本実施例は、このアクセス原理を利用したものであ
る。

【００２６】次に、第２の実施例の並列強調処理の場合
の動作例を説明する。まず最初に、副プロセッサ５００
内の取り込み部５０１と演算部５０５は停止していて、
バスアクセス部１０９のみが活性化されている。局所メ
モリ５０２内のある部分は取り込み領域１３１に対応す
る。主プロセッサ１１０がキャッシュ１２０とメモリバ
ス１３２を経由して副プロセッサ５００内の３つのレジ
スタに値を書き込む。１つはマスクレジスタ１４９、次
の１つはパターンレジスタ１４８へのもので、取り込み
対象領域の先頭アドレスを特定するような値である。最
初の値は第０モジュールへの取り込みになるものとして
おく。残りはコマンドレジスタ１４７へのものである。
そして取り込み対象領域へデータ群を設定していく。た
だし、アドレスパターンは「0x00EC****」のもののみと
する。

【００２７】取り込み部１０１は、コマンドレジスタの
特定ビットが１になると動作を開始する。主プロセッサ
１１０からキャッシュ１２０へのデータ転送を監視し、
そのアドレスが取り込み対象領域１３１内のものかどう
かを判別し、取り込み対象領域１３１内のものであれ
ば、局所メモリ５０２にその値を書き込む。このときの
局所メモリ５０２への格納アドレスは、監視したときの
検出アドレスとマスクレジスタ内容の０／１を反転した
ものとのＡＮＤをとったアドレスである。例えばマスク
レジスタの値が１６進数「0xFFFC0000」（Ｃ言語の記述
法）で、取り込み対象アドレスが「0x00EC0004」であれ
ば、局所メモリアドレスは「0x0000004」となる。そし
てこれらは、局所メモリの第０モジュールへの取り込み
となる。このような取り込みの後、主プロセッサ１１０
がキャッシュ１２０とメモリバス１３２を経由して副プ
ロセッサ５００内のコマンドレジスタ１４７へある値を
書き込む。今度は、取り込み部５０１に加え、演算部５
０５を起動する値である。そして、主プロセッサ１１０
はアドレスパターン「0x00ED****」の領域にデータを格
納していく。そして、格納が終わると副プロセッサ５０
０の演算終了を待つ。

【００２８】副プロセッサ５００側では、取り込み部５
０１は取り込み監視を継続する。そして今度は局所メモ
リ第１モジュールへの取り込みとなる。このとき、演算
部５０５は演算処理を開始し、先に取り込んだ局所メモ
リ第０モジュール内の値群に対し、所望の演算を施し、
その場合に必要に応じて局所メモリ５０２内の作業領域
（第２、第３モジュール）を利用して演算の結果を得
る。このとき、取り込み部５０１は第１モジュール１へ
のアクセスであり、演算部５０５は第０，第２，第３モ
ジュールへのアクセスであり、両者が競合することはな
い。

【００２９】ここで、取り込み部５０１で取り込んだデ
ータがＭＰＥＧ１の動画像で、演算部５０５による演算
が動きベクタの計算で、動きベクタの群が局所メモリの
作業領域に設定されるものとする。演算部５０５は結果
のデータ群をメモリバス１３２を経由して主メモリ１３
０に転送するようにバスアクセス部１０９に依頼し、バ
スアクセス部１０９がその処理を行なう。結果のデータ
群は取り込み部５０１で取り込まれたデータ群に較べ２
桁程度少ない数であり、いちいちメモリバス１３２を経
由しても性能的にはあまり問題とならない。データ群の
転送を終えると演算部５０５は状態レジスタ１０６に演
算完了のビットを立てて、動作を休止する。

【００３０】主プロセッサ１１０側では、適当な時間間
隔でメモリバス１３２を経由して状態レジスタ１０６の
内容を監視（ポーリング）している。従って、演算部５
０５が演算完了を状態レジスタ１０６に設定した場合に
演算完了を検出でき、次のデータのまとまりに対する処
理に進むことができる。すなわち、次のデータのまとま
りを処理するために、前述の手順と同様に、主プロセッ
サ１１０は、副プロセッサ５００内のコマンドレジスタ
１４７にメモリバス１３２を経由して所望の値を書き込
み、取り込み部５０１の動作を再開させ、主プロセッサ
１１０自体は取り込み対象領域１３１へのデータ転送を
再開する。今度は、主プロセッサ１１０はアドレスパタ
ーン「0x00FC****」へデータの格納し、取り込み部５０
１はそれらを第０モジュールに取り込み、演算部５０５
は第１，第２，第３モジュールへアクセスすることにな
る。以上が、主プロセッサと副プロセッサが並列協調動
作する第２の実施例である。

【００３１】以上説明したように、本実施例によれば、
上述した第１の実施例の効果に加えて、局所メモリを複
数のモジュールに分割しておくことにより、取り込み部
と演算部からの並列アクセスが可能となり、処理スピー
ドをさらに向上させることができる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
主プロセッサがデータ群を主プロセッサが格納する際
に、副プロセッサに必要なデータ群を副プロセッサが同
時に取り込むことができるので、副プロセッサへのデー
タ群取り込み処理時間を削減でき、処理スピードを向上
できる。さらに並列協調動作することにより、主プロセ
ッサと副プロセッサが並列に動作できるので、処理スピ
ードをさらに向上させることができる。

【図面の簡単な説明】

【図１】本発明の複合プロセッサシステムの基本概念図
である。

【図２】ＭＰＥＧ１などでの動きベクタの計算処理を説
明するための現画像と参照画像の例を示す図である。

【図３】本発明の第１の実施例における複合プロセッサ
システムの構成例を示す図である。

【図４】本発明の第２の実施例における副プロセッサの
構成例を示す図である。

【符号の説明】

１０：マクロブロック、１８：現画像、１９：参照画
像、２１、２２：矩形領域、１００：副プロセッサ、１
０１：取り込み部、１０２：局所メモリ、１０３：取り
込み領域、１０４：作業領域、１０５：演算部、１０
６：状態レジスタ、１０９：バスアクセス部、１１０：
主プロセッサ、１２０：キャッシュ、１２１：プロセッ
サバス、１３０：主メモリ、１３１：取り込み対象領
域、１４７：コマンドレジスタ、１４８：パターンレジ
スタ、１４９：マスクレジスタ、５００：副プロセッ
サ、５０１：取り込み部、５０２：局所メモリ、５０
５：演算部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主プロセッサと、前記主プロセッサの処
   理の一部を該主プロセッサの代わりに処理する副プロセ
   ッサとからなる複合プロセッサシステムにおいて、 前記主プロセッサから送出される書き込みデータを、該
   主プロセッサに接続されたデータ転送路から直接前記副
   プロセッサの局所メモリへ取り込む経路を設けたことを
   特徴とする複合プロセッサシステム。
2. 【請求項２】 前記主プロセッサから送出される書き込
   みデータを、前記主プロセッサの書き込みサイクルと並
   行かつ同時に前記副プロセッサの局所メモリに取り込む
   ようにしたことを特徴とする請求項１記載の複合プロセ
   ッサシステム。
3. 【請求項３】 前記副プロセッサの局所メモリを複数の
   モジュールに分割し、前記主プロセッサから書き込みデ
   ータを取り込むモジュールと前記副プロセッサの演算部
   からアクセスされるモジュールを異ならせ、前記書き込
   みデータの取り込みと前記演算部からのアクセスを同時
   に行うことを可能としたことを特徴とする請求項１また
   は２記載の複合プロセッサシステム。
4. 【請求項４】 前記副プロセッサは、動画像圧縮動きベ
   クトル計算を行うことを特徴とする請求項１，２，また
   は３記載の複合プロセッサシステム。