JPH11288951A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11288951A
JPH11288951A JP10104147A JP10414798A JPH11288951A JP H11288951 A JPH11288951 A JP H11288951A JP 10104147 A JP10104147 A JP 10104147A JP 10414798 A JP10414798 A JP 10414798A JP H11288951 A JPH11288951 A JP H11288951A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
semiconductor
adhesive layer
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10104147A
Other languages
English (en)
Inventor
Norihito Umehara
則人 梅原
Masazumi Amami
正純 雨海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP10104147A priority Critical patent/JPH11288951A/ja
Publication of JPH11288951A publication Critical patent/JPH11288951A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29005Structure
    • H01L2224/29007Layer connector smaller than the underlying bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32057Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】 【課題】 特にCOL構造の半導体装置に適用して好適
なる放熱性、耐クラック性及び量産性などに優れた半導
体装置を提供する。 【解決手段】本発明に係る半導体装置1は、電極パッド
の列を有する第一の面及び該第一の面と反対側の第二の
面を有する半導体チップ2と、上記第二の面に設けられ
る熱可塑性ポリイミド樹脂を主体とする接着層6と、複
数の導体リード4を備え、上記接着層6によって上記半
導体チップ2の第二の面に接着されるリードフレーム3
を備える。上記リードフレームの各導体リード4と上記
半導体チップ2の対応する電極パッドとは導体ワイヤ7
により電気的に接続される。パッケージ材8によって、
上記半導体チップ、上記リードフレーム及び上記導体ワ
イヤが封止され、半導体装置の外形が形成される。熱可
塑性ポリイミド樹脂を主体とする接着層6は、これを加
熱することにより両面が粘性を帯び、接着層としての特
性を示す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特にCOL構造の半導体装置に適用して好適なる放熱
性、耐クラック性及び量産性に優れた半導体装置及びそ
の製造方法に関する。
【0002】
【従来の技術】表面実装型の半導体装置のパッケージ構
造として、現在最も広く普及しているのは、QFP(Qua
d Flat Package)、TQFP(Thin Quad Flat Packag
e)、SOP(Small Out-line Package)などの、外部接続
端子としてリードフレームを用いたパッケージである。
リードフレームを用いたパッケージは、実装できる接続
端子数や小型化の面でBGA(Ball Grid Array)やCS
P(Chip Size Package)など後発のパッケージに比して
不利ではあるが、量産性、実装信頼性、低コストで実現
できるなどの面において優位性があり、今後もその需要
が見込まれている。
【0003】この種のリードフレームを用いたパッケー
ジにおいて、COL(Chip On Lead)と呼ばれる構造のパ
ッケージがある。COLにおいては、パッケージ内の半
導体チップは、リードフレームにより与えられる複数の
導体リードの先端によって支持される。図7に一般的な
COL構造を有するTQFP半導体装置を示した。リー
ドフレーム73の各導体リード74は、パッケージの周
辺から中央に向かって延びており、その先端の領域は半
導体チップ71の下に位置される。半導体チップ71
は、該チップと導体リード74との接触面の領域形状に
合わせてリング状に加工された耐熱性接着テープ75に
よってリードフレームに固定される。耐熱性接着テープ
として、従来、縮合型ポリイミド基材(商標名:カプト
ン、ユーピレックスなど)の両面に、熱硬化性又は熱可
塑性ポリイミドからなる接着層を設けた三層構造のもの
が用いられている。導体リード74の中間部位で導体ワ
イヤ76により半導体チップの各電極パッド72と各リ
ード74とがワイヤボンディングされる。COL構造の
パッケージにおいて、半導体チップから発生する熱は各
導体リードを伝って実装基板側に放熱されるので、ダイ
パッドを用いて半導体チップを支持する構造のパッケー
ジに比して、一般に放熱性の面で有利である。
【0004】
【発明が解決しようとする課題】しかしながら上記従来
のCOLパッケージにおいては、以下のようないくつか
の問題がある。 (1)上記耐熱性接着テープは、帯状テープを打ち抜き
によりリング状に加工して供給されるため、該打ち抜き
時の”だれ”を防止する目的から少なくともその基材の
厚みとして50μmが必要である。基材両面の接着層の厚
みは約25μmあることから、接着テープの厚みは100μm
に達する。テープの厚みはパッケージ全体の厚みに影響
を与え、上記100μmのテープがパッケージの薄型化の妨
げになっている。
【0005】(2)上記耐熱性接着テープとして用いら
れる縮合型ポリイミドは、300〜1000kg/mm2と弾性率が
比較的高い。上記導体ワイヤを半導体チップの電極パッ
ドに超音波ボンディングする際、キャピラリより伝えら
れる超音波エネルギは接着テープに吸収されてしまい、
これがボンディング不良を引き起こす原因となってい
る。
【0006】(3)一般に上記縮合型ポリイミドは、吸
湿し易い。例えば、カプトン及びユーピレックスの吸水
率(24hr)は夫々2.9℃及び1.3℃であり、平衡吸湿率(50R
H%)は夫々1.3%及び1.0%である。ポリイミドに含まれる
水分は、はんだリフロー時に水蒸気となって膨張し、パ
ッケージクラックを引き起こす。
【0007】(4)上記縮合型ポリイミドの熱伝導率
は、1kcal/m-hr-℃以下である。テープの厚みが100μm
を超える現状で、半導体チップに発生した熱を導体リー
ド側に効率的に逃がすという観点において、上記の熱伝
導率は十分なものとは言えない。
【0008】(5)上記接着テープの基材となる縮合型
ポリイミドと、接着層となる熱硬化性又は熱可塑性ポリ
イミドとの接着力は必ずしも十分なものでないことがわ
かっている。基材と接着層との間の剥離は、パッケージ
クラックの原因となる。
【0009】(6)上記耐熱性接着テープは、帯状テー
プを打ち抜きによりリング状に加工して供給される。接
着テープは、それが使用されるチップサイズに合わせて
加工されるため、チップサイズの異なる複数の製品ライ
ンナップに応じて、上記加工のための金型が必要とな
る。これは、量産の自由度の妨げとなる。更に、テープ
を打ち抜いて供給する方法においては、使用できない残
りが発生する。このような無駄は、半導体装置のコスト
に影響する。
【0010】従来の耐熱性接着テープを用いる限り、上
記種々の問題を回避することは困難であろう。従って本
発明は、上記従来の耐熱性接着テープを用いること無
く、半導体チップとリードフレームとを相互に接着する
新規なる接着層を備えた半導体装置を提供するものであ
る。
【0011】
【課題を解決するための手段】本発明は、特にCOL構
造の半導体装置に適用して好適なる放熱性、耐クラック
性及び量産性などに優れた半導体装置を提供する。尤
も、本発明はダイパッド上に半導体チップを搭載するよ
うな他の半導体装置においても適用可能である。本発明
に係る半導体装置は、電極パッドの列を有する第一の面
及び該第一の面と反対側の第二の面を有する半導体チッ
プと、上記第二の面に設けられる熱可塑性ポリイミド樹
脂を主体とする接着層と、複数の導体リードを備え、上
記接着層によって上記半導体チップの第二の面に接着さ
れるリードフレームを備える。上記リードフレームの各
導体リードと上記半導体チップの対応する電極パッドと
は導体ワイヤにより電気的に接続される。パッケージ材
によって、上記半導体チップ、上記リードフレーム及び
上記導体ワイヤが封止され、半導体装置の外形が形成さ
れる。
【0012】本発明においては、上記半導体装置と上記
リードフレームとの間の接着層を、熱可塑性ポリイミド
樹脂を主体として構成した点が重要である。熱可塑性ポ
リイミド樹脂を主体とする接着層は、これを加熱するこ
とにより両面が粘性を帯び、接着層としての特性を示
す。ここで、上記接着層は、半導体チップとリードフレ
ームとを接着するという機能を失わない限り、熱可塑性
ポリイミド樹脂に他の素材、例えばエポキシ樹脂を混在
させ、変成させることも可能である。
【0013】本発明はまた、上記熱可塑性ポリイミド樹
脂を主体とする層を含む半導体装置の製造方法を提供す
る。すなわち本発明に係る製造方法は、半導体チップの
裏面に熱可塑性ポリイミド樹脂を主体とする層を設けた
ものを用意する工程と、上記層を備えた半導体チップ
を、熱圧着により複数の導体リードを有するリードフレ
ーム上に接着する工程と、上記導体リードと上記半導体
チップとを、導体ワイヤにより電気的に接続する工程
と、上記半導体チップ、上記リードフレーム及び上記導
体ワイヤをパッケージ材で封止し、半導体装置の外形を
形成する工程とを含んでいる。
【0014】更に、好ましくは上記半導体チップの裏面
に熱可塑性ポリイミド樹脂を主体とする層を設けたもの
を用意する工程は、半導体ウェハの裏面と熱可塑性ポリ
イミド樹脂を主体とする層とを熱圧着により接着する工
程と、上記半導体ウェハを上記層と共に個々の半導体チ
ップの単位で切断する工程とを含んでいる。
【0015】上記方法は、従来の半導体装置において半
導体チップの裏面に接着層を提供する前述した方法と
は、全く異なる方法を提供する。本方法によれば、多種
の打ち抜き用金型を用意する必要が無く、接着テープの
無駄もほとんど無くなる。
【0016】
【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。図1は本発明に係るLOC構造の半
導体装置の断面図である。半導体装置1は、半導体チッ
プ2及びリードフレーム3を有する。リードフレーム3
は、半導体装置1の屋内外に延びる、外部接続端子とし
ての多数の導体リード4を備える。この図では明らかで
はないが半導体装置1は、平面的に略正方形状の外形を
有しており、上記各導体リード4の一端はそれぞれが該
パッケージの中央に向かって延び、他端は該パッケージ
の四辺に向かって放射状に延びてパッケージの外側に位
置している。本書では、上記内側に向かう導体リードの
一端をインナーリードと呼び、また外側に露出している
導体リードの他端をアウターリードと呼ぶ。導体リード
4の上記インナーリードは、互いに近づく方向に延びて
おり、それによって、相互の間に隙間はあるが支承能力
のある載置面5が形成される。半導体チップ2は、この
載置面5上に固定される。
【0017】上記半導体チップ2を上記インナーリード
による載置面5上に固定する手段として、厚さ5〜20μm
の熱可塑性ポリイミド樹脂よりなる接着層6が用いられ
る。熱可塑性ポリイミド樹脂よりなる接着層6を挟ん
で、半導体チップ2とリードフレーム3を熱圧着するこ
とにより、これらが相互に接着される。熱圧着は、雰囲
気温度を一定に保ちながら、チップとリードフレームと
を両側から押圧することにより行う。接着層6の表面は
常温(100℃以下)では粘性を示さないが、加熱すること
により粘性を帯び接着面として機能する。接着層6に粘
性を与えるための適正な雰囲気温度は、150〜350℃であ
る。熱圧着の後、常温で放置することにより接着層6の
表面は硬化し、半導体チップ2とリードフレーム3とが
安定的に接合される。後述する製造工程で明らかにされ
るように、実施例においては接着層6を半導体チップ2
と共に、リードフレーム3上に供給する。尤も、リード
フレーム3側に接着層6を先に貼り付け、この上に半導
体チップ2を搭載するようにしてもよい。
【0018】半導体チップ2の電極パッドと導体リード
4との接続は、導体ワイヤ7をボンディングすることに
より実現される。ここで導体リード4の導体ワイヤ7の
接続点に、その接続信頼性を向上させる目的で、銀めっ
きを施すことが一般的に行われる。半導体装置1の外形
は、モールド樹脂によるパッケージ材8により形成され
る。アウターリードを除くリードフレーム3の他の領
域、半導体チップ2及び導体ワイヤ7の全てがパッケー
ジ材8によって覆われている。半導体チップ2は、パッ
ケージ材8の厚さ方向における中央に位置しており、ま
たアウターリードはパッケージ材8の同じく中央の位置
から引き出されている。これは、リードフレーム3のイ
ンナーリードを下方にいくらかオフセットさせ、その先
端が半導体チップ2の下面側に来るようにしたことで実
現されている。
【0019】図2は図1の半導体装置に用いられるリー
ドフレーム3の平面図を示している。図ではリードフレ
ーム3のインナーリードの領域、すなわちパッケージ材
8内の領域のみが示され、アウターリードの領域は省略
されている。外側から内側に向かって延びる多数のイン
ナーリード10によって、半導体チップの載置面5が形
成されている。図において半導体チップ2の外形線Aを
破線により示した。外形線Aの内側に位置するインナー
リード10の領域が、モールド前のチップを支承するた
め機能する。上記領域は、図1の接着層6を介して半導
体チップ2の裏面に接着される。
【0020】図3は半導体チップ2とインナーリード1
0との接合状態をより具体的に示す、図2のIII−III線
における拡大断面図である。図では間隔を空けて配置さ
れた各インナーリード10の上半部が接着層である熱可
塑性ポリイミド樹脂の層6の中に埋もれている状態が示
されている。熱により軟化した接着層6に各インナーリ
ード10が押し付けられることにより、このような状態
が達成される。その結果、硬化後の接着層6とインナー
リード10との間の接着力は極めて高いものとなる。更
にこのような構造によって、各リード間には絶縁層が介
在することとなり、相互間の予期せぬショート(特にモ
ールド注入時の圧力によるもの)が回避される。
【0021】次に図4及び図5に従って、本発明に係る
半導体装置の製造工程の一例を示す。以下に説明する図
4の工程において、半導体チップをダイシングする前の
段階、すなわちシリコンウェハの段階で、熱可塑性ポリ
イミド樹脂の層をウェハ裏面に形成する点に特に留意さ
れたい。最初の工程において、熱可塑性ポリイミド樹脂
20を高温にて溶融し、耐熱性基材21上にコータ等を
用いて塗布したものを用意する。そして、この上に既に
回路を形成したシリコンウェハ22を熱圧着により接着
し、積層体23を得る(工程(A))。図示しない熱圧着ツ
ールで基材21及びウェハ22を0.5〜2Kg程度の荷重で
挟み込み、250〜350℃の温度で1〜3秒の熱圧着を行な
う。加熱によりウェハ22との界面における熱可塑性ポ
リイミドは溶融し、ウェハ22と熱可塑性ポリイミド樹
脂の層20とが一体となる。基材21上に塗布する熱可
塑性ポリイミド樹脂20の厚みは、5〜20μm程度が適当
である。また、耐熱性基材21の表面は、熱可塑性ポリ
イミド樹脂との接着力をコントロールするために表面処
理を施すことが好ましい。
【0022】工程(B)で、軟質樹脂フィルム24上に感
圧性接着剤25を備えてなるダイシングテープ26上
に、工程(A)の積層体23を貼り付ける。工程(C)で、
上記積層体23、すなわちウェハ22、熱可塑性ポリイ
ミド層20及び耐熱性基材21を、ダイシングソー27
を用いて個々の半導体チップ28にダイシングする。図
示しないコレットを用いて分離された半導体チップ28
をピックアップする(工程(D))。この際、熱可塑性ポリ
イミドの層20と耐熱性基材21との界面における接着
力は、他の界面、すなわち半導体チップ28と熱可塑性
ポリイミドの層20との界面、及び耐熱性基材21と感
圧性接着剤25との界面におけるそれと比して弱いの
で、この界面において剥離が起こる。これにより、熱可
塑性ポリイミドの層20は半導体チップ28と共に次工
程へ供給されることとなる。本発明は、他の方法により
半導体チップの裏面に熱可塑性ポリイミド樹脂の層を形
成する場合も含む。ウェハの裏面にスピンコート法を用
いて、液体状の熱可塑性ポリイミドを塗布し、これをダ
イシングテープ上で個々の半導体チップに切り離す方法
がある。この方法によれば図4の工程において熱可塑性
ポリイミドの層を供給するための耐熱性基材21が不要
となる。何れの方法を用いる場合にも、要求されるチッ
プサイズに応じた熱可塑性ポリイミド樹脂による接着層
が得られる。従来のように個々のチップサイズに応じた
各種の製造工具を用意する必要がない。
【0023】次に、先に形成された接着層付き半導体チ
ップ28は、図5に示す半導体装置の組立て工程に引き
渡される。図5の工程(A)で、半導体チップ28は、別
の工程で用意されたリードフレーム30に搭載され、熱
圧着される。銅板を打ち抜いてリードフレームを形成
し、その後金型でインナーリードにオフセットを与えて
リードフレーム30を得る。図示しない熱圧着ツールで
半導体チップ28及びリードフレーム30を0.5〜2Kg程
度の荷重で挟み込み、250〜350℃の温度で1〜3秒の熱圧
着を行なう。加熱によりインナーリードとの界面におけ
る熱可塑性ポリイミド20は溶融し、半導体チップ28
はリードフレーム30上に固定される。工程(B)で、導
体ワイヤ31により半導体チップ28の電極パッドとリ
ードフレーム30のインナーリードとを、超音波その他
の方法を用いてボンディングする。次の工程(C)で、上
記半導体チップ28を搭載したリードフレームをモール
ド金型内に移送し、モールド樹脂によるパッケージング
32を施す。最後に、パッケージから突出したリードフ
レームのトリミング及びフォーミングを行って、工程
(D)に示す半導体装置33を得る。
【0024】図6は、熱可塑性ポリイミド樹脂からなる
接着層の他の供給方法を示す本発明による一実施形態を
示している。本実施形態においては、その製造工程にお
いて、熱可塑性ポリイミド樹脂からなる接着テープ40
が、半導体チップにではなく、リードフレーム41の側
から供給される。接着テープ40は、半導体チップの載
置領域に合わせて配置された環状のテープである。図で
はその4分の1が示されている。半導体チップは、この
接着テープ40上に熱圧着される。接着テープ40をリ
ードフレーム側に供給する利点は、チップ接着前のイン
ナーリード相互のばらつきを抑えることができる点にあ
る。上記環状テープ40をリードフレーム側に供給する
方法として以下の方法が採用される。すなわち耐熱性基
材の一面に熱可塑性ポリイミド樹脂を塗布し、これを環
状に打ち抜いたものを用意する。これをリードフレーム
41に熱圧着し、耐熱性基材を剥離する。これによって
図に示す環状テープ40が得られる。
【0025】
【実施例】次に、本発明の一実施例を示す。実施例とし
てガラス転移点の異なる2種類の熱可塑性ポリイミド樹
脂を用い、3種類の厚みの接着層を形成して、その耐ク
ラック性を評価した。評価の対象として、1.0mm厚、14m
m角のTQFP(チップサイズ8mm角)を用い、85℃/85%で
168時間吸湿後、VPS(Vapor Phase Soldering)を3回
行った。計60個のサンプルで、クラックが発生したもの
は皆無であった。結果を表1に示す。なお、ここで示す
熱可塑性ポリイミドの厚みは、リードフレーム接着前の
半導体チップ裏面に形成された厚みである。
【0026】
【表1】
【0027】以上、本発明の実施形態及び実施例につい
て説明したが、本発明の範囲はこれらに記載された事項
に限定されない。本発明は、特許請求の範囲の記載に基
づいて解釈され、上記実施形態記載事項以外の改良、変
更が可能である。本発明は、上記実施形態において示し
たTQFP以外のリードフレームを用いたSOP、QF
P等のパッケージ構造を有する半導体装置においても適
用可能である。
【0028】
【発明の効果】本発明により以下のような効果が得られ
る。 (1)半導体チップとリードフレームとを接合する接着
層を20μm以下に抑えることができる。接着層を薄くす
ることができることによって、パッケージ自体の薄型化
が促進される。
【0029】(2)薄型化された熱可塑性ポリイミド樹
脂による接着層により、ワイヤボンディングの際の超音
波エネルギーの伝達効率が向上し、ボンディング不良率
が改善される。
【0030】(3)縮合型ポリイミドに比して吸湿し難
い熱可塑性ポリイミド樹脂を接着層として用いることに
より、リフロー時のパッケージクラックの発生率を低減
することができる。
【0031】(4)熱可塑性ポリイミドを用いることに
より、接着層を20μm以下にすることができるので、半
導体チップからの熱をより効率的にリードフレーム側へ
導くことができ、その結果、チップの熱の放散性が改善
される。
【0032】(5)熱可塑性ポリイミド樹脂による接着
層は1層により構成されるため、従来の3層構造の接着
層で問題となっている層間剥離によるパッケージクラッ
クの問題を回避できる。
【0033】(6)本発明に係る半導体装置の製造方法
によれば、従来のように個々のチップサイズに応じた各
種の製造工具を用意する必要がない。接着層は半導体チ
ップのダイシングの際に、これと共に適当な大きさにダ
イシングされ、要求されるチップサイズに応じた接着層
が得られる。その結果、半導体装置の生産効率が改善さ
れる。
【0034】(7)使用される熱可塑性ポリイミド樹脂
のほとんどを接着層として供給することができるので、
材料の無駄が無くなり、結果として半導体装置のコスト
が低減される。
【図面の簡単な説明】
【図1】本発明をLOC構造の半導体装置に適用した一
実施形態の断面図である。
【図2】図1の半導体装置に用いられるリードフレーム
の平面図である。
【図3】半導体チップとインナーリードとの接合状態を
より具体的に示す図2III−III線における拡大断面図で
ある。
【図4】本発明に係る半導体装置の製造工程の一例を示
す工程図であり、半導体ウェハを個々のチップに切り出
すまでの工程を示したものである。
【図5】本発明に係る半導体装置の製造工程の一例を示
す工程図であり、半導体装置の組立て工程を示したもの
である。
【図6】熱可塑性ポリイミド樹脂からなる接着層の他の
供給方法を示す本発明による一実施形態を示す平面図で
ある。
【図7】従来の一般的なCOL構造を有するTQFP半
導体装置を示す断面図である。
【符号の説明】
1 半導体装置 2 半導体チップ 3 リードフレーム 4 導体リード 5 載置面 6 接着層 7 導体ワイヤ 8 パッケージ材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 23/28 H01L 23/12 L 23/29 23/30 B 23/31

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 電極パッドの列を有する第一の面及び該
    第一の面と反対側の第二の面を有する半導体チップと、 上記第二の面に設けられる熱可塑性ポリイミド樹脂を主
    体とする接着層と、 複数の導体リードを備え、上記接着層によって上記半導
    体チップの第二の面に接着されるリードフレームと、 上記リードフレームの各導体リードと上記半導体チップ
    の対応する電極パッドとを電気的に接続する導体ワイヤ
    と、 上記半導体チップ、上記リードフレーム及び上記導体ワ
    イヤを封止し、半導体装置の外形を形成するパッケージ
    材と、を備えた半導体装置。
  2. 【請求項2】 上記接着層の厚さが20μm以下である請
    求項1記載の半導体装置。
  3. 【請求項3】 上記接着層が上記半導体チップの第二の
    面の全域に亘って設けられたものである請求項1又は2
    記載の半導体装置。
  4. 【請求項4】 上記半導体チップと上記接着層とは熱圧
    着により相互に接着されるものである請求項1、2又は
    3記載の半導体装置。
  5. 【請求項5】 上記半導体チップと上記接着層とは熱圧
    着により相互に接着されるものである請求項1、2、3
    又は4記載の半導体装置。
  6. 【請求項6】 上記各導体リードの一端が上記半導体チ
    ップの第二の面下に延びて、上記接着層に接着されるも
    のである請求項1、2、3、4又は5記載の半導体装
    置。
  7. 【請求項7】 半導体チップの裏面に熱可塑性ポリイミ
    ド樹脂を主体とする層を設けたものを用意する工程と、 上記層を備えた半導体チップを、熱圧着により複数の導
    体リードを有するリードフレーム上に接着する工程と、 上記導体リードと上記半導体チップとを、導体ワイヤに
    より電気的に接続する工程と、 上記半導体チップ、上記リードフレーム及び上記導体ワ
    イヤをパッケージ材で封止し、半導体装置の外形を形成
    する工程と、を含む半導体装置の製造方法。
  8. 【請求項8】 上記半導体チップの裏面に熱可塑性ポリ
    イミド樹脂を主体とする層を設けたものを用意する工程
    は、 半導体ウェハの裏面と熱可塑性ポリイミド樹脂を主体と
    する層とを熱圧着により接着する工程と、 上記半導体ウェハを上記層と共に個々の半導体チップの
    単位で切断する工程と、を含む請求項7記載の半導体装
    置の製造方法。
  9. 【請求項9】 上記半導体チップの裏面に熱可塑性ポリ
    イミド樹脂を主体とする層を設けたものを用意する工程
    は、 耐熱性基材上に熱可塑性ポリイミド樹脂を主体とする層
    を形成する工程と、 半導体ウェハの裏面を上記層上に熱圧着により接着する
    工程と、 上記半導体ウェハを固定した上記耐熱基材を、接着面を
    有するダイシングテープ上に接着する工程と、 上記半導体ウェハを上記層と共に個々の半導体チップの
    単位で切断する工程と、を含む請求項7記載の半導体装
    置の製造方法。
  10. 【請求項10】 上記半導体チップの裏面に設けられる
    上記層の厚さが、20μm以下である請求項7、8又は9
    記載の半導体装置の製造方法。
JP10104147A 1998-03-31 1998-03-31 半導体装置及びその製造方法 Withdrawn JPH11288951A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10104147A JPH11288951A (ja) 1998-03-31 1998-03-31 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10104147A JPH11288951A (ja) 1998-03-31 1998-03-31 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH11288951A true JPH11288951A (ja) 1999-10-19

Family

ID=14372981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10104147A Withdrawn JPH11288951A (ja) 1998-03-31 1998-03-31 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH11288951A (ja)

Similar Documents

Publication Publication Date Title
JP3839323B2 (ja) 半導体装置の製造方法
KR101469770B1 (ko) 전력 소자 패키지 및 그 제조 방법
JP2001015679A (ja) 半導体装置及びその製造方法
US20120217657A1 (en) Multi-chip module package
JP2625654B2 (ja) 半導体装置およびその製造方法
KR100268505B1 (ko) 캐리어 필름
JP2895920B2 (ja) 半導体装置及びその製造方法
JPH10214921A (ja) ボールグリッドアレイ半導体パッケージ用部材、その製造方法、及びボールグリッドアレイ半導体パッケージの製造方法
JP2501953B2 (ja) 半導体装置
JPH0384958A (ja) マルチチップパッケージの製造方法
CN115116860A (zh) 芯片封装方法及芯片
JP2004128339A (ja) 半導体装置の製造方法
JPH07176664A (ja) 半導体装置およびその製造方法
KR100487135B1 (ko) 볼그리드어레이패키지
JPH11288951A (ja) 半導体装置及びその製造方法
JPH11289040A (ja) リードフレーム及びこれを用いた半導体装置
JPS6313337A (ja) 半導体素子の実装方法
JP2006013555A (ja) 半導体装置
JP4123131B2 (ja) 半導体装置
JPH07263487A (ja) 半導体装置の製造方法
JP4668729B2 (ja) 半導体装置の製造方法
JP2675077B2 (ja) 半導体装置用リードフレーム
JP2009100004A (ja) 半導体装置の製造方法
JPH1074854A (ja) 半導体パッケージの形成方法
JP2000133762A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050607