JPH11286136A

JPH11286136A - 光記録ヘッド用位置補正回路

Info

Publication number: JPH11286136A
Application number: JP8885998A
Authority: JP
Inventors: Satoru Yamada; 識山田; Yukio Nakamura; 幸夫中村; Kazuo Tokura; 和男戸倉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-04-01
Filing date: 1998-04-01
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】露光位置のずれをＬＥＤチップ単位で調整す
ることができる電子写真用ＬＥＤ記録ヘッドを提供す
る。【解決手段】印刷データは、シフトレジスタ回路１０
１を介してラッチ回路１０２にラッチされる。そして、
ゲート回路１０３が開いたときに、この印刷データに基
づいてドライバ回路１０４がＬＥＤアレイチップ１０５
の各ＬＥＤ素子１０５−１〜１０５−ｎを駆動する。位
置補正メモリ１０６には、ＬＥＤアレイチップ１０５の
取付誤差の大きさを示す位置補正データが格納されてい
る。そして、一致回路１０８が、この位置補正データが
示す誤差の大きさに対応する時間だけタイミングをずら
して、ゲート回路１０３の開閉を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば電子写真
プリンタの露光源等として使用される光記録ヘッドの位
置補正回路に関するものである。

【０００２】

【従来の技術】従来より、電子写真プリンタの露光源等
に使用される光記録ヘッドとして、ＬＥＤ(Light Emitt
ing Diode)アレイを用いたＬＥＤヘッド等が知られてい
る。

【０００３】周知のように、電子写真プリンタでは、露
光源を用いて感光ドラムの表面に静電潜像を形成し、こ
の静電潜像を現像することにより、画像記録を行う。露
光源としてＬＥＤヘッドを用いた場合、１主走査ライン
分の静電潜像が同時に形成される。

【０００４】電子写真プリンタにおいて、高品質の画像
記録を行うためには、静電潜像を形成する際に、露光位
置（すなわち静電潜像における画素位置）を、高精度に
制御する必要がある。特に、複数個（通常は４個）のＬ
ＥＤヘッドを用いたカラー電子写真プリンタにおいて
は、画素位置のずれが発生すると、４色（シアン、マゼ
ンダ、イエロー、ブラック）の重ね合わせ精度が悪化し
て色ずれを起こし、画質が低下する。

【０００５】ＬＥＤヘッドによる露光位置を高精度に制
御するための技術としては、例えば特開平４−１４８９
４８号公報に掲載されたものが知られている。

【０００６】この文献に掲載された技術では、ＬＥＤヘ
ッドの取り付け位置のずれを調整することにより、露光
位置のずれを抑制している。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
文献に掲載された技術では、ＬＥＤヘッド全体としての
位置ずれを調整するだけであるため、このＬＥＤヘッド
に対するＬＥＤアレイチップの取り付け誤差に起因する
位置ずれや、レンズアレイの結像ひずみに起因する位置
ずれを抑制することができないという欠点があった。

【０００８】上述の文献にも記載されているように、Ｌ
ＥＤヘッドのＬＥＤアレイは、複数のＬＥＤ素子を有す
るＬＥＤアレイチップを配線基板上に配列することによ
って構成されている。このため、製造段階での取り付け
誤差によって、ＬＥＤアレイチップ単位での位置ずれが
発生するので、ＬＥＤ素子列には理想直線からのずれが
存在する。このようなずれは、ＬＥＤヘッド全体として
の位置ずれを調整しても抑制できない。

【０００９】また、ＬＥＤヘッドでは、ＬＥＤ光を感光
ドラム上に結像するためにレンズアレイが使用される
が、このレンズアレイによる結像線には、レンズアレイ
の製造ばらつきに起因して、理想直線からの歪みが発生
する。このような歪みも、ＬＥＤヘッド全体としての位
置ずれを調整しても抑制できない。

【００１０】このような理由により、露光位置のずれを
光記録ヘッド全体としてではなく、チップ単位で調整す
ることができる技術が嘱望されていた。

【００１１】

【課題を解決するための手段】（１）第１の発明に係る
光記録ヘッド用位置補正回路は、複数個の駆動回路を有
する光記録ヘッド用位置補正回路に関するものである。

【００１２】そして、駆動回路のそれぞれが、印刷デー
タを一時的に記憶するｎビット（ｎは自然数）の印刷デ
ータ記憶手段と、この印刷データ記憶手段に保持された
印刷データをゲート制御信号に応じて並列に出力するｎ
ビットのゲート手段と、このゲート回路から入力した印
刷データに基づいてｎ個の発光素子を駆動するｎビット
の駆動手段と、外部から入力した補正データに基づい
て、ゲート制御信号を所定時間遅延させてゲート手段に
出力する位置補正手段とを備える。

【００１３】このような発明によれば、発光素子の位置
ずれに応じて発光タイミングを遅延させることにより、
露光位置のずれを調整することができる。

【００１４】（２）第２の発明に係る光記録ヘッド用位
置補正回路は、複数個の駆動回路を有する光記録ヘッド
用位置補正回路に関するものである。

【００１５】駆動回路のそれぞれが、ｑ行分の印刷デー
タ（ｑは２以上の自然数）をｎビット（ｎは自然数）ず
つ一時的に記憶し、外部から入力した補正データに基づ
いていずれかの行の印刷データを出力する印刷データ記
憶手段と、この印刷データ記憶手段に保持された印刷デ
ータを、ゲート制御信号に応じて並列に出力するｎビッ
トのゲート手段と、このゲート回路から入力した印刷デ
ータに基づいてｎ個の発光素子を駆動するｎビットの駆
動手段と、外部から入力した補正データに基づいて、ゲ
ート制御信号を所定時間遅延させてゲート手段に出力す
る位置補正手段とを備える。

【００１６】このような発明によれば、ｑ行分のデータ
を印刷データ記憶手段に記憶させる構成としたので、発
光素子の位置ずれがｑ行分に相当するような場合でも、
発光素子の位置ずれに応じて発光タイミングを遅延させ
ることができ、露光位置のずれを調整することができ
る。

【００１７】（３）第３の発明に係る光記録ヘッド用位
置補正回路は、ｑ行分の印刷データ（ｑは２以上の自然
数）を、発光素子の位置ずれに応じてｑ×ｐ行の印刷デ
ータ（ｐは２以上の自然数）に変換する補正手段と、こ
の補正手段から入力された印刷データを記憶するｎビッ
ト（ｎは自然数）の印刷データ記憶手段と、この印刷デ
ータ記憶手段に保持された印刷データをゲート制御信号
に応じて並列に出力するｎビットのゲート手段と、この
ゲート回路から入力した印刷データに基づいてｎ個の発
光素子を駆動するｎビットの駆動手段と、１行分の記録
周期を１／ｐ倍に分周することによってゲート制御信号
を生成する分周手段とを有する、複数個の駆動回路とを
備える。

【００１８】このような発明によれば、位置補正のため
の処理を施した印刷データを取り込むことにより、発光
素子の位置ずれに応じて発光タイミングを遅延させるこ
とができ、露光位置のずれを調整することができる。

【００１９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。

【００２０】第１の実施の形態まず、この発明の第１の実施の形態に係る光記録ヘッド
およびその駆動回路について、図１〜図３を用いて説明
する。

【００２１】図１は、この実施の形態に係る光記録ヘッ
ド用位置補正回路の構成を概略的に示す回路図である。

【００２２】この光記録ヘッドは、直列に接続されたｍ
個の駆動回路１００−１，１００−２，・・・，１００
−ｍを備えている（図１では駆動回路１００−１，１０
０−２のみを示している）。

【００２３】各駆動回路１００−１〜１００−ｍにおい
て、シフトレジスタ回路１０１は、図示しないｎ段のレ
ジスタを備えている。シフトレジスタ回路１０１は、ク
ロック信号ＣＬＫのタイミングに従って、外部（または
前段のシフトレジスタ回路１０１）から印刷データＤＡ
ＴＡをシリアルに入力する。入力された印刷データは、
シフトレジスタ回路１０１内の各レジスタからパラレル
に出力される。

【００２４】ラッチ回路１０２は、図示しないｎ個のラ
ッチを備えており、ロード信号ＬＯＡＤのタイミングに
従って、シフトレジスタ回路１０１が出力するｎ個の印
刷データをパラレルにラッチする。

【００２５】ゲート回路１０３は、図示しないｎ個のＡ
ＮＤ素子を備えている。そして、これらのＡＮＤ素子の
一方の入力端子はＡＮＤ素子１０９の出力信号（ゲート
制御信号）を入力し、また、各ＡＮＤ素子の他方の入力
端子はラッチ回路１０２の出力データを入力する。

【００２６】ドライバ回路１０４は、図示しないｎ個の
ドライバを備えている。これらのドライバは、入力端が
ゲート回路１０３を構成するＡＮＤ素子の出力端子に接
続されており、出力端がＬＥＤ素子１０５−１〜１０５
−ｎのいずれかに接続されている。このドライバ回路１
０４は、各ＡＮＤ素子の出力がオン（例えばハイレベ
ル）のときに、ＬＥＤアレイ１０５に設けられたＬＥＤ
素子１０５−１〜１０５−ｎのいずれかに駆動電流を提
供する。

【００２７】位置補正メモリ１０６は、クロック信号Ｃ
ＬＫのタイミングで位置補正データＰ（この実施の形態
では２ビットとする）を取り込んで内部に記憶するとと
もに、記憶された位置補正データを出力する。

【００２８】２進カウンタ回路１０７は、ストローブ信
号ＳＴＢを外部から入力して、４個の信号ＳＴＢ１，Ｓ
ＴＢ２，ＳＴＢ３，ＳＴＢ４を出力する。図２を用いて
後述するように、この２進カウンタ回路１０７は、スト
ローブ信号ＳＴＢを一回入力する度に、信号ＳＴＢ１，
ＳＴＢ２，ＳＴＢ３，ＳＴＢ４を交互に出力する。

【００２９】一致回路１０８は、位置補正メモリ１０６
が出力する位置補正データと２進カウンタ回路１０７の
出力信号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４とを
入力する。そして、これらの信号の示す値が一致したと
きに、出力信号をオンにする。

【００３０】ＡＮＤ素子１０９は、一方の入力端から一
致回路１０８の出力信号を入力し、他方の入力端からス
トローブ信号ＳＴＢを入力して、論理和値を出力する。

【００３１】次に、図１に示した駆動回路１００−１〜
１００−ｍの動作について、図２のタイミングチャート
を用いて説明する。

【００３２】この駆動回路１００−１〜１００−ｍの位
置補正メモリ１０６には、予め、２ビットの位置補正デ
ータが格納される。この実施の形態では、この補正デー
タを以下のようにして作成する。

【００３３】まず、ＬＥＤアレイ１０５ごとに、位置ず
れの大きさを任意の方法で測定し、この位置ずれの大き
さΔＬを、画素１行分の長さＬを基準にして４段階に分
類する。そして、この分類結果に応じ、表１に示したよ
うにして、位置補正データの値を決定する。この位置補
正データは、ＬＥＤアレイ１０５ごと（従って駆動回路
ごと）に決定される。

【００３４】そして、このようにして決定された位置補
正データを、各位置補正メモリ１０６に格納する。これ
により、位置補正メモリ１０６は、この位置補正データ
を出力する。

【００３５】

【表１】

【００３６】続いて、シフトレジスタ回路１０１に、ク
ロック信号ＣＬＫのタイミングに従って、ｎ×ｍ個の印
刷データがシリアルに入力される（図２参照）。そし
て、ｎ×ｍ個の印刷データが各シフトレジスタ回路１０
１に取り込まれると、ロード信号ＬＯＡＤ（クロックパ
ルス）が各ラッチ回路１０２に入力される。これによ
り、各ラッチ回路１０２が、印刷データをパラレルにラ
ッチする。

【００３７】次に、２進カウンタ回路１０７にストロー
ブ信号ＳＴＢが一定周期で入力される。この周期は、Ｌ
ＥＤ素子１０５−１〜１０５−ｎが感光ドラムに静電潜
像を書き込む際の画素１行分の書き込み周期の４分の１
に設定される。これにより、図２に示したように、２進
カウンタ回路１０７から、信号ＳＴＢ１，ＳＴＢ２，Ｓ
ＴＢ３，ＳＴＢ４がストローブ信号ＳＴＢと同周期で交
互にオンする（すなわちハイレベルになる）。

【００３８】一致回路１０８は、位置補正データと信号
ＳＴＢ１〜ＳＴＢ４とを比較する。この実施の形態で
は、信号ＳＴＢ１がオンしている状態は位置補正データ
の「００」に、信号ＳＴＢ２がオンしている状態は位置
補正データの「０１」に、信号ＳＴＢ３がオンしている
状態は位置補正データの「１０」に、信号ＳＴＢ４がオ
ンしている状態は位置補正データの「１１」に対応す
る。上述したように、例えば位置補正データの値が「１
０」の場合、一致回路１０８は、信号ＳＴＢ３がオンの
ときに、出力信号Ｃをハイレベルにする。これにより、
信号ＳＴＢ３がオンしている期間中、ＡＮＤ素子１０９
の出力はハイレベルとなる。従って、この期間中、ゲー
ト回路１０３の各ゲートが開き、ドライバ回路１０４に
よって各ＬＥＤ素子１０５−１〜１０５−ｎが駆動され
る。

【００３９】このようにして１行目の画素についての静
電潜像の記録が終了すると、これと同様にして、２行目
以降の書き込み動作が繰り返される。

【００４０】次に、このような動作によってＬＥＤ記録
ヘッドによる露光位置のずれを調整できる理由につい
て、図３の概念図を用いて説明する。なお、ここでは、
説明を簡単にするために、ＬＥＤアレイ１０５の個数を
２６（すなわちｍ＝２６）とする。図３において、チッ
プ番号１〜２６は、それぞれＬＥＤアレイの番号（駆動
回路１００−１〜１００−２６に対応させて付される）
を示している。

【００４１】上述したように、この実施の形態では、Ｌ
ＥＤアレイ１０５ごとに位置ずれを測定して、この位置
ずれの大きさΔＬを４段階に分類する。この状態を、図
３（Ａ）に概念的に示す。同図において、ａ，ｂ，ｃ，
ｄは、表１の分類ａ，ｂ，ｃ，ｄに対応する。また、図
３（Ａ）の各駆動回路１００−１〜１００−２６に格納
すべき位置補正データの値を、表２に示す。

【００４２】

【表２】

【００４３】ここで、上述したように、位置ずれが分類
ａに属するＬＥＤアレイ１０５は、位置補正データが
「００」となるので、２進カウンタ回路１０７の出力信
号ＳＴＢ１（図２参照）に対応してオンする。この実施
の形態の場合は、図３（Ｂ）に斜線で示したように、チ
ップ番号１，２，３，１９，２０，２１のＬＥＤアレイ
１０５が信号ＳＴＢ１のタイミングでオンする。

【００４４】次に、位置ずれが分類ｂに属するＬＥＤア
レイ１０５は、位置補正データが「０１」となるので、
２進カウンタ回路１０７の出力信号ＳＴＢ２（図２参
照）に対応してオンする。この実施の形態の場合は、図
３（Ｃ）に斜線で示したように、チップ番号４，５，１
６，１７，１８，２２，２３，２４のＬＥＤアレイ１０
５が信号ＳＴＢ２のタイミングでオンする。

【００４５】続いて、位置ずれが分類ｃに属するＬＥＤ
アレイ１０５は、位置補正データが「１０」となるの
で、２進カウンタ回路１０７の出力信号ＳＴＢ３（図２
参照）に対応してオンする。この実施の形態の場合は、
図３（Ｄ）に斜線で示したように、チップ番号６，７，
８，９，１０，１４，１５，２５，２６のＬＥＤアレイ
１０５が信号ＳＴＢ３のタイミングでオンする。

【００４６】最後に、位置ずれが分類ｄに属するＬＥＤ
アレイ１０５は、位置補正データが「１１」となるの
で、２進カウンタ回路１０７の出力信号ＳＴＢ４（図２
参照）に対応してオンする。この実施の形態の場合は、
図３（Ｅ）に斜線で示したように、チップ番号１１，１
２，１３のＬＥＤアレイ１０５が信号ＳＴＢ４のタイミ
ングでオンする。

【００４７】以上のような制御により、感光ドラム上に
静電潜像として記録される画素の分布は、図３（Ｆ）に
示したようになる。すなわち、静電潜像の画素は、画素
１行分の幅の４分の１以内のばらつきに抑えられる。

【００４８】このように、この実施の形態によれば、Ｌ
ＥＤアレイ１０５の位置ずれに起因する静電潜像の画素
ばらつきを、チップ単位で調整することができる。そし
て、この画素ばらつきを、従来の約４分の１に抑制する
ことができる。

【００４９】なお、この実施の形態では、ＬＥＤアレイ
１０５の取付位置のずれを４分類した場合について説明
したが、分類の数は、位置補正メモリ１０６および２進
カウンタ回路１０７のビット数を変更すること等によ
り、任意に定め得る。

【００５０】また、この実施の形態では、ＬＥＤアレイ
１０５の取付位置のずれを調整する場合を例にとって説
明したが、レンズアレイの結像線の歪みに起因する静電
潜像の画素ばらつきを調整するためにこの発明を適用す
ることも可能である。この場合には、レンズアレイの結
像線の歪みに対応させて位置補正データを作成すればよ
い。さらに、ＬＥＤアレイ１０５の取付位置のずれとレ
ンズアレイの結像線の歪みとを両方考慮して画素位置の
調整を行うことも可能である。

【００５１】第２の実施の形態次に、この発明の第２の実施の形態に係る光記録ヘッド
およびその駆動回路について、図４〜図６を用いて説明
する。

【００５２】図４は、この実施の形態に係る光記録ヘッ
ド用位置補正回路の構成を概略的に示す回路図である。
同図において、図１と同じ符号を付した構成部は、それ
ぞれ図１の場合と同じものを示している。

【００５３】この実施の形態に係る駆動回路４００−１
〜４００−ｍは、主に、３段のラッチ回路４０２，４０
３，４０４を備えている点およびデータ選択ゲート回路
４０５を備えている点等で、上述の第１の実施の形態と
異なる。

【００５４】第１のラッチ回路４０２は、図示しないｎ
個のレジスタを備えており、ロード信号ＬＯＡＤのタイ
ミングに従って、シフトレジスタ回路１０１が出力する
ｎ個の印刷データをパラレルにラッチする。

【００５５】第２のラッチ回路４０３は、図示しないｎ
個のレジスタを備えており、ロード信号ＬＯＡＤのタイ
ミングに従って、第１のラッチ回路４０２が出力するｎ
個の印刷データをパラレルにラッチする。

【００５６】また、第３のラッチ回路４０４は、図示し
ないｎ個のレジスタを備えており、ロード信号ＬＯＡＤ
のタイミングに従って、第２のラッチ回路４０３が出力
するｎ個の印刷データをパラレルにラッチする。

【００５７】データ選択ゲート回路４０５は、ラッチ回
路４０２，４０３，４０４の各出力をパラレルに入力
し、位置補正メモリ４０６から入力した位置補正データ
に基づいて、いずれかのラッチ回路からの入力を選択し
て出力する。

【００５８】位置補正メモリ４０６は、クロック信号Ｃ
ＬＫのタイミングで位置補正データＰ（この実施の形態
では４ビットとする）を取り込んで内部に記憶するとと
もに、記憶された位置補正データの上位２ビットをデー
タ選択ゲート回路４０５に出力し、下位２ビットを一致
回路１０８に出力する。

【００５９】なお、ゲート回路１０３の内部構成は第１
の実施の形態の場合と同様であるが、各ＡＮＤ素子の一
方の入力端子がラッチ回路ではなくデータ選択ゲート４
０５の出力端子に接続されている点で、第１の実施の形
態と異なる。

【００６０】次に、図４に示した駆動回路１００−１〜
１００−ｍの動作について、図５のタイミングチャート
を用いて説明する。

【００６１】この駆動回路１００−１〜１００−ｍの位
置補正メモリ４０６には、予め、４ビットの位置補正デ
ータが格納される。この実施の形態では、この補正デー
タを以下のようにして作成する。

【００６２】まず、ＬＥＤアレイ１０５ごとに、位置ず
れの大きさを任意の方法で測定し、この位置ずれの大き
さΔＬを分類する。この実施の形態では、ΔＬを、画素
３行分の長さ３Ｌを基準にして１２段階に分類する。そ
して、この分類結果に応じ、表３に示したようにして、
位置補正データの値を決定する。この位置補正データ
は、ＬＥＤアレイ１０５ごと（従って駆動回路ごと）に
決定される。

【００６３】そして、このようにして決定された位置補
正データを、各位置補正メモリ４０６に格納する。これ
により、位置補正メモリ４０６は、この位置補正データ
を出力する。

【００６４】

【表３】

【００６５】続いて、シフトレジスタ回路１０１に、ク
ロック信号ＣＬＫのタイミングに従って、画素列の１行
目の印刷データ（ｎ×ｍ個）がシリアルに入力される。
そして、１行目の印刷データが各シフトレジスタ回路１
０１に取り込まれると、第１のラッチ回路４０２は、ロ
ード信号ＬＯＡＤ（クロックパルス）のタイミングで、
１行目の印刷データをパラレルにラッチする。

【００６６】次に、２行目の印刷データ（ｎ×ｍ個）が
シフトレジスタ回路１０１にシリアルに入力される。そ
して、２行目の印刷データが各シフトレジスタ回路１０
１に取り込まれると、第１のラッチ回路４０２が、ロー
ド信号ＬＯＡＤ（クロックパルス）のタイミングで、２
行目の印刷データをパラレルにラッチする。これと同時
に、このロード信号ＬＯＡＤのタイミングで、第１のラ
ッチ回路４０２のラッチデータを第２のラッチ回路４０
３がラッチする。

【００６７】続いて、３行目の印刷データ（ｎ×ｍ個）
がシフトレジスタ回路１０１にシリアルに入力される。
そして、３行目の印刷データが各シフトレジスタ回路１
０１に取り込まれると、第１のラッチ回路４０２が、ロ
ード信号ＬＯＡＤ（クロックパルス）のタイミングで、
３行目の印刷データをパラレルにラッチする。これと同
時に、このロード信号ＬＯＡＤのタイミングで、第１の
ラッチ回路４０２のラッチデータを第２のラッチ回路４
０３が、第２のラッチ回路４０３のラッチデータを第３
のラッチ回路４０４が、それぞれラッチする。

【００６８】以下同様にして、４行目以降の印刷データ
も順次第１のラッチ回路４０２にラッチされた後、後段
のラッチ回路４０３，４０４に順次シフトされる。

【００６９】データ選択ゲート回路４０５は、上述した
ように、位置補正メモリ４０６から位置補正データの上
位２ビットを入力する。そして、このデータの値が「０
０」の場合は第１のラッチ回路４０２の出力を、「０
１」の場合は第２のラッチ回路４０３の出力を、「１
０」の場合は第３のラッチ回路４０４の出力を、それぞ
れ選択する。

【００７０】１行目の印刷データが各ラッチ回路４０２
にラッチされると、２進カウンタ回路１０７にストロー
ブ信号ＳＴＢが一定周期で入力される。この周期は、第
１の実施の形態と同様、ＬＥＤ素子１０５−１〜１０５
−ｎが感光ドラムに静電潜像を書き込む際の画素１行分
の書き込み周期の４分の１に設定される。これにより、
図５に示したように、２進カウンタ回路１０７から、信
号ＳＴＢ１，ＳＴＢ２，ＳＴＢ３，ＳＴＢ４がストロー
ブ信号ＳＴＢと同周期で交互にオンする（すなわちハイ
レベルになる）。

【００７１】一致回路１０８は、位置補正データの下位
２ビットと信号ＳＴＢ１〜ＳＴＢ４とを比較する。この
実施の形態では、信号ＳＴＢ１がオンしている状態は位
置補正データ下位２ビットの「００」に、信号ＳＴＢ２
がオンしている状態は位置補正データ下位２ビットの
「０１」に、信号ＳＴＢ３がオンしている状態は位置補
正データ下位２ビットの「１０」に、信号ＳＴＢ４がオ
ンしている状態は位置補正データ下位２ビットの「１
１」に対応する。例えば、位置補正データの下位２ビッ
トが「０１」の場合、一致回路１０８は、信号ＳＴＢ２
がオンのときに、出力信号Ｃをハイレベルにする。これ
により、信号ＳＴＢ２がオンしている期間中、ゲート回
路１０３の各ゲートが開き、ドライバ回路１０４が、第
２のラッチ回路４０３にラッチされた印刷データ（ここ
では２行目の印刷データ）に基づいて、各ＬＥＤ素子１
０５−１〜１０５−ｎを駆動する。

【００７２】次に、このような動作によってＬＥＤ記録
ヘッドによる露光位置のずれを調整できる理由につい
て、図６の概念図を用いて説明する。なお、ここでは、
説明を簡単にするために、ＬＥＤアレイ１０５の個数を
２６（すなわちｍ＝２６）とする。図６において、チッ
プ番号１〜２６は、それぞれＬＥＤアレイの番号（駆動
回路４００−１〜４００−２６に対応させて付される）
を示している。

【００７３】上述したように、この実施の形態では、Ｌ
ＥＤアレイ１０５ごとに位置ずれを測定して、この位置
ずれの大きさΔＬを１２段階に分類する。この状態を、
図６に概念的に示す。同図において、１−ａ〜１−ｄ，
２−ａ〜２−ｄ，３−ａ〜３−ｄは、表３の分類１−ａ
〜１−ｄ，２−ａ〜２−ｄ，３−ａ〜３−ｄに対応す
る。また、図６（Ａ）の各チップに格納すべき位置補正
データの値を、表４に示す。

【００７４】

【表４】

【００７５】位置ずれが分類１−ａに属するＬＥＤアレ
イ１０５は、位置補正データが「００００」であるの
で、信号ＳＴＢ１（図５参照）がオンの期間中、第１の
ラッチ回路４０２の印刷データに基づいてＬＥＤアレイ
１０５を駆動する。この実施の形態の場合は、図６
（Ａ）および表４に示したように、チップ番号１，１６
のＬＥＤアレイ１０５が、このタイミングで駆動され
る。

【００７６】また、位置ずれが分類１−ｂ，１−ｃ，１
−ｄに属するＬＥＤアレイ１０５は、位置補正データが
「０００１」，「００１０」，「００１１」となるの
で、２進カウンタ回路１０７の出力信号ＳＴＢ２，ＳＴ
Ｂ３，ＳＴＢ４（図５参照）がオンの期間中、第１のラ
ッチ回路４０２の印刷データに基づいてＬＥＤアレイ１
０５を駆動する。この実施の形態の場合は、図６（Ａ）
および表４に示したように、チップ番号２〜４，１３〜
１５，１７〜１９のＬＥＤアレイ１０５が、このタイミ
ングで駆動される。

【００７７】位置ずれが分類２−ａに属するＬＥＤアレ
イ１０５は、位置補正データが「０１００」となるの
で、信号ＳＴＢ１（図５参照）がオンの期間中、第２の
ラッチ回路４０３の印刷データに基づいてＬＥＤアレイ
１０５を駆動する。この実施の形態の場合は、図６
（Ａ）および表４に示したように、チップ番号５，１
２，２０のＬＥＤアレイ１０５が、このタイミングで駆
動される。なお、図６（Ａ）に示したように、分類２−
ａに属するＬＥＤアレイ１０５が１行目の印刷データに
基づいて駆動されているとき、分類１−ａに属するＬＥ
Ｄアレイ１０５は２行目の印刷データに基づいて駆動さ
れる。

【００７８】位置ずれが分類２−ｂ，２−ｃ，２−ｄに
属するＬＥＤアレイ１０５は、信号ＳＴＢ２，ＳＴＢ
３，ＳＴＢ４（図５参照）のタイミングで駆動される。
これらのＬＥＤアレイ１０５も第２のラッチ回路４０３
の印刷データに基づいて駆動されるので、分類１−ｂ〜
１−ｄに属するＬＥＤアレイ１０５よりも１行前の印刷
データを用いて駆動制御される。

【００７９】同様に、位置ずれが分類３−ａ〜３−ｄに
属するＬＥＤアレイ１０５は、信号ＳＴＢ１〜ＳＴＢ４
のタイミングで、分類１−ａ〜１−ｄに属するＬＥＤア
レイ１０５よりも２行前の印刷データを用いて駆動制御
される。

【００８０】以上のような制御により、感光ドラム上に
静電潜像として記録される画素の分布は、図６（Ｂ）に
示したようになる。すなわち、静電潜像の画素は、ＬＥ
Ｄアレイ１０５の位置ずれΔＬが画素３行分の幅３Ｌ以
内であれば、画素１行分の幅Ｌの４分の１以内のばらつ
きに抑えられる。

【００８１】このように、この実施の形態によれば、Ｌ
ＥＤアレイ１０５の位置ずれに起因する静電潜像の画素
ばらつきを、チップ単位で調整することができる。そし
て、この画素ばらつきを、従来の約１２分の１に抑制す
ることができる。

【００８２】また、ＬＥＤアレイ１０５の位置ずれが画
素複数行分（ここでは３行分）にわたっている場合でも
画素ばらつきを調整することができる。

【００８３】なお、この実施の形態では、ＬＥＤアレイ
１０５の取付位置のずれを４分類した場合について説明
したが、分類の数は、位置補正メモリ４０６および２進
カウンタ回路１０７のビット数を変更すること等によ
り、任意に定め得る。

【００８４】また、この実施の形態では、画素３行分以
内の位置ずれを調整する場合について説明したが、ラッ
チ回路の段数を変更すること等により、２行分の調整或
いは４行分以上の調整を行うことができるようにＬＥＤ
記録ヘッドを構成することも可能である。

【００８５】さらに、この実施の形態では、ＬＥＤアレ
イ１０５の取付位置のずれを調整する場合を例にとって
説明したが、レンズアレイの結像線の歪みに起因する静
電潜像の画素ばらつきを調整するためにこの発明を適用
することも可能である。この場合には、レンズアレイの
結像線の歪みに対応させて位置補正データを作成すれば
よい。さらに、ＬＥＤアレイ１０５の取付位置のずれと
レンズアレイの結像線の歪みとを両方考慮して画素位置
の調整を行うことも可能である。

【００８６】第３の実施の形態次に、この発明の第３の実施の形態に係る光記録ヘッド
およびその駆動回路について、図７〜図９を用いて説明
する。

【００８７】図７は、この実施の形態に係る光記録ヘッ
ド用位置補正回路の構成を概略的に示す回路図である。
同図において、図１と同じ符号を付した構成部は、それ
ぞれ図１の場合と同じものを示している。

【００８８】この実施の形態に係る駆動回路７００−１
〜７００−ｍは、位置補正メモリ１０６、一致回路１０
８およびＡＮＤ素子１０９を備えていない点で、上述の
第１の実施の形態と異なる。

【００８９】また、この実施の形態では、駆動回路７０
０−１〜７００−ｍの外部に、印刷データを補正するた
めに、アドレスカウンタ７０１、補正回路７０２、位置
補正メモリ７０３および外部メモリ７０４を備えてい
る。

【００９０】アドレスカウンタ７０１は、クロック信号
ＣＬＫのタイミングに従ってアドレス値を「１」ずつカ
ウントアップする。このアドレス値は、補正回路７０２
に出力される。

【００９１】補正回路７０２は、位置補正メモリ７０３
から入力した位置補正データに基づいて、アドレスカウ
ンタ７０１から入力したアドレス値を加減する。そし
て、この演算結果を書込アドレスとして外部メモリ７０
４に出力する。

【００９２】位置補正メモリ７０３には、図８（Ａ）を
用いて後述するように、各ＬＥＤアレイ１０５の位置ず
れ量を表すデータが格納されている。

【００９３】外部メモリ７０４は、補正回路７０２から
入力した書込アドレスに基づいて、外部から入力した印
刷データを１／４行単位で格納する。そして、書き込ま
れた印刷データを、補正後の印刷データとして、駆動回
路７００−１〜７００−ｍに出力する。

【００９４】次に、この実施の形態における印刷データ
の補正方法について説明する。

【００９５】この実施の形態でも、上述の各実施の形態
と同様、ＬＥＤアレイ１０５ごとに位置ずれの大きさを
任意の方法で測定し、この位置ずれの大きさΔＬを分類
する。この実施の形態では、上述の第２の実施の形態と
同様、ΔＬを、画素３行分の長さ３Ｌを基準にして１２
段階に分類するものとする。そして、この分類結果に応
じ、表５に示したようにして、位置補正データの値を決
定する。なお、位置補正データの値の決定方法は、第２
の実施の形態の場合（表３参照）と同様である。

【００９６】例えば、図８（Ａ）に示したような位置ず
れ分布を位置補正データで表すと、表５に示したように
なる。以下、図８（Ａ）および表５に示したような位置
ずれ分布の場合を例にとって説明する。図８（Ａ）およ
び表５において、チップ番号１〜２６は、それぞれＬＥ
Ｄアレイの番号（駆動回路７００−１〜７００−２６に
対応させて付される）を示している。

【００９７】

【表５】

【００９８】上述のように、補正回路７０２は、アドレ
スカウンタ７０１からアドレス値を入力し、また、位置
補正メモリ７０３から位置補正データを入力する。そし
て、この位置補正データに基づいて、アドレス値を加減
する。

【００９９】例えば、１番目〜ｎ番目のアドレス値（す
なわちチップ番号１に対応するアドレス値）を入力した
とき、これらのビットに対応する位置補正データの値は
「００００」なので、位置ずれは（１／４）Ｌ未満であ
る。この場合、位置補正メモリ７０３は、アドレス値を
加減すること無くそのまま出力する。これにより、印刷
データの１番目〜ｎ番目のビットは、外部メモリ７０４
の領域１−ａに格納される（図８（Ｂ）参照）。

【０１００】次に、ｎ＋１〜２ｎ＋１番目のアドレス値
（すなわちチップ番号１に対応するアドレス値）を入力
したとき、このビットに対応する位置補正データの値は
「０００１」なので、補正回路７０２は、これらのアド
レスが外部メモリ７０４の領域１−ｂに対応する値とな
るように、アドレス値を増加させる。

【０１０１】以下同様にして、外部メモリ７０４の印刷
データ格納領域が図８（Ｂ）に示した状態になるよう
に、補正回路７０２がアドレス値を変更する。

【０１０２】また、外部メモリ７０４の記憶領域のう
ち、印刷データを格納しない領域には、ＬＥＤの非点灯
に対応する印刷データ（例えば「０」）を格納すればよ
い。

【０１０３】外部メモリ７０４に格納された印刷データ
は、１−ａ，１−ｂ，・・・の順で、そのままシリアル
に読み出され、駆動回路７００−１〜７００−ｍに送ら
れる。

【０１０４】このようにして、補正後の印刷データが、
駆動回路７００−１〜７００−ｍに供給される。

【０１０５】次に、図７に示した駆動回路７００−１〜
７００−ｍの動作について、図９のタイミングチャート
を用いて説明する。

【０１０６】まず、シフトレジスタ回路１０１に、クロ
ック信号ＣＬＫのタイミングに従って、外部メモリ７０
４の領域１−ａ，１−ｂ，・・・に格納されている印刷
データ（ｎ×ｍ個）が、順次、シリアルに入力される。
領域１−ａの印刷データが各シフトレジスタ回路１０１
に取り込まれると、ロード信号ＬＯＡＤ（クロックパル
ス）が各ラッチ回路１０２に入力される。これにより、
各ラッチ回路１０２が、印刷データをパラレルにラッチ
する。

【０１０７】次に、２進カウンタ回路１０７にストロー
ブ信号ＳＴＢが一定周期で入力される。この周期は、Ｌ
ＥＤ素子１０５−１〜１０５−ｎが感光ドラムに静電潜
像を書き込む際の画素１行分の書き込み周期の４分の１
に設定される。これにより、図９に示したように、２進
カウンタ回路１０７から、信号ＳＴＢ１，ＳＴＢ２，Ｓ
ＴＢ３，ＳＴＢ４がストローブ信号ＳＴＢと同周期で交
互にオンする（すなわちハイレベルになる）。

【０１０８】ゲート回路１０３は、２進カウンタＳＴＢ
１がオン（ハイレベル）になったときにゲートを開く。
これにより、ドライバ回路１０４が、各ＬＥＤ素子１０
５−１〜１０５−ｎを駆動する。

【０１０９】続いて、領域１−ｂの印刷データが各シフ
トレジスタ回路１０１に取り込まれ、ロード信号ＬＯＡ
Ｄによって各ラッチ回路１０２にラッチされる。そし
て、２進カウンタＳＴＢ２がオンになったときにゲート
回路１０３のゲートを開き、ドライバ回路１０４が各Ｌ
ＥＤ素子１０５−１〜１０５−ｎを駆動する。

【０１１０】以下同様にして、領域１−ｃ以降の各印刷
データを用いた書き込み動作が、行われる。

【０１１１】このように、この実施の形態によれば、Ｌ
ＥＤアレイ１０５の位置ずれに起因する静電潜像の画素
ばらつきを、チップ単位で調整することができる。そし
て、この画素ばらつきを、従来の約１２分の１に抑制す
ることができる。

【０１１２】また、ＬＥＤアレイ１０５の位置ずれが画
素複数行分（ここでは３行分）にわたっている場合でも
画素ばらつきを調整することができる。

【０１１３】なお、この実施の形態では、ＬＥＤアレイ
１０５の取付位置のずれを４分類した場合について説明
したが、分類の数は、位置補正メモリ７０３および２進
カウンタ回路１０７のビット数を変更すること等によ
り、任意に定め得る。

【０１１４】また、この実施の形態では、画素３行分以
内の位置ずれを調整する場合について説明したが、ラッ
チ回路の段数を変更すること等により、２行分の調整或
いは４行分以上の調整を行うことができるようにＬＥＤ
記録ヘッドを構成することも可能である。

【０１１５】さらに、この実施の形態では、ＬＥＤアレ
イ１０５の取付位置のずれを調整する場合を例にとって
説明したが、レンズアレイの結像線の歪みに起因する静
電潜像の画素ばらつきを調整するためにこの発明を適用
することも可能である。この場合には、レンズアレイの
結像線の歪みに対応させて位置補正データを作成すれば
よい。さらに、ＬＥＤアレイ１０５の取付位置のずれと
レンズアレイの結像線の歪みとを両方考慮して画素位置
の調整を行うことも可能である。

【０１１６】

【発明の効果】以上詳細に説明したように、この発明に
係る用位置補正回路によれば、露光位置のずれを光記録
ヘッド全体としてではなく、チップ単位で調整すること
ができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る光記録ヘッド用位置補
正回路の構成を概略的に示す回路図である。

【図２】第１の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するためのタイミングチャートであ
る。

【図３】第１の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するための概念図である。

【図４】第２の実施の形態に係る光記録ヘッド用位置補
正回路の構成を概略的に示す回路図である。

【図５】第２の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するためのタイミングチャートであ
る。

【図６】第２の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するための概念図である。

【図７】第３の実施の形態に係る光記録ヘッド用位置補
正回路の構成を概略的に示す回路図である。

【図８】第３の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するための概念図である。

【図９】第３の実施の形態に係る光記録ヘッド用位置補
正回路の動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１００−１〜１００−ｍ駆動回路１０１シフトレジスタ回路１０２ラッチ回路１０３ゲート回路１０４ドライバ回路１０５ＬＥＤアレイ１０５−１〜１０５−ｎＬＥＤ素子１０６位置補正メモリ１０７２進カウンタ回路１０８一致回路１０９ＡＮＤ素子４００−１〜４００−ｍ駆動回路４０２第１のラッチ回路４０３第２のラッチ回路４０４第３のラッチ回路４０５データ選択ゲート回路４０６位置補正メモリ７００−１〜７００−ｍ駆動回路７０１アドレスカウンタ７０２補正回路７０３位置補正メモリ７０４外部メモリ

Claims

【特許請求の範囲】

【請求項１】複数個の駆動回路を有する光記録ヘッド
用位置補正回路において、前記駆動回路のそれぞれが、印刷データを一時的に記憶するｎビット（ｎは自然数）
の印刷データ記憶手段と、この印刷データ記憶手段に保持された前記印刷データを
ゲート制御信号に応じて並列に出力するｎビットのゲー
ト手段と、このゲート回路から入力した前記印刷データに基づいて
ｎ個の発光素子を駆動するｎビットの駆動手段と、外部から入力した補正データに基づいて、前記ゲート制
御信号を所定時間遅延させて前記ゲート手段に出力する
位置補正手段と、を備えたことを特徴とする光記録ヘッド用位置補正回
路。
【請求項２】前記印刷データ記憶手段が、前記印刷デ
ータを直列に入力して並列に出力するｎビットのシフト
レジスタと、このシフトレジスタから出力された前記印
刷データを保持するｎビットのラッチ回路とを備えたこ
とを特徴とする請求項１に記載の光記録ヘッド用位置補
正回路。
【請求項３】前記ゲート手段が、一方の入力端子から
前記印刷データの該当ビットを入力し且つ他方の入力端
子から前記ゲート制御信号を入力するｎ個のＡＮＤゲー
トを備えたことを特徴とする請求項１または２に記載の
光記録ヘッド用位置補正回路。
【請求項４】前記位置補正手段が、１行分の記録周期
を１／ｐ倍（ｐは２以上の自然数）に分周する分周手段
と、前記ゲート制御信号の遅延時間をｐ種類に分類した
データを前記補正データとして入力・記憶する補正デー
タ記憶手段と、前記分周手段の出力および前記補正デー
タ記憶手段の出力に基づいて前記ゲート制御信号を生成
・出力するゲート制御信号生成手段とを備えたことを特
徴とする請求項１〜３のいずれかに記載の光記録ヘッド
用位置補正回路。
【請求項５】前記分周手段が２進カウンタであり、前
記補正データ記憶手段が前記補正データを出力するメモ
リであり、且つ、前記ゲート制御信号生成手段が前記２
進カウンタの出力信号レベルと前記メモリの出力信号レ
ベルとが一致したときに前記ゲート制御信号を出力する
一致回路であることを特徴とする請求項４に記載の光記
録ヘッド用位置補正回路。
【請求項６】複数個の駆動回路を有する光記録ヘッド
用位置補正回路において、前記駆動回路のそれぞれが、ｑ行分の印刷データ（ｑは２以上の自然数）をｎビット
（ｎは自然数）ずつ一時的に記憶し、外部から入力した
補正データに基づいていずれかの行の印刷データを出力
する印刷データ記憶手段と、この印刷データ記憶手段に保持された前記印刷データ
を、ゲート制御信号に応じて並列に出力するｎビットの
ゲート手段と、このゲート回路から入力した前記印刷データに基づいて
ｎ個の発光素子を駆動するｎビットの駆動手段と、外部から入力した補正データに基づいて、前記ゲート制
御信号を所定時間遅延させて前記ゲート手段に出力する
位置補正手段と、を備えたことを特徴とする光記録ヘッド用位置補正回
路。
【請求項７】前記印刷データ記憶手段が、前記印刷デ
ータを直列に入力して並列に出力するｎビットのシフト
レジスタを１段と、このシフトレジスタから出力された
前記印刷データを保持するｎビットのラッチ回路をｑ段
と、これらｑ段のラッチ回路の各出力のいずれかを選択
するデータ選択ゲート回路とを備えたことを特徴とする
請求項６に記載の光記録ヘッド用位置補正回路。
【請求項８】前記ゲート手段が、一方の入力端子から
前記印刷データの該当ビットを入力し且つ他方の入力端
子から前記ゲート制御信号を入力するｎ個のＡＮＤゲー
トを備えたことを特徴とする請求項６または７に記載の
光記録ヘッド用位置補正回路。
【請求項９】前記位置補正手段が、１行分の記録周期
を１／ｐ倍（ｐは２以上の自然数）に分周する分周手段
と、前記ゲート制御信号の遅延時間をｑ×ｐ種類に分類
したデータを前記補正データとして入力・記憶する補正
データ記憶手段と、前記分周手段の出力および前記補正
データ記憶手段の出力に基づいて前記ゲート制御信号を
生成・出力するゲート制御信号生成手段とを備えたこと
を特徴とする請求項６〜８のいずれかに記載の光記録ヘ
ッド用位置補正回路。
【請求項１０】前記分周手段が２進カウンタであり、
前記補正データ記憶手段が前記補正データを出力するメ
モリであり、且つ、前記ゲート制御信号生成手段が前記
２進カウンタの出力信号レベルと前記メモリの出力信号
レベルとが一致したときに前記ゲート制御信号を出力す
る一致回路であることを特徴とする請求項９に記載の光
記録ヘッド用位置補正回路。
【請求項１１】ｑ行分の印刷データ（ｑは２以上の自
然数）を、発光素子の位置ずれに応じてｑ×ｐ行の印刷
データ（ｐは２以上の自然数）に変換する補正手段と、この補正手段から入力された印刷データを記憶するｎビ
ット（ｎは自然数）の印刷データ記憶手段と、この印刷
データ記憶手段に保持された前記印刷データをゲート制
御信号に応じて並列に出力するｎビットのゲート手段
と、このゲート回路から入力した前記印刷データに基づ
いてｎ個の発光素子を駆動するｎビットの駆動手段と、
１行分の記録周期を１／ｐ倍に分周することによって前
記ゲート制御信号を生成する分周手段とを有する、複数
個の駆動回路と、を備えたことを特徴とする光記録ヘッド用位置補正回
路。
【請求項１２】前記印刷データ記憶手段が、前記印刷
データを直列に入力して並列に出力するｎビットのシフ
トレジスタと、このシフトレジスタから出力された前記
印刷データを保持するｎビットのラッチ回路とを備えた
ことを特徴とする請求項１１に記載の光記録ヘッド用位
置補正回路。
【請求項１３】前記ゲート手段が、一方の入力端子か
ら前記印刷データの該当ビットを入力し且つ他方の入力
端子から前記ゲート制御信号を入力するｎ個のＡＮＤゲ
ートを備えたことを特徴とする請求項１１または１２に
記載の光記録ヘッド用位置補正回路。
【請求項１４】前記分周手段が２進カウンタであるこ
とを特徴とする請求項１１に記載の光記録ヘッド用位置
補正回路。