JPH11274369A - 半導体デバイス - Google Patents

半導体デバイス

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JPH11274369A
JPH11274369A JP11005911A JP591199A JPH11274369A JP H11274369 A JPH11274369 A JP H11274369A JP 11005911 A JP11005911 A JP 11005911A JP 591199 A JP591199 A JP 591199A JP H11274369 A JPH11274369 A JP H11274369A
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Abstract

(57)【要約】 【課題】 本発明は半導体デバイスに関し、特にマイク
ロ波帯域周波数において生じる寄生容量の対応策に関す
る技術を提供する 【解決手段】 本発明は、ベース・プレート（３）と、
該ベース・プレート上に実装された半導体チップ（５）
と、該ベース・プレート上に実装された信号ピン（１）
とを含み、該信号ピンと該ベース・プレートとの間に寄
生容量があり、さらに、該信号ピンを該チップ（５）に
接続する第１の接続ワイヤ（４）を含む半導体デバイス
において、該半導体デバイスが、該信号ピン（１）を該
ベース・プレート（３）に接続する１つ以上の第２の接
続ワイヤ（６）を含むことを特徴とする。ピン（１）を
ベース・プレート（３）に接続する接続ワイヤ（６）は
インダクタンスを有し、これが寄生容量と共に並列共振
回路を形成するので、共振周波数で、ほぼ同一の周波数
のピン（１）上の信号は、寄生容量によってほとんど減
衰されずにチップとの受け渡しが行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、半導体デバイスに関する。
【０００２】
【発明の背景】ベースプレート(base plate)上に実装さ
れ、通常ハウジング内に含まれる半導体チップ内に埋め
込まれた様々な用途のマイクロ波帯域周波数（Ｓuper
ＨighＦrequency：ＳＨＦ）回路には、プリント回路基
板（ＰＣＢ）またはその他の基板への接続を形成するた
めに、比較的大きなピンが備えられている。しかしなが
ら、１つ以上のピンとベースプレートとの間の寄生容量
は、許容不可能なほどに大きい場合があり、回路の性能
を大きく劣化させる恐れがある。
【０００３】この問題を改善するためのこれまでの試み
は、接地へのマイクロストリップ・ライン・スタブによ
って、またはオン・チップ・インダクタによって、寄生
容量を無視することを伴っている。これらの技法は双方
とも、後に論じるような欠点を有する。
【０００４】当技術分野において、接続ワイヤ(bonding
wire)のいずれかの適切な配置を用いて、チップの接地
接続をベース・プレートに、および接地ピンに接地する
こと、ならびに、ベース・プレートをＰＣＢまたはその
他の基板の接地に接続することは、一般的に行われてい
る。
【０００５】
【発明の概要】本発明によれば、請求項１に請求される
ような半導体デバイスが提供される。第２の接続ワイヤ
または複数の接続ワイヤのインダクタンスは、寄生容量
と共に、並列共振回路の少なくとも部分を形成すること
ができ、これによって、共振回路の共振周波数にほぼ等
しい周波数の信号ピン上の信号は、寄生容量によってほ
とんど減衰されない。好ましくは、第２の接続ワイヤま
たは複数の接続ワイヤのインダクタンスは、寄生容量と
共に、並列共振回路を形成する。
【０００６】このデバイスは、１つ以上の別の信号ピン
を含むことができ、当該別の信号ピンまたはその各々が
ベース・プレート上に実装されており、別の信号ピンま
たはその各々とベース・プレートとの間にそれぞれの寄
生容量があり、更に、別の信号ピンまたは各信号ピンに
ついて、（ｉ）それぞれの第１の接続ワイヤが当該別の
信号ピンをチップに接続し、（ｉｉ）１本以上のそれぞ
れの第２の接続ワイヤが当該別の信号ピンをベース・プ
レートに接続しており、第２の接続ワイヤまたは複数の
接続ワイヤのインダクタンスが、当該別の信号ピンに関
連した寄生容量と共に並列共振回路を形成し、これによ
って、共振回路の共振周波数にほぼ等しい周波数の当該
別の信号ピン上の信号は、寄生容量によってほとんど減
衰されない。
【０００７】信号ピン、第１の接続ワイヤ、および第２
の接続ワイヤまたは複数の接続ワイヤのインダクタンス
は、信号ピン上の信号の周波数において、信号ピンへの
入力とチップに接続する第１の接続ワイヤの端部との間
でインピーダンス変換が与えられるようなものとすれば
良い。
【０００８】信号ピンに並列に接続された第１のコンデ
ンサと、チップに接続する第１の接続ワイヤの端部に並
列に接続された第２のコンデンサとを備えることがで
き、第１および第２のコンデンサならびに第２の接続ワ
イヤまたは複数の接続ワイヤのインダクタンスの値が、
信号ピンにおいて、およびチップに接続する第１の接続
ワイヤの端部において、インピーダンス整合を与えるよ
うなものである。
【０００９】並列共振回路の共振周波数において、信号
ピンにおける高インピーダンスから、チップに接続する
第１の接続ワイヤの端部における低インピーダンスへの
インピーダンス変換を与えるように、信号ピンに並列に
接続されたコンデンサを備えても良い。
【００１０】あるいは、並列共振回路の共振周波数にお
いて、信号ピンにおける低インピーダンスから、チップ
に接続する第１の接続ワイヤの端部における高インピー
ダンスへのインピーダンス変換を与えるように、チップ
に接続する第１の接続ワイヤの端部に並列に接続された
コンデンサを備えても良い。デバイスは、ベース・プレ
ートと共にチップを封入するハウジングを含んでも良
い。
【００１１】
【発明の詳細な記述】図１を参照すると、ＰＣＢまたは
その他の基板（図示せず）に接続するための信号ピン１
は、電子ＳＨＦ回路（図示せず）を含む半導体チップ５
を支持するベース・プレート３上に、接着剤２によって
実装されている。チップ５は、接続ワイヤ４によってピ
ン１に接続されている。接着剤２の領域のピン１とベー
ス・プレート３との間の寄生容量は、チップ５内の回路
の性能に悪影響を及ぼし得る。
【００１２】図２は寄生容量を補償するための１つの方
法を説明する。図２は、ベース・プレート３上に実装さ
れたチップ５に、接続ワイヤ４によって接続された信号
ピン１を示す。ＰＣＢまたはその他の基板（図示せず）
の接地に接続するための接地ピン１ａは、一方の端部に
おいて、接地接続ワイヤ４ａによってチップ５の接地接
続に接続されており、他方の端部において、ＰＣＢまた
はその他の基板上の接地に７を経由して接続されてい
る。マイクロストリップ・ライン・スタブ９は、７を経
由してチップ５への信号またはチップ５からの信号を搬
送するマイクロストリップ・ライン１０に接続し、寄生
容量を無視する。１１で輪郭を示すハウジングまたはパ
ッケージは、ベース・プレート３と共にチップ５を封入
する。
【００１３】この技法の欠点は、ＰＣＢまたは基板上の
デバイスの配置の不正確さおよび、はんだプロセスにお
けるばらつきによって、同調周波数のばらつきが生じる
ことがあり、したがって、寄生容量が充分に無視されな
い恐れがあることである。更に、マイクロストリップ・
ライン・スタブ９を含むループが大きいので、ＰＣＢの
他の領域へのクロストークが生じる可能性があり、ま
た、同調周波数が低すぎるために、用途によっては有用
でない場合がある。
【００１４】図３Ａおよび図３Ｂを参照して、寄生容量
を補償するための別の方法を説明する。ＰＣＢまたはそ
の他の基板（図示せず）に接続するための信号ピン１
は、電子ＳＨＦ回路（図示せず）を含む半導体チップ５
を支持するベース・プレート３上に、接着剤２によって
実装されている。チップ５は、接続ワイヤ４ｂによって
ピン１に接続されている。接着剤２の領域のピン１とベ
ース・プレート３との間の寄生容量は、オン・チップ・
インダクタ８によってこれを無視することで、補償され
る。接地接続ワイヤ４ｃは、チップ５をベース・プレー
ト３に接続する。マイクロストリップ・ライン１０は、
チップ５への信号またはチップ５からの信号を搬送す
る。ハウジングまたはパッケージ１１は、ベース・プレ
ートと共にチップ５を封入する。
【００１５】寄生容量を補償するためのこの技法は、よ
り大きいチップ面積が必要であり、インダクタ８の材料
の抵抗率のために電力の損失が大きく、インダクタ８に
よって閉じられる「ループ」が２本の接続ワイヤを含む
ために不正確さを招き、また、例外的に大きい寄生容量
では、ループのインダクタンスは、寄生容量を無視する
のに充分なほど小さいものではない場合があるという欠
点を有する。
【００１６】図４Ａおよび図４Ｂを参照すると、信号ピ
ン１は、ＳＨＦ回路（図示せず）を含む半導体チップ５
を支持するベース・プレート３上に、接着剤２によって
実装されている。第１の接続ワイヤ４は、ピン１をチッ
プ５に接続する。マイクロストリップ・ライン１０は、
チップ５への信号またはチップ５からの信号を搬送す
る。ここまでの説明は、図４Ａのデバイスは図１のデバ
イスと同様である。しかしながら、これに加えて、図４
Ａおよび図４Ｂのデバイスは、信号ピン１をベース・プ
レート３に接続する第２の接続ワイヤ６を含む。接続ワ
イヤ６はインダクタを形成し、例えば、ピン１に近づけ
た地点で、またはピン１から遠ざけた地点で、これをベ
ース・プレート３に接続することによって、このインダ
クタの値を変化させることができる。このインダクタ
は、寄生容量と共に並列共振回路を形成する。これにつ
いては図５を参照して説明する。デバイスは、ベース・
プレート３と共にチップ５を封入するハウジング１１を
含む。
【００１７】図５を参照すると、インダクタａは図４Ａ
および４Ｂの信号ピン１を表し、コンデンサｂは、接着
剤２の領域のピン１とベース・プレート３との寄生容量
を表し、インダクタンスｃは接続ワイヤ４を表し、イン
ダクタンスｄは接続ワイヤ６を表す。コンデンサｂおよ
びインダクタンスｄは並列共振回路を形成する。かかる
回路は、その共振周波数において高いインピーダンスを
有し、したがって、ほぼこの周波数にある信号は、図１
のデバイスにおいて受ける減衰に比べ、ほぼ減衰されず
に、ピン１とチップ５との間を通過することができる。
【００１８】２本の接続ワイヤ６を並列に配置すること
によって、インダクタンスを低下させて、より高い信号
周波数およびより大きい寄生容量に対応し得る。接続ワ
イヤまたは各々の接続ワイヤの長さを変えて、インダク
タンスを変化させることができる。
【００１９】１つの信号ピンに関連した寄生容量の影響
を改善することに関して、本発明を説明してきたが、２
つ以上のピン（図４Ｂの１’および１”）に関連した寄
生容量を補償することが望ましい場合のデバイスにおい
ても、かかるピンの各々を、それぞれの接続ワイヤまた
は複数の接続ワイヤ６’および６”によってベース・プ
レートに接続することによって、本発明を適用可能であ
ることは、当業者には認められよう。接続ワイヤ（群）
のインダクタンスは、そのそれぞれの寄生容量と共に、
各ピンが搬送する信号の周波数にほぼ等しい周波数で共
振する並列共振回路を与えるように選択する。先に注記
したように、接続ワイヤのインダクタンスは、その長さ
および／またはベース・プレートに接続する地点を変え
ることによって、変化させ得る。
【００２０】インダクタンスｄは、キャパシタンスｂと
並列かつキャパシタンスｂを無視するためのインダクタ
ンスの部分に過ぎない場合がある。他の部分は、インダ
クタンスｃを含み、これによって誘導分圧器を形成す
る。
【００２１】これまで、本発明を、寄生容量を無視する
ことへの適用において説明してきたが、本発明はインピ
ーダンス整合回路としても使用可能であり、これよりそ
の様々な例を説明する。
【００２２】再び図５を参照すると、インダクタンスｄ
を大きくすることによって、結果として得られる共振周
波数は信号周波数よりも低いので、キャパシタンスｂお
よびインダクタンスｄが形成する並列回路は、わずかに
容量性に見える、すなわち寄生容量ｂよりも容量値が低
く、また、インダクタンスａと共にインピーダンス変成
器またはＬネットワークを形成する。その作用は、ポー
トＩ（ＰＣＢまたは基板）の低インピーダンスを、イン
ダクタンスａおよびｃの結合部において、より高いイン
ピーダンスに変換することである。インダクタンスｃが
インダクタンスａよりも大幅に小さいと仮定すると、ほ
ぼ同一の高インピーダンスがポートＩＩに現われる。
【００２３】インダクタンスが小さくない場合でも、こ
の回路はインピーダンス整合変成器として使用可能であ
る。更に、入力インピーダンスおよび出力インピーダン
スが実でなくとも、共役整合を達成し得る。
【００２４】これより図６を参照すると、ポートＩおよ
びＩＩに並列にコンデンサを接続することによって、結
果として得られるネットワークは、中間部で接続された
２つのＬＣ「ロー・パス」Ｌネットワーク・セクション
を備える。ポートＩおよびＩＩのコンデンサの値ならび
にインダクタンスｄを最適化することによって、双方の
ポートにおけるインピーダンス整合を達成可能である。
【００２５】キャパシタンスｂおよびインダクタンスｄ
を無視する、すなわちこれらが動作周波数で共振回路を
形成する場合、図７に示されるように、インダクタンス
ａおよびｃは事実上、直列である。キャパシタンスｂお
よびインダクタンスｄは無視されているので、図示しな
い。インダクタンスａおよびｃはインダクタンスを形成
し、その値はａおよびｃの和に等しい。図７が図６の特
別な事例であることは認められよう。
【００２６】図７のコンデンサの一方または他方を省略
することによって、低から高または高から低へのインピ
ーダンス整合を達成し得る。したがって、図８を参照す
ると、ポートＩのコンデンサのみによって、回路は、ポ
ートＩにおける高インピーダンスからポートＩＩにおけ
る低インピーダンスに変換する。図９に示されるよう
に、ポートＩＩのコンデンサのみによって、回路は、ポ
ートＩの低インピーダンスからポートＩＩの高インピー
ダンスに変換する。
【００２７】本発明を具現化する回路は、例えば、負荷
と電力増幅器との間の電流整合を与えるために用いるこ
とができる。
【図面の簡単な説明】
【図１】半導体デバイスの概略断面図である。
【図２】寄生容量を補償するための公知の技法を示す、
半導体デバイスの概略平面図である。
【図３Ａ】寄生容量を補償するための別の公知の技法を
示す、半導体デバイスの概略断面図である。
【図３Ｂ】寄生容量を補償するための別の公知の技法を
示す、半導体デバイスの概略平面図である。
【図４Ａ】本発明を具現化する半導体デバイスの概略断
面図である。
【図４Ｂ】本発明を具現化する半導体デバイスの概略平
面図である。
【図５】図４Ａおよび図４Ｂのデバイスの動作を説明す
る概略回路図である。
【図６】本発明の別の実施形態の動作を説明する概略回
路図である。
【図７】本発明の別の実施形態の動作を説明する概略回
路図である。
【図８】本発明の別の実施形態の動作を説明する概略回
路図である。
【図９】本発明の別の実施形態の動作を説明する概略回
路図である。
【符号の説明】
１ 信号ピン ２ 接着剤 ３ ベース・プレート ４ 接続ワイヤ ５ チップ ６ 接続ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーテン ヴィスー オランダ国 3992エヌデー ホーテン，シ ュイルホーエヴ 42

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ベース・プレート（３）と、該ベース・
    プレート上に実装された半導体チップ（５）と、該ベー
    ス・プレート上に実装された信号ピン（１）とを含み、
    該信号ピンと該ベース・プレートとの間に寄生容量があ
    り、さらに、該信号ピンを該チップ（５）に接続する第
    １の接続ワイヤ（４）を含む半導体デバイスにおいて、
    該半導体デバイスが、該信号ピン（１）を該ベース・プ
    レート（３）に接続する１つ以上の第２の接続ワイヤ
    （６）を含むことを特徴とする半導体デバイス。
  2. 【請求項２】 請求項１に記載のデバイスにおいて、該
    第２の接続ワイヤまたは複数の接続ワイヤのインダクタ
    ンスが、該寄生容量と共に、並列共振回路の少なくとも
    部分を形成し、これによって、該共振回路の共振周波数
    とほぼ等しい周波数の該信号ピン上の信号が、該寄生容
    量によってほとんど減衰されないことを特徴とするデバ
    イス。
  3. 【請求項３】 請求項２に記載のデバイスにおいて、該
    第２の接続ワイヤまたは複数の接続ワイヤのインダクタ
    ンスが、該寄生容量と共に、該並列共振回路を形成する
    ことを特徴とするデバイス。
  4. 【請求項４】 請求項３に記載のデバイスにおいて、該
    デバイスは１つ以上の別の信号ピン（１’、１”）を含
    み、当該別の信号ピンまたはその各々が該ベース・プレ
    ート上に実装されており、該別の信号ピンまたはその各
    々と該ベース・プレートとの間にそれぞれの寄生容量が
    あり、更に、該別の信号ピンまたは各信号ピンについ
    て、（ｉ）それぞれの第１の接続ワイヤ（４’、４”）
    が該別の信号ピンを該チップに接続し、（ｉｉ）１本以
    上のそれぞれの第２の接続ワイヤ（６’、６”）が該別
    の信号ピンを該ベース・プレートに接続しており、該第
    ２の接続ワイヤまたは複数の接続ワイヤのインダクタン
    スが、該別の信号ピンに関連した寄生容量と共に並列共
    振回路を形成し、これによって、該共振回路の共振周波
    数にほぼ等しい周波数の該別の信号ピン上の信号が、該
    関連した寄生容量によってほとんど減衰されないことを
    特徴とするデバイス。
  5. 【請求項５】 請求項１に記載のデバイスにおいて、該
    信号ピン（１）、該第１の接続ワイヤ（４）、および該
    第２の接続ワイヤまたは複数の接続ワイヤ（６）のイン
    ダクタンスが、該信号ピン上の信号の周波数において、
    該信号ピンへの入力と該チップに接続する該第１の接続
    ワイヤの端部との間でインピーダンス変換が与えられる
    ことを特徴とするデバイス。
  6. 【請求項６】 請求項１に記載のデバイスにおいて、該
    デバイスは該信号ピンに並列に接続された第１のコンデ
    ンサと、該チップに接続する該第１の接続ワイヤの端部
    に並列に接続された第２のコンデンサとを含み、該第１
    および第２のコンデンサならびに該第２の接続ワイヤま
    たは複数の接続ワイヤのインダクタンスの値が、該信号
    ピンにおいて、および該チップに接続する該第１の接続
    ワイヤの端部において、インピーダンス整合を与えるこ
    とを特徴とするデバイス。
  7. 【請求項７】 請求項３に記載のデバイスにおいて、該
    デバイスは該信号ピンに並列に接続されたコンデンサを
    含み、該信号ピンにおける高インピーダンスから、該チ
    ップに接続する該第１の接続ワイヤの端部における低イ
    ンピーダンスへのインピーダンス変換を与えることを特
    徴とするデバイス。
  8. 【請求項８】 請求項３に記載のデバイスにおいて、該
    デバイスは該チップに接続する該第１の接続ワイヤの端
    部に並列に接続されたコンデンサを含み、該信号ピンに
    おける低インピーダンスから、該チップに接続する該第
    １の接続ワイヤの端部における高インピーダンスへのイ
    ンピーダンス変換を与えることを特徴とするデバイス。
  9. 【請求項９】 請求項第１項乃至第８項のいずれかに記
    載のデバイスにおいて、該デバイスが該ベース・プレー
    トと共に該チップ（５）を封入するハウジング（１１）
    を含むことを特徴とするデバイス。
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