JPH11274316A

JPH11274316A - 半導体装置

Info

Publication number: JPH11274316A
Application number: JP10069880A
Authority: JP
Inventors: Yukio Wada; 幸夫和田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】電源配線領域の面積削減を図り、信号配線の
特性インピーダンスの均質化を図ることを可能とした半
導体装置を提供する。【解決手段】シリコン基板１０のＮＭＯＳトランジス
タＱN の領域直下にはｐ＋型拡散層１２ｐが、ＰＭＯＳ
トランジスタＱP の領域直下にはｎ＋型拡散層１２ｎが
それぞれ電源配線層として埋め込み形成される。ｎ＋型
拡散層１２ｎ及びｐ＋型拡散層１２ｐは素子分離領域に
まで延在し、素子分離領域でＶSS端子，ＶCC端子に接続
される。トランジスタＱN のｎ＋型ソース拡散層１８
は、ｎ＋型拡散層２２ｎを介してｐ＋型拡散層１２ｐに
接続され、トランジスタＱP のｐ＋型ソース拡散層２０
は、ｐ＋型拡散層２２ｐを介してｎ＋型拡散層１２ｎに
接続される。信号配線は、素子分離領域において、埋め
込みｎ＋型拡散層１２ｎ及びｐ＋型拡散層１２ｐを接地
導体とするマイクロストリップ線路構造として構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に係
り、特に素子及び信号配線が高密度に集積形成され、且
つ高速信号が転送される信号配線を有する半導体装置の
配線構造に関する。

【０００２】

【従来の技術】半導体集積回路は、高密度化及び高速化
の一途を辿っている。この様な半導体集積回路、例えば
動作周波数が１ＧＨｚという高速性能が要求されるＣＰ
Ｕ等においては、これまでチップ間で問題とされていた
インピーダンス整合がチップ内部でも要求されるように
なっている。具体的に説明すれば、内部クロックのよう
にチップ内部で逓倍されてチップ内部を縦横に走る高速
信号の配線は、長さが数ｃｍに及ぶ場合がある。この様
な高速信号配線には、分布定数的扱いが必要であること
は勿論、クロック転送の信頼性を確保するために配線の
特性インピーダンスの均質化を行うこと、配線の無反射
終端を行うこと、配線ドライバの出力インピーダンスを
配線インピーダンスと整合させること、等が必要にな
る。

【０００３】これらの配慮をしないと、インピーダンス
不整合部での反射により信号配線に定在波が立ち、クロ
ック周波数を制限しないとクロック転送ができなくなる
という事態を招く。

【０００４】より具体的に、従来の半導体装置での信号
配線構造の問題を明らかにする。従来の半導体装置では
一般に、図１８に示すように、シリコン基板１０１の素
子分離絶縁膜１０２上に信号配線１０３が配設される。
信号配線１０３の単位長さ当たりのインダクタンスをＬ
［Ｈ／ｍ］、配線容量をＣ［Ｆ／ｍ］として、特性イン
ピーダンスは理想的には、下記数１で表される。

【０００５】

【数１】Ｚ0 ＝（Ｌ／Ｃ）^1/2［Ω］しかし、シリコン基板１０１は一般に高抵抗であるた
め、その抵抗損失ｒを考慮しなければならない。このた
め、正確な特性インピーダンスの評価が難しく、特性イ
ンピーダンスの均質化及び高精度化が難しい。

【０００６】上述した抵抗損失ｒを低減する一つの方法
は、図１９に示すように、信号配線１０３の直下を能動
領域として、信号配線１０３を高濃度のｎ＋型拡散層
（又はｐ＋型拡散層）１０４上の薄い絶縁膜１０５上に
配設することである。しかしこの方法は、信号配線１０
３の下に厚い素子分離絶縁膜がなくなるために配線容量
Ｃの増大を招く。

【０００７】抵抗損失ｒを低減するもう一つの方法は、
図２０に示すように、配線を多層構造とすることであ
る。即ち、素子分離絶縁膜１０２上に第１層配線１０６
を形成し、この上に層間絶縁膜１０７を介して第２層配
線層により信号配線１０３を形成する。この様な多層配
線構造とすれば、信号配線１０３は、第１層配線１０６
を対接地導体としてマイクロストリップ線路と同じ扱い
をすることができ、特性インピーダンスの均質化が可能
になる。しかし、一つの信号配線に２層を用いるという
ことは、コストアップの原因となる。具体的に例えば、
多層配線構造がもともと必要であるとして、各信号配線
に沿って対接地導体となる配線層を設けるには、更に＋
１層が必要となるため、構造及びプロセスは複雑にな
る。

【０００８】従来の半導体装置では、信号配線だけでな
く、電源配線も一層の高集積化にとって大きな問題にな
る。図２１（ａ）（ｂ）（ｃ）は、一般的なＣＭＯＳプ
ロセスにより作られるＣＭＯＳインバータのパターンレ
イアウトとそのＡ−Ａ′断面及びＢ−Ｂ′断面を示して
いる。ｐ型シリコン基板２００の素子分離絶縁膜２０１
で囲まれたｐ型素子領域２０２にＮＭＯＳトランジスタ
ＱN が形成され、ｎ型素子領域２０７にＰＭＯＳトラン
ジスタＱP が形成される。各トランジスタのソース拡散
層２０３，２０８に接続される電源配線であるＶSS線２
１１及びＶCC線２１２は、十分な電源供給能力を確保す
るためにある程度以上の線幅が必要である。また素子領
域２０２及び２０７の電位を固定するために、ＶSS線２
１１及びＶCC線２１２はそれぞれ、各素子領域２０２，
２０７に設けたｐ＋型層２０６及びｎ＋型層２１０に接
続される。このとき、電源供給能力を十分大きくして寄
生サイリスタのラッチアップを防止するためには、図２
１（ａ）に示すように、ｐ＋型層２０６及びｎ＋型層２
１０としてかなりの大きな面積をとることが必要にな
る。これらのｐ＋型層２０６及びｎ＋型層２１０の面積
は、それらを除いた能動素子領域面積の１０〜２０％を
占める場合もある。

【０００９】

【発明が解決しようとする課題】以上のように、動作周
波数が１ＧＨｚといった高速性能が要求される半導体集
積回路では、信号配線の特性インピーダンスの均質化が
重要な課題となっている。また、素子が微細化された高
密度半導体集積回路では、電源配線領域が大きなチップ
面積を占めることが問題となっている。

【００１０】この発明は、配線構造を改良することによ
り、電源配線領域の面積削減を図ることを可能とし、ま
た信号配線の特性インピーダンスの均質化を図ることを
可能とした半導体装置を提供することを目的としてい
る。

【００１１】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板に集積形成された
能動素子と、前記半導体基板上に絶縁膜を介して配設さ
れて前記能動素子につながる信号配線と、前記半導体基
板の内部に埋め込み形成された電源配線層と、を有する
ことを特徴とする。

【００１２】この発明において半導体基板は例えば、出
発基板と、この出発基板に形成された前記電源配線層と
しての高濃度不純物拡散層と、この高濃度不純物拡散層
上に形成された能動素子領域としての低濃度エピタキシ
ャル成長層とを有する構造とし、或いは、出発基板の一
方の面に前記電源配線層としての高濃度不純物拡散層を
形成し、他方の面を研削して所定厚みの能動素子領域を
残したものとする。

【００１３】またこの発明において、能動素子がＭＯＳ
トランジスタである場合、このＭＯＳトランジスタの電
源端子に接続されるべきソース又はドレイン拡散層はそ
の底部に形成されたソース，ドレイン拡散層と同じ導電
型の不純物拡散層を介して、或いは埋め込み導体層を介
して、基板内部に埋め込まれた電源配線層に接続され
る。

【００１４】この発明において好ましくは、電源配線層
は素子形成領域直下から素子分離領域に延在するように
埋め込み形成され且つ、電源配線層は、素子分離領域に
配設される信号配線の接地導体として用いられる。

【００１５】更にこの発明において、能動素子がＭＯＳ
トランジスタである場合、電源配線層として、ＰＭＯＳ
トランジスタ領域及びこれに隣接する素子分離領域に連
続的にｎ＋型拡散層が、ＮＭＯＳトランジスタ領域及び
これに隣接する素子分離領域に連続的にｐ＋型拡散層が
それぞれ埋め込み形成されるものとする。この場合更
に、埋め込まれたｎ＋型拡散層とｐ＋型拡散層の境界領
域に沿って分離用絶縁膜が埋め込み形成される。

【００１６】この発明による半導体装置はまた、半導体
基板と、この半導体基板に集積形成された能動素子と、
前記半導体基板上に絶縁膜を介して配設されて前記能動
素子につながる信号配線と、前記半導体基板の内部に前
記信号配線が前記絶縁膜を介して対向する接地導体とし
て埋め込み形成された不純物拡散層と、を有することを
特徴とする。

【００１７】この発明において好ましくは、信号配線の
上及び横の少なくとも一方に層間絶縁膜を介して電位固
定の導体配線が配設される。この発明において更に好ま
しくは、信号配線には等間隔に同じ容量の信号取り出し
部が設けられる。

【００１８】この発明によると、半導体基板内部に電源
配線層を埋め込み形成し、ＭＯＳトランジスタ等の能動
素子の電源に接続されるべき端子層（例えばソース拡散
層又はドレイン拡散層）をその底部に別途埋め込んだ拡
散層等により直下の電源配線層に接続するようにしてい
る。電源配線層は、能動素子領域から素子分離領域に延
在するように配設することにより、素子分離領域の適当
な位置で電源端子に取り出される。

【００１９】従ってこの発明によると、従来のように能
動素子領域に金属膜による電源配線領域を確保する必要
がなく、能動素子領域の面積削減が図られる。能動素子
がＭＯＳトランジスタである場合、電源配線層としての
高濃度不純物拡散層を、ＰＭＯＳトランジスタト領域の
直下にはｎ＋型拡散層、ＮＭＯＳトランジスタ領域の直
下にｐ＋型拡散層をそれぞれ配置すると、各素子領域の
バルク電位が強固に固定されると共に、横方向抵抗が低
減されて、ラッチアップ耐性が高いものとなる。

【００２０】またこの発明によると、半導体基板内部に
信号配線の接地導体としての電源配線層を配設すること
により、高速信号が転送される信号配線をマイクロスト
リップ線路として扱うことが可能になり、信号配線の特
性インピーダンスの均質化が図られる。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１（ａ）（ｂ）（ｃ）は、この
発明の一実施例によるＣＭＯＳ集積回路での一つのＣＭ
ＯＳインバータ部分のレイアウトと、そのＡ−Ａ′及び
Ｂ−Ｂ′断面である。シリコン基板１０はこの実施例の
場合、ｐ型基板１１を出発基板とし、この上に電源配線
層として、ＮＭＯＳトランジスタ領域には高濃度不純物
拡散層であるｐ＋型拡散層１２ｐが、ＰＭＯＳトランジ
スタ領域には高濃度不純物拡散層であるｎ＋型拡散層１
２ｎがそれぞれ形成され、更にこの上に能動素子を形成
するための低濃度のｐ−型（又はｎ−型）エピタキシャ
ル成長層１３が形成されたものである。

【００２２】この様なシリコン基板１０に、素子分離絶
縁膜１６が形成され、ＮＭＯＳトランジスタ領域にはｐ
型ウェル１４が、またＰＭＯＳトランジスタ領域にはｎ
型ウェル１５がそれぞれ形成され、各ウェル１４，１５
にＮＭＯＳトランジスタＱN，ＰＭＯＳトランジスタＱP
が形成されている。ＮＭＯＳトランジスタＱN 及びＰ
ＭＯＳトランジスタＱP は、共通の多結晶シリコン（又
はこれとタングステンの積層膜）によるゲート電極１７
と、これに自己整合されて形成されたｎ＋型ソース，ド
レイン拡散層１８，１９、及びｐ＋型ソース，ドレイン
拡散層２０，２１を有する。

【００２３】埋め込み拡散層であるｐ＋型拡散層１２ｐ
は、ＮＭＯＳトランジスタＱN の占有面積領域からこれ
に隣接する素子分離領域まで連続的に形成されている。
そして、素子分離領域の適当な位置で、ｐ＋型拡散層２
３と、これに重ねて深くイオン注入され活性化されたｐ
＋型拡散層２５ｐを介して、一方の電源端子、即ちＶSS
端子がこのｐ＋型拡散層１２ｐに接続される。同様に、
埋め込み拡散層であるｎ＋型拡散層１２ｎは、ＰＭＯＳ
トランジスタＱP の占有面積領域からこれに隣接する素
子分離領域まで連続的に形成されており、素子分離領域
の適当な位置で、ｎ＋型拡散層２４と、これに重ねて深
くイオン注入され活性化されたｎ＋型拡散層２５ｎを介
して、他方の電源端子、即ちＶCC端子がこのｎ＋型拡散
層１２ｎに接続される。

【００２４】ＮＭＯＳトランジスタＱN のソース拡散層
１８は、これに重ねて深くイオン注入され活性化された
ｎ＋型拡散層２２ｎを介してｐ＋型拡散層１２ｐに接続
されている。同様にＰＭＯＳトランジスタＱP のソース
拡散層２０は、これに重ねて深くイオン注入され活性化
されたｐ＋型拡散層２２ｐを介してｎ＋型拡散層１２ｎ
に接続されている。ｎ＋型拡散層２２ｎとｐ＋型拡散層
１２ｐの間、及びｐ＋型拡散層２２ｐとｎ＋型拡散層１
２ｎの間は、それぞれを十分に高濃度の縮退した不純物
層とすることにより、実質的に低抵抗のオーミック接触
となる。こうして、ＮＭＯＳトランジスタＱN 及びＰＭ
ＯＳトランジスタＱP の電源端子拡散層は、それぞれの
底部に形成された拡散層２２ｎ，２２ｐにより、電源配
線層としての埋め込み拡散層１２ｐ，１２ｎに接続され
る。

【００２５】従ってこの実施例によれば、図１（ａ）の
破線で示すＣＭＯＳ領域には金属膜による電源配線領域
はなくなり、図２１（ａ）に示すように各素子領域に金
属電源配線を配置する従来例と比較して、面積が大きく
低減される。

【００２６】またこの実施例の場合、ｐ＋型拡散層１２
ｐ及びｎ＋型拡散層１２ｎにより、それぞれｐ型ウェル
１４及びｎ型ウェル１５の電位が強固にＶSS及びＶCCに
固定されると同時に、ｐ型ウェル１４及びｎ型ウェル１
５の横方向抵抗が低減される。従って隣接するＮＭＯＳ
トランジスタとＰＭＯＳトランジスタのソース端子間で
形成される寄生サイリスタがラッチアップする事態が確
実に防止され、高いラッチアップ耐性が得られる。

【００２７】図１では、一つのＣＭＯＳインバータとそ
の近傍のみに着目したが、実際の集積回路では多数のト
ランジスタが集積形成される。この場合、電源配線層と
してのｐ＋型拡散層１２ｐ及びｎ＋型拡散層１２ｎはそ
れぞれ、複数個のＮＭＯＳトランジスタ領域、複数個の
ＰＭＯＳトランジスタ領域に対して共通に配設されるこ
とになる。

【００２８】その様子を具体的に図２に示す。図２
（ａ）に示すように、集積回路チップ３０が、それぞれ
複数個のＰＭＯＳトランジスタが形成されるＰＭＯＳト
ランジスタ領域３１p1，３１p2と、それぞれ複数個のＮ
ＭＯＳトランジスタが形成されるＮＭＯＳトランジスタ
領域３２n1，３２n2として区画されるものとする。この
とき、図２（ａ）のＡ−Ａ′断面は、図２（ｂ）に示す
ように、ＰＭＯＳトランジスタ領域３１p1，３１p2の直
下にはＶCC配線層としてのｎ＋型拡散層１２ｎが、ＮＭ
ＯＳトランジスタ領域３２n1，３２n2の直下にはＶSS配
線層としてのｐ＋型拡散層１２ｐが配置される。即ちチ
ップ３０のほぼ全面にわたって、ｐ＋型拡散層１２ｐと
ｎ＋型拡散層１２ｎとが電源配線層として埋め込まれ
る。ＶCC及びＶSSの金属電源配線は、各ＰＭＯＳトラン
ジスタ領域３１，ＮＭＯＳトランジスタ領域３２内の素
子分離領域で一箇所或いは適当な複数箇所でｎ＋型拡散
層１２ｎ及びｐ＋型拡散層１２ｐにコンタクトさせれば
よい。

【００２９】以上のように、チップ全面に電源配線層を
埋め込み形成すれば、素子分離絶縁膜上に配設される信
号配線は、素子分離絶縁膜を介して電源配線層に対向す
ることになる。即ち、高速信号を転送する信号配線は、
埋め込み電源配線層を接地導体とするマイクロストリッ
プ線路構造として取り扱うことができる。

【００３０】そこで以下には、信号配線構造に着目した
実施例を説明する。図３は、一つの信号配線４１とこれ
を駆動するドライバ回路４２及び出力回路４３の部分の
等価回路である。

【００３１】図４は、シリコン基板１０のｐ＋型拡散層
１２ｐが埋め込まれた素子分離領域上に信号配線４１が
配設された構造を示している。ｐ＋型拡散層１２ｐは、
ＣＭＯＳインバータの実施例で説明したと同様に、適当
な箇所でｐ＋型拡散層４５，４６により金属膜によるＶ
SS電源配線７４に接続される。ｐ＋型拡散層４６は例え
ば、ＶSS電源配線７４を接続するためのコンタクト孔を
介してイオン注入を行うことにより形成される。

【００３２】この様な信号配線構造とすることにより、
信号配線４１はｐ＋型拡散層１２ｐを接地導体とするマ
イクロストリップ線路として扱うことが可能となり、従
来のように基板の抵抗損失ｒが介在することがなく、特
性インピーダンスを均質化することができる。

【００３３】図５及び図６は、図４の電源供給部（ＶSS
電源配線接続部）を変形した実施例である。図５では、
コンタクト用拡散層４５と埋め込み拡散層１２ｐの接続
部に、ｐ＋型拡散層４６に代わってｐ型ウェル拡散層４
６ａを形成している。図６では、埋め込み拡散層１２ｐ
に達する深さに加工された溝４７に導体層４６ｂを埋め
込んでいる。導体層４６ｂは例えば高濃度に不純物がド
ープされた多結晶シリコン等のプラグである。これらの
構造によっても同様の電源供給が可能である。

【００３４】図４〜図６では、ｐ＋型拡散層１２ｐが埋
め込まれた素子分離領域の配線構造を示したが、ｎ＋型
拡散層１２ｎが埋め込まれた素子分離領域の配線構造に
ついても、同様であり、この場合ｎ＋型拡散層１２ｎに
対してはＶCC電源配線が接続される。

【００３５】図７は、ドライバ回路４２の部分の断面構
造である。ドライバ回路４２を構成するＰＭＯＳトラン
ジスタＱP1，ＮＭＯＳトランジスタＱN1が形成されたｎ
型ウェル５１，ｐ型ウェル５５には、ｎ＋型拡散層１２
ｎ，ｐ＋型拡散層１２ｐがそれぞれ電源配線層として埋
め込まれていて、それぞれのソース拡散層５４，５７は
先の実施例で説明したと同様に、ｐ＋型拡散層５９ｐ，
ｎ＋型拡散層５９ｎを介して、ｎ＋型拡散層１２ｎ，ｐ
＋型拡散層１２ｐにそれぞれ接続されている。ゲート電
極５２は両トランジスタに共通に配設されて入力端子Ｉ
Ｎに接続される。信号配線４１は、層間絶縁膜５８上に
配設されて、ＮＭＯＳトランジスタＱN1，ＰＭＯＳトラ
ンジスタＱP1のドレイン拡散層５３，５６にコンタクト
接続される。

【００３６】図８は、出力回路４３の部分の断面構造で
ある。ドライバ回路４２側と同様に、ＰＭＯＳトランジ
スタＱP2，ＮＭＯＳトランジスタＱN2の直下にはｎ＋型
拡散層１２ｎ，ｐ＋型拡散層１２ｐがそれぞれ電源配線
層として埋め込まれていて、それぞれのソース拡散層６
３，６５は、ｐ＋型拡散層６６ｐ，ｎ＋型拡散層６６ｎ
を介して、ｎ＋型拡散層１２ｎ，ｐ＋型拡散層１２ｐに
それぞれ接続されている。信号配線４１は、両トランジ
スタに共通のゲート電極６１に対して、コンタクト接続
される。両トランジスタのドレイン拡散層６２，６４
は、出力端子ＯＵＴに接続される。

【００３７】以上のようにこの実施例では、ドライバ回
路４２及び出力回路４３ともに、ソース拡散層５４，５
７に対して金属電源配線を接続していない。従って信号
配線４１のドライブ端，出力端共に局所的な寄生抵抗や
寄生容量が入ることはなく、寄生抵抗や寄生容量の配線
インピーダンスへの影響を抑えることができる。そし
て、信号配線４１を、出力回路４３の入力インピーダン
スと整合させ、ドライバ回路４２の出力インピーダンス
と整合させることにより、高速信号について反射のない
効率的な転送が可能になる。

【００３８】図９は、図７のドライバ回路４２につい
て、ソース拡散層５７，５４に対する電源供給部を、図
６と同様の埋め込み導体層７１ｎ，７１ｐに置き換えた
例である。

【００３９】図１０は、図９のドライバ回路４２につい
て、埋め込みｎ＋型拡散層１２ｎとｐ＋型拡散層１２ｐ
の間に予め溝７２を加工して分離用絶縁膜７３を埋め込
んだ例である。この分離用絶縁膜７３は実際には、チッ
プ内部に全面的に埋め込まれるｎ＋型拡散層１２ｎとｐ
＋型拡散層１２ｐの境界部に沿って連続的に形成され
る。この様に分離用絶縁膜７３を埋め込むことにより、
ＶCCとＶSS間の短絡やリークを確実に防止することが可
能になる。

【００４０】図１１は更に図９のドライバ回路４２を変
形して、埋め込み導体層７１ｎ，７１ｐの側壁からの不
純物再拡散により、ソース拡散層５７，５４をそれぞれ
形成した例である。

【００４１】図９〜図１１に示した構造は、出力回路４
３についても同様に適用することができる。ここまでの
実施例では、ＭＯＳトランジスタのソース拡散層に対し
て金属電源配線の接続を行っていないが、複数個のＭＯ
Ｓトランジスタのうち適当な個数について、金属電源配
線を接続させることは有効である。図１２は、上述の実
施例のドライバ回路４２について、ｎ＋型ソース拡散層
５７，ｐ＋型ソース拡散層５４にそれぞれ金属膜による
ＶSS電源配線７４，ＶCC電源配線７５を接続した構造を
示している。

【００４２】図１３は同様に、出力回路４３について、
ｎ＋型ソース拡散層６５，ｐ＋型ソース拡散層６３にそ
れぞれＶSS電源配線７４，ＶCC電源配線７５を接続した
構造を示している。

【００４３】この様な構造は、特に大きな電流変化を伴
うトランジスタ部に適用することが好ましく、これによ
り電源供給能力を高いものとして、電源ノイズを低減す
ることが可能になる。

【００４４】図１４は、エピタキシャル成長層を用いな
いこの発明の別の実施例の構造を、図９に対応させて示
している。この実施例でのシリコン基板１０は、図１５
に示す工程で得られる。即ち図１５（ａ）に示すよう
に、出発基板である低濃度のｐ−型（又はｎ−型）基板
１１の一方の面に電源配線層としてのｐ＋型拡散層１２
ｐ及びｎ＋型拡散層１２ｎを形成する。次いで、図１５
（ｂ）に示すように基板１１の他方の面を研削して能動
素子領域として必要な厚みを残す。そして図１５（ｃ）
に示すように、素子形成領域として残された基板１１
に、先の実施例と同様にｐ型ウェル５５，ｎ型ウェル５
１を形成する。

【００４５】こうして得られたシリコン基板１０に、図
９の実施例と同様にＭＯＳトランジスタＱN1，ＱP1を形
成し、信号配線４１を形成する。この実施例の場合、電
源配線層としてのｐ＋型拡散層１２ｐ及びｎ＋型拡散層
１２ｎは基板裏面に露出しているから、図１４に示すよ
うに、金属膜によるＶSS電源配線７４及びＶCC電源配線
７５を基板裏面に大きな面積でコンタクトさせることが
できる。従って、図１２或いは図１３に示すように信号
配線４１側には電源配線を這わせることなく、各能動素
子に対する十分な電源供給能力を実現することができ
る。基板１１をより高抵抗のアンドープ基板とすれば、
素子分離領域の信号配線は、抵抗損失分のより小さい高
精度の特性インピーダンスを持つことになる。

【００４６】図１６は、この発明の別の実施例の信号配
線構造を、図６に対応させて示している。この実施例で
は、信号配線４１に対して、これを挟むように同じ配線
材料膜による配線８４を信号配線４１と平行に配設し、
更にこの上に層間絶縁膜５８ａを介してＶSS電源配線７
４を、信号配線４１を覆うように配設している。電源配
線７４は下地の配線８４にコンタクトさせる。

【００４７】この実施例によれば、信号配線４１は等価
的に同軸線路構造となり、シールドされてノイズの影響
を受けることがなくなり、一層の配線インピーダンスの
均質化、高精度化が図られる。

【００４８】但し、図１６に示すように、信号配線４１
と平行に走る配線８４を設けることは、トータルの配線
領域面積を増大させることになる。従って配線領域が限
られている場合には、この配線８４を省略して、少なく
とも信号配線４１の上部を覆う電源配線７４のみを設け
るようにしても良い。この構造は、平衡型ストリップ線
路構造となり、やはり配線インピーダンスの均質化に有
効である。また、電源配線７４は信号配線４１を覆うこ
となく、電位固定された配線８４を信号配線４１の横に
配置するだけでも、隣接する信号配線との干渉を防ぐ上
で一定の効果が期待できる。

【００４９】以上の実施例において、ドライバ回路４２
と出力回路４３の間の信号配線４１には、多くの場合そ
の途中に信号取り出し部（タップ部）が設けられる。こ
の様なタップ部に受信回路を接続する場合は、図１７に
示すように、タップ部を一定長さｌ毎に等間隔に設け
て、それぞれに同じ容量Ｃ′の受信回路９１を接続する
ことが好ましい。受信回路９１は例えば、インバータ回
路であり、受信回路が必要でない場合にも、これと同じ
容量Ｃ′のダミーのキャパシタ９２或いは、ダミーのイ
ンバータ９３を各タップ部に接続する。このとき、信号
配線４１の単位長さ当たりのインダクタンス，容量をそ
れぞれＬ，Ｃとして、特性インピーダンスＺ０＝（Ｌ／
Ｃ）１／２と等間隔に現れるタップ容量Ｃ′との合成イ
ンピーダンスＺ′は、下記数２となる。

【００５０】

【数２】Ｚ′＝｛Ｌｌ／（Ｃｌ＋Ｃ′）｝^1/2 ドライバ回路４２の出力インピーダンス及び出力回路４
３の入力端に設けられる終端抵抗Ｒは上の合成インピー
ダンス１Ｚ′と整合させる。

【００５１】この実施例によれば、タップ部のある信号
配線４１であってもその特性インピーダンスの均質化が
図られ、高速信号の反射を抑えることが可能になる。以
上の実施例では、能動素子としてＰＭＯＳトランジスタ
とＮＭＯＳトランジスタを含むＣＭＯＳ集積回路を説明
したが、ＰＭＯＳトランジスタのみ或いはＮＭＯＳトラ
ンジスタのみの集積回路、更にはバイポーラトランジス
タを含む集積回路にも同様にこの発明を適用することが
できる。

【００５２】また実施例では、埋め込み電源配線層の構
造及びこの電源配線層を接地導体とする信号配線の構造
を説明したが、電源配線層とは独立に、埋め込み不純物
拡散層を接地導体として持つ信号配線構造を持つ場合も
この発明は有効である。この場合、埋め込み不純物拡散
層は、電源電位でなくてもよく、直流的に電位固定され
ればよい。

【００５３】

【発明の効果】以上述べたようにこの発明によれば、半
導体基板内部に電源配線層を埋め込み形成し、ＭＯＳト
ランジスタ等の能動素子の電源に接続されるべき端子層
をその底部に別途埋め込んだ拡散層等により直下の電源
配線層に接続するようにしている。従ってこの発明によ
ると、従来のように能動素子領域に金属膜による電源配
線領域を確保する必要がなく、能動素子領域の面積削減
が図られる。能動素子がＭＯＳトランジスタである場
合、電源配線層としての高濃度不純物拡散層を、ＰＭＯ
Ｓトランジスタ領域の直下にはｎ＋型拡散層、ＮＭＯＳ
トランジスタ領域の直下にｐ＋型拡散層をそれぞれ配置
すると、各素子領域のバルク電位が強固に固定されると
共に、横方向抵抗が低減されて、ラッチアップ耐性が高
いものとなる。

【００５４】またこの発明によると、半導体基板内部に
信号配線の接地導体としての不純物拡散層を埋め込み形
成することにより、高速信号が転送される信号配線をマ
イクロストリップ線路として扱うことが可能になり、信
号配線の特性インピーダンスの均質化が図られる。

【図面の簡単な説明】

【図１】この発明の一実施例による集積回路のＣＭＯＳ
インバータ部分の構造を示す図である。

【図２】同実施例の集積回路チップの埋め込み電源配線
層としてｎ＋型拡散層及びｐ＋型拡散層の配置を示す図
である。

【図３】同実施例の信号配線及びその駆動部と出力部の
等価回路を示す図である。

【図４】同信号配線部の断面構造例を示す図である。

【図５】同信号配線部の他の断面構造例を示す図であ
る。

【図６】同信号配線部の他の断面構造例を示す図であ
る。

【図７】同信号配線の駆動部の断面構造例を示す図であ
る。

【図８】同信号配線の出力部の断面構造例を示す図であ
る。

【図９】同信号配線の駆動部の他の断面構造例を示す図
である。

【図１０】同信号配線の駆動部の他の断面構造例を示す
図である。

【図１１】同信号配線の駆動部の他の断面構造例を示す
図である。

【図１２】同信号配線の駆動部の他の断面構造例を示す
図である。

【図１３】同信号配線の出力部の他の断面構造例を示す
図である。

【図１４】この発明の他の実施例による集積回路の図９
に対応する断面構造を示す図である。

【図１５】同実施例の集積回路基板の製造プロセスを説
明するための図である。

【図１６】この発明の他の実施例による集積回路の信号
配線構造を図６に対応させて示す図である。

【図１７】この発明の他の実施例による集積回路の信号
配線構造を示す等価回路図である。

【図１８】従来の集積回路の信号配線構造を示す図であ
る。

【図１９】従来の集積回路の他の信号配線構造を示す図
である。

【図２０】従来の集積回路の他の信号配線構造を示す図
である。

【図２１】従来の集積回路のＣＭＯＳインバータ部の構
造を示す図である。

【符号の説明】

１０…シリコン基板、１１…出発基板、１２ｐ…ｐ＋型
拡散層（電源配線層）、１２ｎ…ｎ＋型拡散層（電源配
線層）、１３…エピタキシャル成長層、１６…素子分離
絶縁膜、ＱN …ＮＭＯＳトランジスタ、ＱP …ＰＭＯＳ
トランジスタ、１７…ゲート電極、１８，１９，２０，
２１…ソース，ドレイン拡散層、２２ｎ…ｎ＋型拡散
層、２２ｐ…ｐ＋型拡散層、３１ｐ…ＰＭＯＳトランジ
スタ領域、３２ｎ…ＮＭＯＳトランジスタ領域、４１…
信号配線、４２…ドライバ回路、４３…出力回路、４６
…ｐ＋型拡散層、４６ａ…ｐ型ウェル、４６ｂ…埋め込
み導体層、５４，５７，６３，６５…ソース拡散層、５
９ｎ，６６ｎ…ｎ＋型拡散層、５９ｐ，６６ｐ…ｐ＋型
拡散層、７１ｎ，７１ｐ…埋め込み導体層、７３…分離
用絶縁膜。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板に集積形成された能動素子と、前記半導体基板上に絶縁膜を介して配設されて前記能動
素子につながる信号配線と、前記半導体基板の内部に埋め込み形成された電源配線層
と、を有することを特徴とする半導体装置。
【請求項２】前記半導体基板は、出発基板と、この出
発基板に形成された前記電源配線層としての高濃度不純
物拡散層と、この高濃度不純物拡散層上に形成された能
動素子領域としての低濃度エピタキシャル成長層とを有
することを特徴とする請求項１記載の半導体装置。
【請求項３】前記半導体基板は、出発基板の一方の面
に前記電源配線層としての高濃度不純物拡散層を形成
し、他方の面を研削して所定厚みの能動素子領域を残し
たものであることを特徴とする請求項１記載の半導体装
置。
【請求項４】前記能動素子はＭＯＳトランジスタであ
り、このＭＯＳトランジスタの電源端子に接続されるべ
きソース又はドレイン拡散層はその底部に形成されたソ
ース，ドレイン拡散層と同じ導電型の不純物拡散層を介
して前記電源配線層に接続されていることを特徴とする
請求項１記載の半導体装置。
【請求項５】前記能動素子はＭＯＳトランジスタであ
り、このＭＯＳトランジスタの電源端子に接続されるべ
きソース又はドレイン拡散層はその底部に埋め込まれた
導体層を介して前記電源配線層に接続されていることを
特徴とする請求項１記載の半導体装置。
【請求項６】前記電源配線層は素子形成領域直下から
素子分離領域に延在するように埋め込み形成され且つ、
素子分離領域において前記信号配線が前記絶縁膜を介し
て対向する接地導体として用いられていることを特徴と
する請求項１記載の半導体装置。
【請求項７】前記能動素子はＭＯＳトランジスタであ
り、前記電源配線層として、ＰＭＯＳトランジスタ領域
及びこれに隣接する素子分離領域に連続的にｎ＋型拡散
層が、ＮＭＯＳトランジスタ領域及びこれに隣接する素
子分離領域に連続的にｐ＋型拡散層がそれぞれ埋め込み
形成されていることを特徴とする請求項１又は６に記載
の半導体装置。
【請求項８】前記ｎ＋型拡散層とｐ＋型拡散層の境界
領域に沿って分離用絶縁膜が埋め込み形成されているこ
とを特徴とする請求項７記載の半導体装置。
【請求項９】半導体基板と、この半導体基板に集積形成された能動素子と、前記半導体基板上に絶縁膜を介して配設されて前記能動
素子につながる信号配線と、前記半導体基板の内部に前記信号配線が前記絶縁膜を介
して対向する接地導体として埋め込み形成された不純物
拡散層と、を有することを特徴とする半導体装置。
【請求項１０】前記信号配線の上及び横の少なくとも
一方に層間絶縁膜を介して電位固定の導体配線が配設さ
れていることを特徴とする請求項６又は９に記載の半導
体装置。
【請求項１１】前記信号配線には等間隔に同じ容量の
信号取り出し部が設けられていることを特徴とする請求
項６又は９に記載の半導体装置。