JPH11272599A - メモリと周辺装置との間のインタフェ―スを備えるコンピュ―タ・システムおよび通信パラメ―タ・セットを選択するための方法 - Google Patents
メモリと周辺装置との間のインタフェ―スを備えるコンピュ―タ・システムおよび通信パラメ―タ・セットを選択するための方法Info
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- JPH11272599A JPH11272599A JP11004994A JP499499A JPH11272599A JP H11272599 A JPH11272599 A JP H11272599A JP 11004994 A JP11004994 A JP 11004994A JP 499499 A JP499499 A JP 499499A JP H11272599 A JPH11272599 A JP H11272599A
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- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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Abstract
(57)【要約】
【課題】 従来技術の欠点と制約とを軽減する、あるい
は回避する改善されたインタフェースと方法とを備える
コンピュータ・システムを提供する。 【解決手段】 コンピュータ・システム１００は、プロ
セッサ１１０，メモリ３００，インタフェース１０１お
よび周辺装置１２０−１，１２０−２，１２０−３によ
って構成される。インタフェースは、ポインタ発生器１
６０，ポート１５０，デコーダ１７０およびパラメータ
・レジスタ１８０を有する。ポート１５０は、メモリ３
００からデータ・ワードD(k)３８０−ｋを周辺装置１２
０−１，１２０−２，１２０−３に送信する。あるいは
その逆が行われる。通信パラメータはパラメータ・セッ
ト｛Ｐm｝としてパラメータ・レジスタ１８０のパラメ
ータ・フィールド１８５−ｍに格納される。デコーダ１
７０は、メモリ３００に格納される制御ワードC(k)を用
いて、パラメータ・セット｛Ｐi｝を選択する。データ
待行列は、２つ以上の周辺装置１２０−１，１２０−
２，１２０−３に対して、同時に送信することができ
る。
は回避する改善されたインタフェースと方法とを備える
コンピュータ・システムを提供する。 【解決手段】 コンピュータ・システム１００は、プロ
セッサ１１０，メモリ３００，インタフェース１０１お
よび周辺装置１２０−１，１２０−２，１２０−３によ
って構成される。インタフェースは、ポインタ発生器１
６０，ポート１５０，デコーダ１７０およびパラメータ
・レジスタ１８０を有する。ポート１５０は、メモリ３
００からデータ・ワードD(k)３８０−ｋを周辺装置１２
０−１，１２０−２，１２０−３に送信する。あるいは
その逆が行われる。通信パラメータはパラメータ・セッ
ト｛Ｐm｝としてパラメータ・レジスタ１８０のパラメ
ータ・フィールド１８５−ｍに格納される。デコーダ１
７０は、メモリ３００に格納される制御ワードC(k)を用
いて、パラメータ・セット｛Ｐi｝を選択する。データ
待行列は、２つ以上の周辺装置１２０−１，１２０−
２，１２０−３に対して、同時に送信することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、一般にコンピュータ・
システムに関し、さらに詳しくは、このようなシステム
で用いられるデータ通信用インタフェースに関する。本
発明は、このようなシステムの動作方法にも関する。
システムに関し、さらに詳しくは、このようなシステム
で用いられるデータ通信用インタフェースに関する。本
発明は、このようなシステムの動作方法にも関する。
【０００２】
【従来の技術および発明が解決しようとする課題】コン
ピュータ・システム（たとえば統合マイクロコンピュー
タ）は、プロセッサ（たとえば中央処理装置；CPU: cen
tral processing unit），メモリ・ユニット（たとえば
ランダム・アクセス・メモリ；RAM: random access mem
ory），バスおよびその他の構成部品によって構成され
る。インタフェースは、これらの構成部品と周辺装置
（たとえばディスプレイ，プリンタ，ブザー）との間に
データおよび制御情報を交換する。たとえば、プロセッ
サがメモリにデータを書き込み、インタフェースがこの
データを周辺装置に送るか、あるいはその逆が行われ
る。プロセッサ資源を節約するためには、インタフェー
スをプロセッサから部分的に、あるいは完全に独立させ
て制御すると便利である。
ピュータ・システム（たとえば統合マイクロコンピュー
タ）は、プロセッサ（たとえば中央処理装置；CPU: cen
tral processing unit），メモリ・ユニット（たとえば
ランダム・アクセス・メモリ；RAM: random access mem
ory），バスおよびその他の構成部品によって構成され
る。インタフェースは、これらの構成部品と周辺装置
（たとえばディスプレイ，プリンタ，ブザー）との間に
データおよび制御情報を交換する。たとえば、プロセッ
サがメモリにデータを書き込み、インタフェースがこの
データを周辺装置に送るか、あるいはその逆が行われ
る。プロセッサ資源を節約するためには、インタフェー
スをプロセッサから部分的に、あるいは完全に独立させ
て制御すると便利である。
【０００３】待行列シリアル周辺インタフェース・ユニ
ット（QSPI: queued serial peripheral interface uni
t）が、多くのマイクロコンピュータおよび周辺装置に
組み込まれる。以下の参考文献が有用である：いずれも
Hill他による米国特許第４，８１６，９９６号［１］お
よび第４，９５８，２７７号［２］；およびモトローラ
社による「Queued Serial Module (QSM) Reference Man
ual」（１９９１年発行、発注番号QSMRM/AD）（以下
［３］とする）。待行列とは、メモリから連続的に検索
される、あるいはメモリ内に書き込まれる複数のメモリ
・エントリである。
ット（QSPI: queued serial peripheral interface uni
t）が、多くのマイクロコンピュータおよび周辺装置に
組み込まれる。以下の参考文献が有用である：いずれも
Hill他による米国特許第４，８１６，９９６号［１］お
よび第４，９５８，２７７号［２］；およびモトローラ
社による「Queued Serial Module (QSM) Reference Man
ual」（１９９１年発行、発注番号QSMRM/AD）（以下
［３］とする）。待行列とは、メモリから連続的に検索
される、あるいはメモリ内に書き込まれる複数のメモリ
・エントリである。
【０００４】参考文献［３］のセクション４では、たと
えば、シリアル・クロック・ボー・レートSPBR（serial
clock baud rate），１転送ビットBITS（bits per tra
nsfer），転送後遅延長DTL（length of delay after tr
ansfer），クロック極性CPOL（clock polarity），クロ
ック位相CPHA（clock phase）などに関する通信パラメ
ータを説明する。待行列を送信するために必要なすべて
の通信パラメータを集合的に、パラメータ・セットと称
する。CPUは、すべての待行列に関するパラメータ・セ
ットを定義し、制御レジスタに必要なセットのパラメー
タを書き込む。新たな待行列がアクティブになると、CP
Uは制御レジスタに新たなパラメータ・セットを書き込
む。言い換えると、パラメータは、待行列と関連性をも
つ。CPU命令を設計するソフトウェア設計者は、各通信
パラメータに関して注意を払わねばならない。この方法
は、コストがかかり、便利ではない。また、待行列転送
の間、パラメータ・セットを変更することができない。
第１パラメータ・セットで待行列転送を開始して、第２
パラメータ・セットに切り替えることが望ましい場合が
ある。参考文献［１］，［２］，［３］に説明されるQS
PIを用いると、待行列転送を中止して、新たにロードさ
れた通信パラメータで再開しなければならない。
えば、シリアル・クロック・ボー・レートSPBR（serial
clock baud rate），１転送ビットBITS（bits per tra
nsfer），転送後遅延長DTL（length of delay after tr
ansfer），クロック極性CPOL（clock polarity），クロ
ック位相CPHA（clock phase）などに関する通信パラメ
ータを説明する。待行列を送信するために必要なすべて
の通信パラメータを集合的に、パラメータ・セットと称
する。CPUは、すべての待行列に関するパラメータ・セ
ットを定義し、制御レジスタに必要なセットのパラメー
タを書き込む。新たな待行列がアクティブになると、CP
Uは制御レジスタに新たなパラメータ・セットを書き込
む。言い換えると、パラメータは、待行列と関連性をも
つ。CPU命令を設計するソフトウェア設計者は、各通信
パラメータに関して注意を払わねばならない。この方法
は、コストがかかり、便利ではない。また、待行列転送
の間、パラメータ・セットを変更することができない。
第１パラメータ・セットで待行列転送を開始して、第２
パラメータ・セットに切り替えることが望ましい場合が
ある。参考文献［１］，［２］，［３］に説明されるQS
PIを用いると、待行列転送を中止して、新たにロードさ
れた通信パラメータで再開しなければならない。
【０００５】本発明は、従来技術のこれらやその他の欠
点と制約とを軽減する、あるいは回避する改善されたイ
ンタフェースと方法とを備えるコンピュータ・システム
を提供することを目標とする。
点と制約とを軽減する、あるいは回避する改善されたイ
ンタフェースと方法とを備えるコンピュータ・システム
を提供することを目標とする。
【０００６】
【実施例】本発明は、改善されたQSPIに関して説明され
るが、これは制約ではない。本明細書の説明に基づき、
当業者は、本発明の範囲から逸脱せずに本発明を他のイ
ンタフェースに適応することができる。
るが、これは制約ではない。本明細書の説明に基づき、
当業者は、本発明の範囲から逸脱せずに本発明を他のイ
ンタフェースに適応することができる。
【０００７】本発明により、パラメータ・セットは周辺
装置と関連付けられる。従来技術に対する利点には、た
とえば次のようなものがある：（ａ）異なるパラメータ
を必要とする複数の周辺装置に対して単独の待行列によ
りサービスを提供することができる。（ｂ）CPUがイン
タフェースを妨害する頻度が小さくなる。（ｃ）メモリ
をより融通性をもって編成することができる。
装置と関連付けられる。従来技術に対する利点には、た
とえば次のようなものがある：（ａ）異なるパラメータ
を必要とする複数の周辺装置に対して単独の待行列によ
りサービスを提供することができる。（ｂ）CPUがイン
タフェースを妨害する頻度が小さくなる。（ｃ）メモリ
をより融通性をもって編成することができる。
【０００８】図１は、本発明によるコンピュータ・シス
テム１００の簡略なブロック図である。システム１００
は、プロセッサ１１０，メモリ３００，データ・インタ
フェース１０１（以下インタフェース１０１とする，破
線部）およびＮ個の装置１２０−ｎ（ｎ＝１〜Ｎ）によ
って構成される。装置１２０−ｎは、好ましくは周辺装
置（PD：peripheral devices）である。簡単にするため
に、図１は、Ｎ＝３個の装置１２０−１，１２０−２，
１２０−３を図示する。Ｎに関する便宜な数値はＮ＝１
６であるが、これより大きいあるいは小さいＮをもつそ
の他の構造も可能である。
テム１００の簡略なブロック図である。システム１００
は、プロセッサ１１０，メモリ３００，データ・インタ
フェース１０１（以下インタフェース１０１とする，破
線部）およびＮ個の装置１２０−ｎ（ｎ＝１〜Ｎ）によ
って構成される。装置１２０−ｎは、好ましくは周辺装
置（PD：peripheral devices）である。簡単にするため
に、図１は、Ｎ＝３個の装置１２０−１，１２０−２，
１２０−３を図示する。Ｎに関する便宜な数値はＮ＝１
６であるが、これより大きいあるいは小さいＮをもつそ
の他の構造も可能である。
【０００９】インタフェース１０１は、ポート１５０，
ポインタ発生器（PG: pointer generator）１６０，デ
コーダ１７０およびパラメータ・レジスタ（PR: pointe
r register）１８０によって構成される。デコーダ１７
０とパラメータ・レジスタ１８０とが、セレクタ１９０
（破線フレーム）を形成する。プロセッサ１１０は、双
方向データ経路１０２を介してメモリ３００に結合され
る；メモリ３００は、双方向データ経路１０４を介して
インタフェース１０１のポート１５０に結合される；メ
モリ３００は、制御経路１０８を介してデコーダ１７０
にも結合される；インタフェース１０１のポート１５０
は、通信経路１０６を介して装置１２０−ｎに結合され
る。オプションの選択線１０７（破線）は、経路１０８
と装置１２０−ｎとの間に結合される。インタフェース
１０１において、デコーダ１７０が線１７２を介してパ
ラメータ・レジスタ１８０に結合される；そして、パラ
メータ・レジスタ１８０は、線１８２を介してポート１
５０に結合される。ポインタ発生器１６０は、メモリ３
００に対するポインタｐ（線１６５により図示）を有す
る。パラメータ・レジスタ１８０は、Ｍ個の所定のパラ
メータ・セットを格納するフィールド１８５−ｍ（ｍ＝
１〜Ｍ）を有する：
ポインタ発生器（PG: pointer generator）１６０，デ
コーダ１７０およびパラメータ・レジスタ（PR: pointe
r register）１８０によって構成される。デコーダ１７
０とパラメータ・レジスタ１８０とが、セレクタ１９０
（破線フレーム）を形成する。プロセッサ１１０は、双
方向データ経路１０２を介してメモリ３００に結合され
る；メモリ３００は、双方向データ経路１０４を介して
インタフェース１０１のポート１５０に結合される；メ
モリ３００は、制御経路１０８を介してデコーダ１７０
にも結合される；インタフェース１０１のポート１５０
は、通信経路１０６を介して装置１２０−ｎに結合され
る。オプションの選択線１０７（破線）は、経路１０８
と装置１２０−ｎとの間に結合される。インタフェース
１０１において、デコーダ１７０が線１７２を介してパ
ラメータ・レジスタ１８０に結合される；そして、パラ
メータ・レジスタ１８０は、線１８２を介してポート１
５０に結合される。ポインタ発生器１６０は、メモリ３
００に対するポインタｐ（線１６５により図示）を有す
る。パラメータ・レジスタ１８０は、Ｍ個の所定のパラ
メータ・セットを格納するフィールド１８５−ｍ（ｍ＝
１〜Ｍ）を有する：
【００１０】
【数１】｛Ｐ1｝，｛Ｐ2｝，．．．｛Ｐm｝，｛ＰM｝ ただし符号｛｝は、各セットが複数のパラメータ、たと
えば上記のSPBR，DTL，CPOL，CPHA，その他のパラメー
タによって構成されることを示す。経路１０２，１０
４，１０６，１０８と線１０７，１６５，１７２，１８
２の矢印は、好適な信号の流れを示す。
えば上記のSPBR，DTL，CPOL，CPHA，その他のパラメー
タによって構成されることを示す。経路１０２，１０
４，１０６，１０８と線１０７，１６５，１７２，１８
２の矢印は、好適な信号の流れを示す。
【００１１】好ましくは、メモリ３００は、制御ワード
C(k)を格納するＫ個のフィールド３７０−ｋ（たとえば
ｋ＝０〜Ｋ−１）と、データ・ワードD(k)を格納するＫ
個のフィールド３８０−ｋ（ｋ＝１〜Ｋ）とを有する。
好ましくは、経路１０２は、データ・ワードD(k)と制御
ワードC(k)とを伝えるものとし、経路１０４はデータ・
ワードD(k)を伝え、経路１０８は制御ワードC(k)を伝え
るものとする。この区別は、便宜上のものであって、本
発明に関して不可欠なものではない。メモリ３００の詳
細は、図３に関連して説明される。ポインタｐによりア
クセスされるデータ・ワードD(k)および制御ワードC(k)
を、それぞれD(p)とC(p)と称する。好ましくは、ポイン
タｐは、フィールド３８０−ｐ（ｐ＝ｋ）内の１つのD
(p)とフィールド３７０−ｐ（ｐ＝ｋ）内の１つのC(p)
とを指示する。
C(k)を格納するＫ個のフィールド３７０−ｋ（たとえば
ｋ＝０〜Ｋ−１）と、データ・ワードD(k)を格納するＫ
個のフィールド３８０−ｋ（ｋ＝１〜Ｋ）とを有する。
好ましくは、経路１０２は、データ・ワードD(k)と制御
ワードC(k)とを伝えるものとし、経路１０４はデータ・
ワードD(k)を伝え、経路１０８は制御ワードC(k)を伝え
るものとする。この区別は、便宜上のものであって、本
発明に関して不可欠なものではない。メモリ３００の詳
細は、図３に関連して説明される。ポインタｐによりア
クセスされるデータ・ワードD(k)および制御ワードC(k)
を、それぞれD(p)とC(p)と称する。好ましくは、ポイン
タｐは、フィールド３８０−ｐ（ｐ＝ｋ）内の１つのD
(p)とフィールド３７０−ｐ（ｐ＝ｋ）内の１つのC(p)
とを指示する。
【００１２】ポート１５０は、好ましくは、通信線１０
６において、データ・ワードD(k)をメモリ３００内のパ
ラレル形式からシリアル形式のデータ・ワードに転送す
るシリアライザである。あるいは逆に、ポート１５０
は、線１０６からシリアル・データ・ワードをメモリ３
００内のデータ・ワードD(k)に転送する。シリアライザ
は、参考文献［１］，［２］に説明される。ポート１５
０は、当業者により改造することができる。たとえば、
ポート１５０は、パラレル・データ形式も保持すること
ができる。あるいは、ポート１５０は、メモリ３００か
らのシリアル・データを通信経路１０６上のパラレル・
データに変形することもできる。ポート１５０は、制御
ワードC(k)も転送することができる。
６において、データ・ワードD(k)をメモリ３００内のパ
ラレル形式からシリアル形式のデータ・ワードに転送す
るシリアライザである。あるいは逆に、ポート１５０
は、線１０６からシリアル・データ・ワードをメモリ３
００内のデータ・ワードD(k)に転送する。シリアライザ
は、参考文献［１］，［２］に説明される。ポート１５
０は、当業者により改造することができる。たとえば、
ポート１５０は、パラレル・データ形式も保持すること
ができる。あるいは、ポート１５０は、メモリ３００か
らのシリアル・データを通信経路１０６上のパラレル・
データに変形することもできる。ポート１５０は、制御
ワードC(k)も転送することができる。
【００１３】本発明により、ポインタ発生器１６０は、
ポインタｐを１つの待行列に属するデータ・ワードD(k)
と制御ワードC(k)に移動させる。制御ワードC(k)の一部
または全部は、装置識別子によって構成される。セレク
タ１９０は、経路１０８を介して制御ワードC(p)を連続
的に受け取り、論理関係に応じて識別子を分析し、選択
されたパラメータ・セット｛Ｐi｝を一時的にポート１
５０に送る。指標ｉ（たとえば１≦ｉ≦Ｍ）は選択を表
す。この書き方は選択された装置１２０−ｊに関しても
用いられる。次にポート１５０は、データ・ワードD(p)
をすべての装置１２０−ｎまたは一部の装置１２０−ｎ
に転送する。好ましくは、ポート１５０は、セレクタが
新しいパラメータ・セット｛Ｐi｝’（’は「新規」の
マーカ）を決定しない限り、選択されたパラメータ・セ
ット｛Ｐi｝を用いる。
ポインタｐを１つの待行列に属するデータ・ワードD(k)
と制御ワードC(k)に移動させる。制御ワードC(k)の一部
または全部は、装置識別子によって構成される。セレク
タ１９０は、経路１０８を介して制御ワードC(p)を連続
的に受け取り、論理関係に応じて識別子を分析し、選択
されたパラメータ・セット｛Ｐi｝を一時的にポート１
５０に送る。指標ｉ（たとえば１≦ｉ≦Ｍ）は選択を表
す。この書き方は選択された装置１２０−ｊに関しても
用いられる。次にポート１５０は、データ・ワードD(p)
をすべての装置１２０−ｎまたは一部の装置１２０−ｎ
に転送する。好ましくは、ポート１５０は、セレクタが
新しいパラメータ・セット｛Ｐi｝’（’は「新規」の
マーカ）を決定しない限り、選択されたパラメータ・セ
ット｛Ｐi｝を用いる。
【００１４】選択された装置１２０−ｊは、好ましく
は、線１０７によりイネーブルになり、選択されない装
置１２０−ｎは、好ましくは線１０７によってディスエ
ーブルになる。指標ｊ（たとえば１≦ｊ≦Ｎ）は、選択
を表す。線１０７は、たとえばlog2N（底２に対する対
数）部分線をもつバスによって、あるいは当技術で周知
の他の手段によって実現することができる。
は、線１０７によりイネーブルになり、選択されない装
置１２０−ｎは、好ましくは線１０７によってディスエ
ーブルになる。指標ｊ（たとえば１≦ｊ≦Ｎ）は、選択
を表す。線１０７は、たとえばlog2N（底２に対する対
数）部分線をもつバスによって、あるいは当技術で周知
の他の手段によって実現することができる。
【００１５】パラメータ・レジスタ１８０は、パラメー
タ・セット｛Ｐm｝を実質的に恒久的に格納する。これ
には、たとえばプロセッサ１１０によりパラメータ・セ
ットを変更することができることが含まれる。デコーダ
１７０は、たとえば、ルックアップ・テーブルまたは、
たとえばandゲート，orゲート，インバータ・ゲートお
よびそれらの組み合わせを有する論理ネットワークによ
って実現することができる。好ましくは、デコーダ１７
０は、予め定義される論理関係に応じてパラメータ・セ
ットを選択する。
タ・セット｛Ｐm｝を実質的に恒久的に格納する。これ
には、たとえばプロセッサ１１０によりパラメータ・セ
ットを変更することができることが含まれる。デコーダ
１７０は、たとえば、ルックアップ・テーブルまたは、
たとえばandゲート，orゲート，インバータ・ゲートお
よびそれらの組み合わせを有する論理ネットワークによ
って実現することができる。好ましくは、デコーダ１７
０は、予め定義される論理関係に応じてパラメータ・セ
ットを選択する。
【００１６】図１〜図３は、簡便にするために、当業者
が実際のシステムには必要であると理解する特定の詳細
部を含まない。たとえば、CPU（たとえばプロセッサ１
１０）などのコントローラがシステム１００の動作を制
御する一部の制御経路は図示されない。これらは、下記
の更なる説明から明らかになろう。一般に、システム１
００の倫理的機能をハードウェアに組み込むには多くの
方法が可能であり、図面は説明のためのものに過ぎな
い。当業者は、本明細書における説明に基づきシステム
１００を構築する方法を理解されよう。
が実際のシステムには必要であると理解する特定の詳細
部を含まない。たとえば、CPU（たとえばプロセッサ１
１０）などのコントローラがシステム１００の動作を制
御する一部の制御経路は図示されない。これらは、下記
の更なる説明から明らかになろう。一般に、システム１
００の倫理的機能をハードウェアに組み込むには多くの
方法が可能であり、図面は説明のためのものに過ぎな
い。当業者は、本明細書における説明に基づきシステム
１００を構築する方法を理解されよう。
【００１７】図２は、図１のコンピュータ・システム１
００の周辺装置１２０−ｎ（たとえばｎ＝１〜Ｎ＝３）
の簡略な選択図である。図面２００は、Ｎ＝３のリング
形のグラフ２０１，２０２，２０３を図示し、これらは
それぞれ、装置１２０−１，１２０−２，１２０−３の
選択を標示する。図面２００は、システム１００の状況
に関する情報を与える。このような図面は、「ヴェン・
ダイアグラム」またはセット・ダイアグラムという名で
当技術においては周知である。グラフ２０１〜２０３
は、互いに交差し、Ｍ’個のエリア２０４，２０５，２
０６，２０７，２０８，２０９，２１０の境界を与え
る。追加のエリア２１１は、グラフ２０１〜２０３の外
側にあり、「選択なし」を表す。エリアの数Ｍ’（エリ
ア２１１を除く）は、次のように計算される：
００の周辺装置１２０−ｎ（たとえばｎ＝１〜Ｎ＝３）
の簡略な選択図である。図面２００は、Ｎ＝３のリング
形のグラフ２０１，２０２，２０３を図示し、これらは
それぞれ、装置１２０−１，１２０−２，１２０−３の
選択を標示する。図面２００は、システム１００の状況
に関する情報を与える。このような図面は、「ヴェン・
ダイアグラム」またはセット・ダイアグラムという名で
当技術においては周知である。グラフ２０１〜２０３
は、互いに交差し、Ｍ’個のエリア２０４，２０５，２
０６，２０７，２０８，２０９，２１０の境界を与え
る。追加のエリア２１１は、グラフ２０１〜２０３の外
側にあり、「選択なし」を表す。エリアの数Ｍ’（エリ
ア２１１を除く）は、次のように計算される：
【００１８】
【数２】M’＝３2−１＝７
【００１９】
【数３】M’＝Ｎ2−１ ただし、上付き文字「２」は、べき数「２」を表す。言
い換えると、Ｎ個の装置１２０−ｎをアクティブにし
て、Ｍ’個の異なる組み合わせにおいてポート１５０と
データを交換することができる。たとえば、エリア２０
４は、装置１２０−１のみが選択されて、装置１２０−
２，１２０−３は選択されないことを表す。エリア２０
７は、装置１２０−１，１２０−２が選択されて、１１
２０−３は選択されないことを表し、同様に続く。
い換えると、Ｎ個の装置１２０−ｎをアクティブにし
て、Ｍ’個の異なる組み合わせにおいてポート１５０と
データを交換することができる。たとえば、エリア２０
４は、装置１２０−１のみが選択されて、装置１２０−
２，１２０−３は選択されないことを表す。エリア２０
７は、装置１２０−１，１２０−２が選択されて、１１
２０−３は選択されないことを表し、同様に続く。
【００２０】パラメータ・セットの数Ｍは、可能な組み
合わせの数Ｍ’と等しいか、それよりも小さい。すなわ
ち：
合わせの数Ｍ’と等しいか、それよりも小さい。すなわ
ち：
【００２１】
【数４】Ｍ≦Ｍ’ 便宜上、パラメータ・セット｛Ｐm｝を、単独の通信パ
ラメータ「転送周波数ｆ」に関してのみ説明する。当業
者は、本明細書の説明に基づき、本発明をより多くの通
信パラメータを備えるパラメータ・セットに適応するこ
とができる。このような装置１２０−ｎは、たとえば、
クロック極性などの互換性のない通信パラメータを有す
ることもある。
ラメータ「転送周波数ｆ」に関してのみ説明する。当業
者は、本明細書の説明に基づき、本発明をより多くの通
信パラメータを備えるパラメータ・セットに適応するこ
とができる。このような装置１２０−ｎは、たとえば、
クロック極性などの互換性のない通信パラメータを有す
ることもある。
【００２２】通信線１０６を、単独ビット線と想定す
る。転送周波数ｆは、それによって、データ・ワードD
(p)が被選択装置１２０−ｊとポート１５０との間に交
換される線１０６上のビット速度として定義される。異
なる装置１２０−ｎは、異なる転送周波数fnに対応す
る。ある装置は、他の装置より速く動作し、その逆もあ
る。たとえば、装置１２０−１が最も動作の遅い装置
で、装置１２０−３を最も速い装置とすることができ
る。装置１２０−ｎの転送周波数fnは、たとえば、次の
ようになる：
る。転送周波数ｆは、それによって、データ・ワードD
(p)が被選択装置１２０−ｊとポート１５０との間に交
換される線１０６上のビット速度として定義される。異
なる装置１２０−ｎは、異なる転送周波数fnに対応す
る。ある装置は、他の装置より速く動作し、その逆もあ
る。たとえば、装置１２０−１が最も動作の遅い装置
で、装置１２０−３を最も速い装置とすることができ
る。装置１２０−ｎの転送周波数fnは、たとえば、次の
ようになる：
【００２３】
【数５】f1 ＜ f2 ＜ f3 しかし、他の関係も適応することができる。fnに関する
便利な値を参考文献［３］の表４−３に、「実際のSCK
周波数（Actual SCK frequency）」として示す。以下の
想定もなされる：
便利な値を参考文献［３］の表４−３に、「実際のSCK
周波数（Actual SCK frequency）」として示す。以下の
想定もなされる：
【００２４】
【数６】装置１２０−２は、f2のみならずf1においても
動作する
動作する
【００２５】
【数７】装置１２０−３は、f3のみならずf1およびf2に
おいても動作する図２では、符号２５０は、f1（エリア
２０４，２０７，２０９，２１０），f2（２０５，２０
８）およびf3（２０６）に関する異なる斜線部を標示す
る。たとえば、装置１２０−ｎがエリア２０８に示され
るように選択されると（装置１２０−２，１２０−
３）、転送周波数はf2となる。例では、Ｍ＝３のパラメ
ータ・セットは、次のようになる：
おいても動作する図２では、符号２５０は、f1（エリア
２０４，２０７，２０９，２１０），f2（２０５，２０
８）およびf3（２０６）に関する異なる斜線部を標示す
る。たとえば、装置１２０−ｎがエリア２０８に示され
るように選択されると（装置１２０−２，１２０−
３）、転送周波数はf2となる。例では、Ｍ＝３のパラメ
ータ・セットは、次のようになる：
【００２６】
【数８】 ｛Ｐ1｝＝f1； ｛Ｐ2｝＝f2；および ｛Ｐ3｝＝f3。
【００２７】図３は、図１のコンピュータ・システム１
００のメモリ３００の簡略なブロック図である。図３
は、簡略な転送周波数−時間図３５０も示す。図３の例
では、メモリ３００は、制御ワードC(0)〜C(49)を格納
するＫ＝５０個のフィールド３７０−ｋと、データ・ワ
ードD(0)〜D(49)を格納するＫ＝５０個のフィールド３
８０−ｋとを備えて図示される。ポインタp(165)は、た
とえばｐ＝１として与えられ、制御ワードC(1)とデータ
・ワードD(1)とを指示する。
００のメモリ３００の簡略なブロック図である。図３
は、簡略な転送周波数−時間図３５０も示す。図３の例
では、メモリ３００は、制御ワードC(0)〜C(49)を格納
するＫ＝５０個のフィールド３７０−ｋと、データ・ワ
ードD(0)〜D(49)を格納するＫ＝５０個のフィールド３
８０−ｋとを備えて図示される。ポインタp(165)は、た
とえばｐ＝１として与えられ、制御ワードC(1)とデータ
・ワードD(1)とを指示する。
【００２８】たとえば、C(0)およびD(0)ないしC(9)およ
びD(9)は、データ待行列Q(1)（短くは「待行列」；参照
番号３０１）を形成する。C(10)およびD(10)ないしC(1
9)およびD(19)は、データ待行列Q(2)（３０２）を形成
する。C(20)およびD(20)ないしC(29)およびD(29)は、デ
ータ待行列Q(3)（３０３）を形成する。C(30)およびD(3
0)ないしC(39)およびD(39)は、データ待行列Q(4)（３０
４）を形成する。C(40)およびD(40)ないしC(49)およびD
(49)は、データ待行列Q(5)（３０５）を形成する。説明
の便宜上、待行列Q(1)〜Q(5)は、Q(1)から連続して装置
１２０−ｎに転送される。制御ワードC(k)の一部は、装
置１２０−１，１２０−２，１２０−３に関して装置識
別子それぞれ，および／またはを有する。待行列
Q(1)の始点に、C(0)のは装置１２０−１の選択を標示
する。同様に、C(10)の，は、待行列Q(2)の始点に
ついて装置１２０−１，１２０−２の選択を標示する。
C(15)のは、待行列Q(2)の転送を装置１２０−２まで
は継続するが、装置１２０−１までは継続すべきでない
ことを標示する。C(25)のは、待行列Q(3)の転送中に
装置１２０−３が追加選択されたことを示す。C(30)の
は、待行列Q(4)のデータが装置１２０−３に送られる
ことを標示する。待行列Q(5)は、まず装置１２０−３
（C(40)ののみに転送され、後で装置１２０−１，１
２０−３（C(45)の，）に転送される。
びD(9)は、データ待行列Q(1)（短くは「待行列」；参照
番号３０１）を形成する。C(10)およびD(10)ないしC(1
9)およびD(19)は、データ待行列Q(2)（３０２）を形成
する。C(20)およびD(20)ないしC(29)およびD(29)は、デ
ータ待行列Q(3)（３０３）を形成する。C(30)およびD(3
0)ないしC(39)およびD(39)は、データ待行列Q(4)（３０
４）を形成する。C(40)およびD(40)ないしC(49)およびD
(49)は、データ待行列Q(5)（３０５）を形成する。説明
の便宜上、待行列Q(1)〜Q(5)は、Q(1)から連続して装置
１２０−ｎに転送される。制御ワードC(k)の一部は、装
置１２０−１，１２０−２，１２０−３に関して装置識
別子それぞれ，および／またはを有する。待行列
Q(1)の始点に、C(0)のは装置１２０−１の選択を標示
する。同様に、C(10)の，は、待行列Q(2)の始点に
ついて装置１２０−１，１２０−２の選択を標示する。
C(15)のは、待行列Q(2)の転送を装置１２０−２まで
は継続するが、装置１２０−１までは継続すべきでない
ことを標示する。C(25)のは、待行列Q(3)の転送中に
装置１２０−３が追加選択されたことを示す。C(30)の
は、待行列Q(4)のデータが装置１２０−３に送られる
ことを標示する。待行列Q(5)は、まず装置１２０−３
（C(40)ののみに転送され、後で装置１２０−１，１
２０−３（C(45)の，）に転送される。
【００２９】装置１２０−ｎの選択は、転送周波数fに
影響を与える。転送周波数−時間図３５０は、縦の時間
軸（ページを上から下へ）と、転送周波数f1，f2，f3を
含む横の周波数軸ｆとを有する。実際の転送周波数は、
Q（１）、３５２および３５３’（Q（２）），３５３
（Q（３）），３５４（Q（４））および３５５，３５
５’（Ｑ（５））の転送中の軌跡３５１によって与えら
れる。便宜上、時間をポインタｐによって測定できるも
のとする。ポート１５０は、最初に（すなわちｐ＝０〜
ｐ＝１４）、周波数f1で動作する。ｐ＝１５において、
ポート１５０はf2まで加速することができる。ｐ＝３０
で、ポート１５０は、さらにf3まで加速することができ
る。しかし、ｐ＝４５では、ポート１５０はf1に再び減
速する。
影響を与える。転送周波数−時間図３５０は、縦の時間
軸（ページを上から下へ）と、転送周波数f1，f2，f3を
含む横の周波数軸ｆとを有する。実際の転送周波数は、
Q（１）、３５２および３５３’（Q（２）），３５３
（Q（３）），３５４（Q（４））および３５５，３５
５’（Ｑ（５））の転送中の軌跡３５１によって与えら
れる。便宜上、時間をポインタｐによって測定できるも
のとする。ポート１５０は、最初に（すなわちｐ＝０〜
ｐ＝１４）、周波数f1で動作する。ｐ＝１５において、
ポート１５０はf2まで加速することができる。ｐ＝３０
で、ポート１５０は、さらにf3まで加速することができ
る。しかし、ｐ＝４５では、ポート１５０はf1に再び減
速する。
【００３０】言い換えると、動作のある時期においては
（たとえばp=１０〜ｐ＝１４）、システム１００は少な
くとも第１装置（たとえば１２０−１）と第２装置（た
とえば１２０−２）とにサービスを提供する。パラメー
タ・レジスタ１８０に格納されるパラメータ・セット
｛Ｐm｝は、第１装置と第２装置とによって実質的に同
時に（たとえば、ｐ＝１０，ｐ＝１１，ｐ＝１２，ｐ＝
１３，ｐ＝１４のうち任意の時刻に）対応される通信パ
ラメータ（たとえば転送周波数f1）を有するセット（た
とえば｛Ｐ1｝）によって構成される。
（たとえばp=１０〜ｐ＝１４）、システム１００は少な
くとも第１装置（たとえば１２０−１）と第２装置（た
とえば１２０−２）とにサービスを提供する。パラメー
タ・レジスタ１８０に格納されるパラメータ・セット
｛Ｐm｝は、第１装置と第２装置とによって実質的に同
時に（たとえば、ｐ＝１０，ｐ＝１１，ｐ＝１２，ｐ＝
１３，ｐ＝１４のうち任意の時刻に）対応される通信パ
ラメータ（たとえば転送周波数f1）を有するセット（た
とえば｛Ｐ1｝）によって構成される。
【００３１】また、システム１００は、待行列境界（た
とえばC(10)/D(10)とC(19)/D(19)との間の待行列Q(2)）
内のデータ・ワードD(k)を転送する。待行列（たとえば
Q(2)）は、制御ワード（たとえばC(15)）を有し、これ
によってセレクタ１９０は、新しいパラメータ・セット
（たとえば｛Ｐ1｝の代わりに｛Ｐ2｝）を選択し、なお
かつ待行列の転送（たとえばQ(2)の転送）は継続する
（たとえばｐ＝１０とｐ＝１９の間で）。
とえばC(10)/D(10)とC(19)/D(19)との間の待行列Q(2)）
内のデータ・ワードD(k)を転送する。待行列（たとえば
Q(2)）は、制御ワード（たとえばC(15)）を有し、これ
によってセレクタ１９０は、新しいパラメータ・セット
（たとえば｛Ｐ1｝の代わりに｛Ｐ2｝）を選択し、なお
かつ待行列の転送（たとえばQ(2)の転送）は継続する
（たとえばｐ＝１０とｐ＝１９の間で）。
【００３２】新規のパラメータ・セットは、追加装置１
２０−ｎに対しサービスを提供することのできる、ある
いはより少ない装置１２０−ｎに対しサービスを提供す
ることのできる通信パラメータを有することができる。
たとえば、ｐ＝１５のとき、セレクタ１９０はセット
｛Ｐ1｝（低周波数f1）からセット｛Ｐ2｝（より高い
f2）へと切り替わる。装置１２０−１には、サービスは
提供されないが、データ待行列Q(2)は同じままになる。
あるいは、Q(5)の転送中に、制御ワードC(45)が装置１
２０−３の代わりに装置１２０−１，１２０−２，
を識別するので、セレクタ１９０はパラメータ・セット
｛Ｐ3｝（高周波数f3）からパラメータ・セット｛Ｐ1｝
に切り替わる。
２０−ｎに対しサービスを提供することのできる、ある
いはより少ない装置１２０−ｎに対しサービスを提供す
ることのできる通信パラメータを有することができる。
たとえば、ｐ＝１５のとき、セレクタ１９０はセット
｛Ｐ1｝（低周波数f1）からセット｛Ｐ2｝（より高い
f2）へと切り替わる。装置１２０−１には、サービスは
提供されないが、データ待行列Q(2)は同じままになる。
あるいは、Q(5)の転送中に、制御ワードC(45)が装置１
２０−３の代わりに装置１２０−１，１２０−２，
を識別するので、セレクタ１９０はパラメータ・セット
｛Ｐ3｝（高周波数f3）からパラメータ・セット｛Ｐ1｝
に切り替わる。
【００３３】図４は、本発明による方法４００の簡略な
流れ図である。方法４００は、好ましくは、本発明のシ
ステム１００によって実行される。システム１００の構
成部品１１０，３００，１６０，１７０，１８０，１２
０−ｎに対する参照は、説明の便宜上与えられるに過ぎ
ない。本明細書の説明に基づき、当業者は他のシステム
にも方法を適応することができる。方法４００は、待行
列エントリに対する指示を行う段階４１０，装置識別子
（たとえば，，）を読み取る段階４２０，パラメ
ータ・セット｛Ｐi｝を決定する段階４３０，パラメー
タ・セット｛Ｐi｝をポート１５０に送付する段階４４
０およびデータを転送する段階４５０によって構成され
る。段階４１０，４２０，４３０，４４０，４５０は、
好ましくは、連続して実行され、周期的に反復される
（線４６０）。段階を結ぶ矢印は、好適な方法の流れを
示す。詳細は以下の通りである： （ａ）段階４１０において、ポインタ発生器１６０が制
御ワードC(p)とデータ・ワードD(p)と（総称して「待行
列エントリ」）を指示するポインタｐを生成する。たと
えば、ポインタｐに関する所定の開始値および終了値に
より、あるいは他の手段により待行列境界を決定する方
法は、当技術では周知である。
流れ図である。方法４００は、好ましくは、本発明のシ
ステム１００によって実行される。システム１００の構
成部品１１０，３００，１６０，１７０，１８０，１２
０−ｎに対する参照は、説明の便宜上与えられるに過ぎ
ない。本明細書の説明に基づき、当業者は他のシステム
にも方法を適応することができる。方法４００は、待行
列エントリに対する指示を行う段階４１０，装置識別子
（たとえば，，）を読み取る段階４２０，パラメ
ータ・セット｛Ｐi｝を決定する段階４３０，パラメー
タ・セット｛Ｐi｝をポート１５０に送付する段階４４
０およびデータを転送する段階４５０によって構成され
る。段階４１０，４２０，４３０，４４０，４５０は、
好ましくは、連続して実行され、周期的に反復される
（線４６０）。段階を結ぶ矢印は、好適な方法の流れを
示す。詳細は以下の通りである： （ａ）段階４１０において、ポインタ発生器１６０が制
御ワードC(p)とデータ・ワードD(p)と（総称して「待行
列エントリ」）を指示するポインタｐを生成する。たと
えば、ポインタｐに関する所定の開始値および終了値に
より、あるいは他の手段により待行列境界を決定する方
法は、当技術では周知である。
【００３４】（ｂ）段階４２０において、デコーダ１７
０が、複数のＮ個の装置１２０−１〜１２０−Ｎの装置
に関する制御ワードC(p)から少なくとも１つの装置識別
子（たとえば装置１２０−１のを読み取る。制御ワー
ドC(p)が装置識別子をもたない場合もある。好ましく
は、装置識別子は制御ワードC(p)の一部である。任意
で、C(p)が他の情報を有することもできるが、これは本
発明を実行する際に不可欠ではない。
０が、複数のＮ個の装置１２０−１〜１２０−Ｎの装置
に関する制御ワードC(p)から少なくとも１つの装置識別
子（たとえば装置１２０−１のを読み取る。制御ワー
ドC(p)が装置識別子をもたない場合もある。好ましく
は、装置識別子は制御ワードC(p)の一部である。任意
で、C(p)が他の情報を有することもできるが、これは本
発明を実行する際に不可欠ではない。
【００３５】（ｃ）段階４３０において、デコーダ１７
０がパラメータ・レジスタ１８０に格納される複数の所
定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から、パラメ
ータ・セット｛Ｐi｝（選択されたセット）を決定す
る。これによって、デコーダ１７０は、前段階の装置識
別子を用いる。２つ以上の装置１２０−ｎ（たとえば装
置１２０−１，１２０−２）に関して、２つ以上の装置
識別子（たとえばｐ＝１０の，がある場合は、デコ
ーダはすべての識別される装置１２０−ｎに対応するパ
ラメータ・セット｛Ｐi｝を決定する。たとえば、パラ
メータ｛Ｐ1｝＝f1は装置１２０−１，１２０−２に対
応する。パラメータ・セット｛Ｐi｝は、Ｍ≧Ｎ個の所
定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から選択され
る。
０がパラメータ・レジスタ１８０に格納される複数の所
定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から、パラメ
ータ・セット｛Ｐi｝（選択されたセット）を決定す
る。これによって、デコーダ１７０は、前段階の装置識
別子を用いる。２つ以上の装置１２０−ｎ（たとえば装
置１２０−１，１２０−２）に関して、２つ以上の装置
識別子（たとえばｐ＝１０の，がある場合は、デコ
ーダはすべての識別される装置１２０−ｎに対応するパ
ラメータ・セット｛Ｐi｝を決定する。たとえば、パラ
メータ｛Ｐ1｝＝f1は装置１２０−１，１２０−２に対
応する。パラメータ・セット｛Ｐi｝は、Ｍ≧Ｎ個の所
定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から選択され
る。
【００３６】（ｄ）段階４４０において、デコーダ１７
０は、線１７２を介して、パラメータ・レジスタ１８０
に対し、どれが選択されたパラメータ・セット｛Ｐi｝
であるかを伝える。パラメータ・レジスタ１８０は、
｛Ｐi｝をそのパラメータと共に線１８２を介してポー
ト１５０に送る。パラメータが線１８２を通り、同時に
並行して進むか、あるいは連続的に進むかは本発明にと
っては重要ではない。
０は、線１７２を介して、パラメータ・レジスタ１８０
に対し、どれが選択されたパラメータ・セット｛Ｐi｝
であるかを伝える。パラメータ・レジスタ１８０は、
｛Ｐi｝をそのパラメータと共に線１８２を介してポー
ト１５０に送る。パラメータが線１８２を通り、同時に
並行して進むか、あるいは連続的に進むかは本発明にと
っては重要ではない。
【００３７】（ｅ）段階４５０において、ポート１５０
は、データ・ワードD(p)を装置識別子により識別（選
択）される装置１２０−ｎに転送する。２つ以上の装置
が選択されると、ポート１５０は、実質的に同時に選択
されたすべての装置にデータ・ワードD(p)を転送する。
このような場合は、通信パラメータ（たとえばfn）は、
すべての選択された装置１２０−ｎに共通である。
は、データ・ワードD(p)を装置識別子により識別（選
択）される装置１２０−ｎに転送する。２つ以上の装置
が選択されると、ポート１５０は、実質的に同時に選択
されたすべての装置にデータ・ワードD(p)を転送する。
このような場合は、通信パラメータ（たとえばfn）は、
すべての選択された装置１２０−ｎに共通である。
【００３８】（ｆ）反復線４５０によって標示されるよ
うに、段階４１０〜４５０が反復される。段階４１０の
最後から４５０に行く破線４６５は、制御ワードC(p)が
装置識別子をもたない場合の任意の方法の流れを示す。
段階４２０，４３０，４４０をある条件下で除外するこ
とによって、方法４００の実行を加速することができ
る。これは、方法４００の便利な変更であり、本明細書
の説明に基づき本発明を適応する当業者により実現する
ことができる。
うに、段階４１０〜４５０が反復される。段階４１０の
最後から４５０に行く破線４６５は、制御ワードC(p)が
装置識別子をもたない場合の任意の方法の流れを示す。
段階４２０，４３０，４４０をある条件下で除外するこ
とによって、方法４００の実行を加速することができ
る。これは、方法４００の便利な変更であり、本明細書
の説明に基づき本発明を適応する当業者により実現する
ことができる。
【００３９】方法４００は、本発明の範囲から逸脱せず
に変更することができる。たとえば、段階４２０におい
て、デコーダ１７０が識別子を見つけられない場合は、
デコーダ１７０は段階４２０の前回の実行から識別子を
得る。
に変更することができる。たとえば、段階４２０におい
て、デコーダ１７０が識別子を見つけられない場合は、
デコーダ１７０は段階４２０の前回の実行から識別子を
得る。
【００４０】本発明は、特定の構造，装置および方法に
関して説明されたが、本明細書の説明に基づき、本発明
がこれらの例だけに制限されず、本発明の全範囲は添付
の請求項により適切に決定されることを当業者には理解
頂けよう。
関して説明されたが、本明細書の説明に基づき、本発明
がこれらの例だけに制限されず、本発明の全範囲は添付
の請求項により適切に決定されることを当業者には理解
頂けよう。
【図１】本発明によるコンピュータ・システムの簡略な
ブロック図である。
ブロック図である。
【図２】図１のコンピュータ・システムの一部である周
辺装置の簡略な選択図である。
辺装置の簡略な選択図である。
【図３】図１のコンピュータ・システムの一部であるメ
モリの簡略なブロック図である。
モリの簡略なブロック図である。
【図４】本発明による方法の簡略な流れ図である。
１００ コンピュータ・システム １０１ インタフェース １０２，１０４ データ経路 １０６ 通信経路 １０７ 選択線 １０８ 制御経路 １１０ プロセッサ １２０−ｎ 周辺装置 １５０ ポート １６０ ポインタ発生器 １６５，１８２ 線 １７０ デコーダ １８０ パラメータ・レジスタ １９０ セレクタ ３００ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サンジェイ・ワンクー アメリカ合衆国フロリダ州ロウダーヒル、 ノース・ウエスト54ス・ストリート8041 (72)発明者 ウィリアム・シー・モイヤー アメリカ合衆国テキサス州ドリッピング・ スプリングス、ピア・ブランチ・ロード 1005
Claims (5)
- 【請求項１】 メモリ（３００）と周辺装置（１２０）
との間にインタフェース（１０１）を有して、前記メモ
リに格納されるデータ待行列を転送するコンピュータ・
システム（１００）であって、前記インタフェースが：
ポインタｐを前記待行列のデータ・ワードD(p)と制御ワ
ードC(p)とに移動させるポインタ発生器（１６０）；前
記メモリと前記ポートとに結合されるポート（１５０）
であって、前記データ・ワードD(p)を被選択パラメータ
・セット（｛Ｐi｝）に応じて前記装置に転送するポー
ト（１５０）；および前記メモリと前記ポートとに結合
されるセレクタ（１９０）であって、前記メモリから受
信される前記制御ワードに応じて前記被選択パラメータ
・セットを決定するセレクタ（１９０）；によって構成
されることを特徴とするコンピュータ・システム（１０
０）。 - 【請求項２】 前記セレクタが、前記パラメータ・セッ
トを格納するパラメータ・レジスタ（１８０）に結合さ
れるデコーダ（１７０）を有し、前記デコーダが前記制
御ワードC(p)を受信し、前記被選択パラメータ・セット
を決定する請求項１記載のコンピュータ・システム。 - 【請求項３】 前記ポートが、前記メモリからのパラレ
ル形式の前記データ・ワードを前記装置に対してシリア
ル形式に変換する、あるいはシリアルからパラレル形式
に変換するシリアライザであることを特徴とする請求項
１記載のコンピュータ・システム。 - 【請求項４】 メモリ（３００）から１つ以上の周辺装
置に待行列を転送する方法（４００）であって： （ａ）待行列エントリを指示する段階（４１０）； （ｂ）前記待行列エントリから第１装置識別子を読み込
む段階（４２０）； （ｃ）前記第１装置識別子を用いることにより、複数の
所定のパラメータ・セットから第１パラメータ・セット
を決定する段階（４３０）； （ｄ）前記第１パラメータ・セットをポートに送付する
段階（４４０）； （ｅ）前記待行列エントリのデータ・ワードを、前記第
１装置識別子により識別される第１装置に、前記第１パ
ラメータ・セットを用いて転送する段階（４５０）；お
よび （ｆ）更なる待行列エントリに関して、前記段階（ａ）
ないし（ｅ）を反復する段階（４６０）；によって構成
されることを特徴とする方法。 - 【請求項５】 メモリ（３００）から１ないしＮ個の装
置（１２０）に対して同時にデータを転送する通信パラ
メータ・セット（｛Ｐi｝）を選択するための方法（４
００）であって： （ｉ）前記１ないしＮ個の装置の各々に関する装置選択
トークン（...）を、転送すべきデータと共に受信
する段階（４２０）；および （ｉｉ）予め定義された論理関係によって、所定の通信
パラメータ・セット（｛Ｐ1｝ないし｛ＰM｝）群から１
つの通信パラメータ・セットを決定する段階（４３
０）；を有することを特徴とする方法（４００）。
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