JP3930990B2 - メモリと周辺装置との間のインタフェースを備えるコンピュータ・システムおよび通信パラメータ・セットを選択するための方法 - Google Patents
メモリと周辺装置との間のインタフェースを備えるコンピュータ・システムおよび通信パラメータ・セットを選択するための方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、一般にコンピュータ・システムに関し、さらに詳しくは、このようなシステムで用いられるデータ通信用インタフェースに関する。本発明は、このようなシステムの動作方法にも関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
コンピュータ・システム（たとえば統合マイクロコンピュータ）は、プロセッサ（たとえば中央処理装置；CPU: central processing unit），メモリ・ユニット（たとえばランダム・アクセス・メモリ；RAM: random access memory），バスおよびその他の構成部品によって構成される。インタフェースは、これらの構成部品と周辺装置（たとえばディスプレイ，プリンタ，ブザー）との間にデータおよび制御情報を交換する。たとえば、プロセッサがメモリにデータを書き込み、インタフェースがこのデータを周辺装置に送るか、あるいはその逆が行われる。プロセッサ資源を節約するためには、インタフェースをプロセッサから部分的に、あるいは完全に独立させて制御すると便利である。
【０００３】
待行列シリアル周辺インタフェース・ユニット（QSPI: queued serial peripheral interface unit）が、多くのマイクロコンピュータおよび周辺装置に組み込まれる。以下の参考文献が有用である：いずれもHill他による米国特許第４，８１６，９９６号［１］および第４，９５８，２７７号［２］；およびモトローラ社による「Queued Serial Module (QSM) Reference Manual」（１９９１年発行、発注番号QSMRM/AD）（以下［３］とする）。待行列とは、メモリから連続的に検索される、あるいはメモリ内に書き込まれる複数のメモリ・エントリである。
【０００４】
参考文献［３］のセクション４では、たとえば、シリアル・クロック・ボー・レートSPBR（serial clock baud rate），１転送ビットBITS（bits per transfer），転送後遅延長DTL（length of delay after transfer），クロック極性CPOL（clock polarity），クロック位相CPHA（clock phase）などに関する通信パラメータを説明する。待行列を送信するために必要なすべての通信パラメータを集合的に、パラメータ・セットと称する。CPUは、すべての待行列に関するパラメータ・セットを定義し、制御レジスタに必要なセットのパラメータを書き込む。新たな待行列がアクティブになると、CPUは制御レジスタに新たなパラメータ・セットを書き込む。言い換えると、パラメータは、待行列と関連性をもつ。CPU命令を設計するソフトウェア設計者は、各通信パラメータに関して注意を払わねばならない。この方法は、コストがかかり、便利ではない。また、待行列転送の間、パラメータ・セットを変更することができない。第１パラメータ・セットで待行列転送を開始して、第２パラメータ・セットに切り替えることが望ましい場合がある。参考文献［１］，［２］，［３］に説明されるQSPIを用いると、待行列転送を中止して、新たにロードされた通信パラメータで再開しなければならない。
【０００５】
本発明は、従来技術のこれらやその他の欠点と制約とを軽減する、あるいは回避する改善されたインタフェースと方法とを備えるコンピュータ・システムを提供することを目標とする。
【０００６】
【実施例】
本発明は、改善されたQSPIに関して説明されるが、これは制約ではない。本明細書の説明に基づき、当業者は、本発明の範囲から逸脱せずに本発明を他のインタフェースに適応することができる。
【０００７】
本発明により、パラメータ・セットは周辺装置と関連付けられる。従来技術に対する利点には、たとえば次のようなものがある：（ａ）異なるパラメータを必要とする複数の周辺装置に対して単独の待行列によりサービスを提供することができる。（ｂ）CPUがインタフェースを妨害する頻度が小さくなる。（ｃ）メモリをより融通性をもって編成することができる。
【０００８】
図１は、本発明によるコンピュータ・システム１００の簡略なブロック図である。システム１００は、プロセッサ１１０，メモリ３００，データ・インタフェース１０１（以下インタフェース１０１とする，破線部）およびＮ個の装置１２０−ｎ（ｎ＝１〜Ｎ）によって構成される。装置１２０−ｎは、好ましくは周辺装置（PD：peripheral devices）である。簡単にするために、図１は、Ｎ＝３個の装置１２０−１，１２０−２，１２０−３を図示する。Ｎに関する便宜な数値はＮ＝１６であるが、これより大きいあるいは小さいＮをもつその他の構造も可能である。
【０００９】
インタフェース１０１は、ポート１５０，ポインタ発生器（PG: pointer generator）１６０，デコーダ１７０およびパラメータ・レジスタ（PR: pointer register）１８０によって構成される。デコーダ１７０とパラメータ・レジスタ１８０とが、セレクタ１９０（破線フレーム）を形成する。プロセッサ１１０は、双方向データ経路１０２を介してメモリ３００に結合される；メモリ３００は、双方向データ経路１０４を介してインタフェース１０１のポート１５０に結合される；メモリ３００は、制御経路１０８を介してデコーダ１７０にも結合される；インタフェース１０１のポート１５０は、通信経路１０６を介して装置１２０−ｎに結合される。オプションの選択線１０７（破線）は、経路１０８と装置１２０−ｎとの間に結合される。インタフェース１０１において、デコーダ１７０が線１７２を介してパラメータ・レジスタ１８０に結合される；そして、パラメータ・レジスタ１８０は、線１８２を介してポート１５０に結合される。ポインタ発生器１６０は、メモリ３００に対するポインタｐ（線１６５により図示）を有する。パラメータ・レジスタ１８０は、Ｍ個の所定のパラメータ・セットを格納するフィールド１８５−ｍ（ｍ＝１〜Ｍ）を有する：
【００１０】
【数１】
｛Ｐ1｝，｛Ｐ2｝，．．．｛Ｐm｝，｛ＰM｝
ただし符号｛｝は、各セットが複数のパラメータ、たとえば上記のSPBR，DTL，CPOL，CPHA，その他のパラメータによって構成されることを示す。経路１０２，１０４，１０６，１０８と線１０７，１６５，１７２，１８２の矢印は、好適な信号の流れを示す。
【００１１】
好ましくは、メモリ３００は、制御ワードC(k)を格納するＫ個のフィールド３７０−ｋ（たとえばｋ＝０〜Ｋ−１）と、データ・ワードD(k)を格納するＫ個のフィールド３８０−ｋ（ｋ＝１〜Ｋ）とを有する。好ましくは、経路１０２は、データ・ワードD(k)と制御ワードC(k)とを伝えるものとし、経路１０４はデータ・ワードD(k)を伝え、経路１０８は制御ワードC(k)を伝えるものとする。この区別は、便宜上のものであって、本発明に関して不可欠なものではない。メモリ３００の詳細は、図３に関連して説明される。ポインタｐによりアクセスされるデータ・ワードD(k)および制御ワードC(k)を、それぞれD(p)とC(p)と称する。好ましくは、ポインタｐは、フィールド３８０−ｐ（ｐ＝ｋ）内の１つのD(p)とフィールド３７０−ｐ（ｐ＝ｋ）内の１つのC(p)とを指示する。
【００１２】
ポート１５０は、好ましくは、通信線１０６において、データ・ワードD(k)をメモリ３００内のパラレル形式からシリアル形式のデータ・ワードに転送するシリアライザである。あるいは逆に、ポート１５０は、線１０６からシリアル・データ・ワードをメモリ３００内のデータ・ワードD(k)に転送する。シリアライザは、参考文献［１］，［２］に説明される。ポート１５０は、当業者により改造することができる。たとえば、ポート１５０は、パラレル・データ形式も保持することができる。あるいは、ポート１５０は、メモリ３００からのシリアル・データを通信経路１０６上のパラレル・データに変形することもできる。ポート１５０は、制御ワードC(k)も転送することができる。
【００１３】
本発明により、ポインタ発生器１６０は、ポインタｐを１つの待行列に属するデータ・ワードD(k)と制御ワードC(k)に移動させる。制御ワードC(k)の一部または全部は、装置識別子によって構成される。セレクタ１９０は、経路１０８を介して制御ワードC(p)を連続的に受け取り、論理関係に応じて識別子を分析し、選択されたパラメータ・セット｛Ｐi｝を一時的にポート１５０に送る。指標ｉ（たとえば１≦ｉ≦Ｍ）は選択を表す。この書き方は選択された装置１２０−ｊに関しても用いられる。次にポート１５０は、データ・ワードD(p)をすべての装置１２０−ｎまたは一部の装置１２０−ｎに転送する。好ましくは、ポート１５０は、セレクタが新しいパラメータ・セット｛Ｐi｝’（’は「新規」のマーカ）を決定しない限り、選択されたパラメータ・セット｛Ｐi｝を用いる。
【００１４】
選択された装置１２０−ｊは、好ましくは、線１０７によりイネーブルになり、選択されない装置１２０−ｎは、好ましくは線１０７によってディスエーブルになる。指標ｊ（たとえば１≦ｊ≦Ｎ）は、選択を表す。線１０７は、たとえばlog2N（底２に対する対数）部分線をもつバスによって、あるいは当技術で周知の他の手段によって実現することができる。
【００１５】
パラメータ・レジスタ１８０は、パラメータ・セット｛Ｐm｝を実質的に恒久的に格納する。これには、たとえばプロセッサ１１０によりパラメータ・セットを変更することができることが含まれる。デコーダ１７０は、たとえば、ルックアップ・テーブルまたは、たとえばandゲート，orゲート，インバータ・ゲートおよびそれらの組み合わせを有する論理ネットワークによって実現することができる。好ましくは、デコーダ１７０は、予め定義される論理関係に応じてパラメータ・セットを選択する。
【００１６】
図１〜図３は、簡便にするために、当業者が実際のシステムには必要であると理解する特定の詳細部を含まない。たとえば、ＣＰＵ（たとえばプロセッサ１１０）などのコントローラがシステム１００の動作を制御する一部の制御経路は図示されない。これらは、下記の更なる説明から明らかになろう。一般に、システム１００の論理機能をハードウェアに組み込むには多くの方法が可能であり、図面は説明のためのものに過ぎない。当業者は、本明細書における説明に基づきシステム１００を構築する方法を理解されよう。
【００１７】
図２は、図１のコンピュータ・システム１００の周辺装置１２０−ｎ（たとえばｎ＝１〜Ｎ＝３）の簡略な選択図である。図面２００は、Ｎ＝３のリング形のグラフ２０１，２０２，２０３を図示し、これらはそれぞれ、装置１２０−１，１２０−２，１２０−３の選択を標示する。図面２００は、システム１００の状況に関する情報を与える。このような図面は、「ヴェン・ダイアグラム」またはセット・ダイアグラムという名で当技術においては周知である。グラフ２０１〜２０３は、互いに交差し、Ｍ’個のエリア２０４，２０５，２０６，２０７，２０８，２０９，２１０の境界を与える。追加のエリア２１１は、グラフ２０１〜２０３の外側にあり、「選択なし」を表す。エリアの数Ｍ’（エリア２１１を除く）は、次のように計算される：
【００１８】
【数２】
M’＝３2−１＝７
【００１９】
【数３】
M’＝Ｎ2−１
ただし、上付き文字「２」は、べき数「２」を表す。言い換えると、Ｎ個の装置１２０−ｎをアクティブにして、Ｍ’個の異なる組み合わせにおいてポート１５０とデータを交換することができる。たとえば、エリア２０４は、装置１２０−１のみが選択されて、装置１２０−２，１２０−３は選択されないことを表す。エリア２０７は、装置１２０−１，１２０−２が選択されて、１１２０−３は選択されないことを表し、同様に続く。
【００２０】
パラメータ・セットの数Ｍは、可能な組み合わせの数Ｍ’と等しいか、それよりも小さい。すなわち：
【００２１】
【数４】
Ｍ≦Ｍ’
便宜上、パラメータ・セット｛Ｐm｝を、単独の通信パラメータ「転送周波数ｆ」に関してのみ説明する。当業者は、本明細書の説明に基づき、本発明をより多くの通信パラメータを備えるパラメータ・セットに適応することができる。このような装置１２０−ｎは、たとえば、クロック極性などの互換性のない通信パラメータを有することもある。
【００２２】
通信線１０６を、単独ビット線と想定する。転送周波数ｆは、それによって、データ・ワードD(p)が被選択装置１２０−ｊとポート１５０との間に交換される線１０６上のビット速度として定義される。異なる装置１２０−ｎは、異なる転送周波数fnに対応する。ある装置は、他の装置より速く動作し、その逆もある。たとえば、装置１２０−１が最も動作の遅い装置で、装置１２０−３を最も速い装置とすることができる。装置１２０−ｎの転送周波数fnは、たとえば、次のようになる：
【００２３】
【数５】
f1 ＜ f2 ＜ f3
しかし、他の関係も適応することができる。fnに関する便利な値を参考文献［３］の表４−３に、「実際のSCK周波数（Actual SCK frequency）」として示す。以下の想定もなされる：
【００２４】
【数６】
装置１２０−２は、f2のみならずf1においても動作する
【００２５】
【数７】
装置１２０−３は、f3のみならずf1およびf2においても動作する
図２では、符号２５０は、f1（エリア２０４，２０７，２０９，２１０），f2（２０５，２０８）およびf3（２０６）に関する異なる斜線部を標示する。たとえば、装置１２０−ｎがエリア２０８に示されるように選択されると（装置１２０−２，１２０−３）、転送周波数はf2となる。例では、Ｍ＝３のパラメータ・セットは、次のようになる：
【００２６】
【数８】
｛Ｐ1｝＝f1；
｛Ｐ2｝＝f2；および
｛Ｐ3｝＝f3。
【００２７】
図３は、図１のコンピュータ・システム１００のメモリ３００の簡略なブロック図である。図３は、簡略な転送周波数−時間図３５０も示す。図３の例では、メモリ３００は、制御ワードC(0)〜C(49)を格納するＫ＝５０個のフィールド３７０−ｋと、データ・ワードD(0)〜D(49)を格納するＫ＝５０個のフィールド３８０−ｋとを備えて図示される。ポインタp(165)は、たとえばｐ＝１として与えられ、制御ワードC(1)とデータ・ワードD(1)とを指示する。
【００２８】
たとえば、C(0)およびD(0)ないしC(9)およびD(9)は、データ待行列Q(1)（短くは「待行列」；参照番号３０１）を形成する。C(10)およびD(10)ないしC(19)およびD(19)は、データ待行列Q(2)（３０２）を形成する。C(20)およびD(20)ないしC(29)およびD(29)は、データ待行列Q(3)（３０３）を形成する。C(30)およびD(30)ないしC(39)およびD(39)は、データ待行列Q(4)（３０４）を形成する。C(40)およびD(40)ないしC(49)およびD(49)は、データ待行列Q(5)（３０５）を形成する。説明の便宜上、待行列Q(1)〜Q(5)は、Q(1)から連続して装置１２０−ｎに転送される。制御ワードC(k)の一部は、装置１２０−１，１２０−２，１２０−３に関して装置識別子それぞれ▲１▼，▲２▼および／または▲３▼を有する。待行列Q(1)の始点に、C(0)の▲１▼は装置１２０−１の選択を標示する。同様に、C(10)の▲１▼，▲２▼は、待行列Q(2)の始点について装置１２０−１，１２０−２の選択を標示する。C(15)の▲２▼は、待行列Q(2)の転送を装置１２０−２までは継続するが、装置１２０−１までは継続すべきでないことを標示する。C(25)の▲２▼は、待行列Q(3)の転送中に装置１２０−３が追加選択されたことを示す。C(30)の▲３▼は、待行列Q(4)のデータが装置１２０−３に送られることを標示する。待行列Q(5)は、まず装置１２０−３（C(40)の▲３▼のみに転送され、後で装置１２０−１，１２０−３（C(45)の▲１▼，▲２▼）に転送される。
【００２９】
装置１２０−ｎの選択は、転送周波数ｆに影響を与える。転送周波数−時間図３５０は、縦の時間軸（ページを上から下へ）と、転送周波数ｆ１，ｆ２，ｆ３を含む横の周波数軸ｆとを有する。実際の転送周波数は、Ｑ（１）の転送中について軌跡３５１により、そして以下軌跡３５２および３５２’（Ｑ（２）），軌跡３５３（Ｑ（３）），軌跡３５４（Ｑ（４））および軌跡３５５，３５５’（Ｑ（５））によって与えられる。便宜上、時間をポインタｐによって測定できるものとする。ポート１５０は、最初に（すなわちｐ＝０〜ｐ＝１４）、周波数ｆ１で動作する。ｐ＝１５において、ポート１５０はｆ２まで加速することができる。ｐ＝３０で、ポート１５０は、さらにｆ３まで加速することができる。しかし、ｐ＝４５では、ポート１５０はｆ１に再び減速する。
【００３０】
言い換えると、動作のある時期においては（たとえばp=１０〜ｐ＝１４）、システム１００は少なくとも第１装置（たとえば１２０−１）と第２装置（たとえば１２０−２）とにサービスを提供する。パラメータ・レジスタ１８０に格納されるパラメータ・セット｛Ｐm｝は、第１装置と第２装置とによって実質的に同時に（たとえば、ｐ＝１０，ｐ＝１１，ｐ＝１２，ｐ＝１３，ｐ＝１４のうち任意の時刻に）対応される通信パラメータ（たとえば転送周波数f1）を有するセット（たとえば｛Ｐ1｝）によって構成される。
【００３１】
また、システム１００は、待行列境界（たとえばC(10)/D(10)とC(19)/D(19)との間の待行列Q(2)）内のデータ・ワードD(k)を転送する。待行列（たとえばQ(2)）は、制御ワード（たとえばC(15)）を有し、これによってセレクタ１９０は、新しいパラメータ・セット（たとえば｛Ｐ1｝の代わりに｛Ｐ2｝）を選択し、なおかつ待行列の転送（たとえばQ(2)の転送）は継続する（たとえばｐ＝１０とｐ＝１９の間で）。
【００３２】
新規のパラメータ・セットは、追加装置１２０−ｎに対しサービスを提供することのできる、あるいはより少ない装置１２０−ｎに対しサービスを提供することのできる通信パラメータを有することができる。たとえば、ｐ＝１５のとき、セレクタ１９０はセット｛Ｐ1｝（低周波数f1）からセット｛Ｐ2｝（より高いf2）へと切り替わる。装置１２０−１には、サービスは提供されないが、データ待行列Q(2)は同じままになる。あるいは、Q(5)の転送中に、制御ワードC(45)が装置１２０−３の代わりに装置１２０−１，１２０−２▲１▼，▲２▼を識別するので、セレクタ１９０はパラメータ・セット｛Ｐ3｝（高周波数f3）からパラメータ・セット｛Ｐ1｝に切り替わる。
【００３３】
図４は、本発明による方法４００の簡略な流れ図である。方法４００は、好ましくは、本発明のシステム１００によって実行される。システム１００の構成部品１１０，３００，１６０，１７０，１８０，１２０−ｎに対する参照は、説明の便宜上与えられるに過ぎない。本明細書の説明に基づき、当業者は他のシステムにも方法を適応することができる。方法４００は、待行列エントリに対する指示を行う段階４１０，装置識別子（たとえば▲１▼，▲２▼，▲３▼）を読み取る段階４２０，パラメータ・セット｛Ｐi｝を決定する段階４３０，パラメータ・セット｛Ｐi｝をポート１５０に送付する段階４４０およびデータを転送する段階４５０によって構成される。段階４１０，４２０，４３０，４４０，４５０は、好ましくは、連続して実行され、周期的に反復される（線４６０）。段階を結ぶ矢印は、好適な方法の流れを示す。詳細は以下の通りである：
（ａ）段階４１０において、ポインタ発生器１６０が制御ワードC(p)とデータ・ワードD(p)と（総称して「待行列エントリ」）を指示するポインタｐを生成する。たとえば、ポインタｐに関する所定の開始値および終了値により、あるいは他の手段により待行列境界を決定する方法は、当技術では周知である。
【００３４】
（ｂ）段階４２０において、デコーダ１７０が、複数のＮ個の装置１２０−１〜１２０−Ｎの装置に関する制御ワードC(p)から少なくとも１つの装置識別子（たとえば装置１２０−１の▲１▼を読み取る。制御ワードC(p)が装置識別子をもたない場合もある。好ましくは、装置識別子は制御ワードC(p)の一部である。任意で、C(p)が他の情報を有することもできるが、これは本発明を実行する際に不可欠ではない。
【００３５】
（ｃ）段階４３０において、デコーダ１７０がパラメータ・レジスタ１８０に格納される複数の所定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から、パラメータ・セット｛Ｐi｝（選択されたセット）を決定する。これによって、デコーダ１７０は、前段階の装置識別子を用いる。２つ以上の装置１２０−ｎ（たとえば装置１２０−１，１２０−２）に関して、２つ以上の装置識別子（たとえばｐ＝１０の▲１▼，▲２▼がある場合は、デコーダはすべての識別される装置１２０−ｎに対応するパラメータ・セット｛Ｐi｝を決定する。たとえば、パラメータ｛Ｐ1｝＝f1は装置１２０−１，１２０−２に対応する。パラメータ・セット｛Ｐi｝は、Ｍ≧Ｎ個の所定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から選択される。
【００３６】
（ｄ）段階４４０において、デコーダ１７０は、線１７２を介して、パラメータ・レジスタ１８０に対し、どれが選択されたパラメータ・セット｛Ｐi｝であるかを伝える。パラメータ・レジスタ１８０は、｛Ｐi｝をそのパラメータと共に線１８２を介してポート１５０に送る。パラメータが線１８２を通り、同時に並行して進むか、あるいは連続的に進むかは本発明にとっては重要ではない。
【００３７】
（ｅ）段階４５０において、ポート１５０は、データ・ワードD(p)を装置識別子により識別（選択）される装置１２０−ｎに転送する。２つ以上の装置が選択されると、ポート１５０は、実質的に同時に選択されたすべての装置にデータ・ワードD(p)を転送する。このような場合は、通信パラメータ（たとえばfn）は、すべての選択された装置１２０−ｎに共通である。
【００３８】
（ｆ）反復線４５０によって標示されるように、段階４１０〜４５０が反復される。段階４１０の最後から４５０に行く破線４６５は、制御ワードC(p)が装置識別子をもたない場合の任意の方法の流れを示す。段階４２０，４３０，４４０をある条件下で除外することによって、方法４００の実行を加速することができる。これは、方法４００の便利な変更であり、本明細書の説明に基づき本発明を適応する当業者により実現することができる。
【００３９】
方法４００は、本発明の範囲から逸脱せずに変更することができる。たとえば、段階４２０において、デコーダ１７０が識別子を見つけられない場合は、デコーダ１７０は段階４２０の前回の実行から識別子を得る。
【００４０】
本発明は、特定の構造，装置および方法に関して説明されたが、本明細書の説明に基づき、本発明がこれらの例だけに制限されず、本発明の全範囲は添付の請求項により適切に決定されることを当業者には理解頂けよう。
【図面の簡単な説明】
【図１】本発明によるコンピュータ・システムの簡略なブロック図である。
【図２】図１のコンピュータ・システムの一部である周辺装置の簡略な選択図である。
【図３】図１のコンピュータ・システムの一部であるメモリの簡略なブロック図である。
【図４】本発明による方法の簡略な流れ図である。
【符号の説明】
１００ コンピュータ・システム
１０１ インタフェース
１０２，１０４ データ経路
１０６ 通信経路
１０７ 選択線
１０８ 制御経路
１１０ プロセッサ
１２０−ｎ 周辺装置
１５０ ポート
１６０ ポインタ発生器
１６５，１８２ 線
１７０ デコーダ
１８０ パラメータ・レジスタ
１９０ セレクタ
３００ メモリ
【産業上の利用分野】
本発明は、一般にコンピュータ・システムに関し、さらに詳しくは、このようなシステムで用いられるデータ通信用インタフェースに関する。本発明は、このようなシステムの動作方法にも関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
コンピュータ・システム（たとえば統合マイクロコンピュータ）は、プロセッサ（たとえば中央処理装置；CPU: central processing unit），メモリ・ユニット（たとえばランダム・アクセス・メモリ；RAM: random access memory），バスおよびその他の構成部品によって構成される。インタフェースは、これらの構成部品と周辺装置（たとえばディスプレイ，プリンタ，ブザー）との間にデータおよび制御情報を交換する。たとえば、プロセッサがメモリにデータを書き込み、インタフェースがこのデータを周辺装置に送るか、あるいはその逆が行われる。プロセッサ資源を節約するためには、インタフェースをプロセッサから部分的に、あるいは完全に独立させて制御すると便利である。
【０００３】
待行列シリアル周辺インタフェース・ユニット（QSPI: queued serial peripheral interface unit）が、多くのマイクロコンピュータおよび周辺装置に組み込まれる。以下の参考文献が有用である：いずれもHill他による米国特許第４，８１６，９９６号［１］および第４，９５８，２７７号［２］；およびモトローラ社による「Queued Serial Module (QSM) Reference Manual」（１９９１年発行、発注番号QSMRM/AD）（以下［３］とする）。待行列とは、メモリから連続的に検索される、あるいはメモリ内に書き込まれる複数のメモリ・エントリである。
【０００４】
参考文献［３］のセクション４では、たとえば、シリアル・クロック・ボー・レートSPBR（serial clock baud rate），１転送ビットBITS（bits per transfer），転送後遅延長DTL（length of delay after transfer），クロック極性CPOL（clock polarity），クロック位相CPHA（clock phase）などに関する通信パラメータを説明する。待行列を送信するために必要なすべての通信パラメータを集合的に、パラメータ・セットと称する。CPUは、すべての待行列に関するパラメータ・セットを定義し、制御レジスタに必要なセットのパラメータを書き込む。新たな待行列がアクティブになると、CPUは制御レジスタに新たなパラメータ・セットを書き込む。言い換えると、パラメータは、待行列と関連性をもつ。CPU命令を設計するソフトウェア設計者は、各通信パラメータに関して注意を払わねばならない。この方法は、コストがかかり、便利ではない。また、待行列転送の間、パラメータ・セットを変更することができない。第１パラメータ・セットで待行列転送を開始して、第２パラメータ・セットに切り替えることが望ましい場合がある。参考文献［１］，［２］，［３］に説明されるQSPIを用いると、待行列転送を中止して、新たにロードされた通信パラメータで再開しなければならない。
【０００５】
本発明は、従来技術のこれらやその他の欠点と制約とを軽減する、あるいは回避する改善されたインタフェースと方法とを備えるコンピュータ・システムを提供することを目標とする。
【０００６】
【実施例】
本発明は、改善されたQSPIに関して説明されるが、これは制約ではない。本明細書の説明に基づき、当業者は、本発明の範囲から逸脱せずに本発明を他のインタフェースに適応することができる。
【０００７】
本発明により、パラメータ・セットは周辺装置と関連付けられる。従来技術に対する利点には、たとえば次のようなものがある：（ａ）異なるパラメータを必要とする複数の周辺装置に対して単独の待行列によりサービスを提供することができる。（ｂ）CPUがインタフェースを妨害する頻度が小さくなる。（ｃ）メモリをより融通性をもって編成することができる。
【０００８】
図１は、本発明によるコンピュータ・システム１００の簡略なブロック図である。システム１００は、プロセッサ１１０，メモリ３００，データ・インタフェース１０１（以下インタフェース１０１とする，破線部）およびＮ個の装置１２０−ｎ（ｎ＝１〜Ｎ）によって構成される。装置１２０−ｎは、好ましくは周辺装置（PD：peripheral devices）である。簡単にするために、図１は、Ｎ＝３個の装置１２０−１，１２０−２，１２０−３を図示する。Ｎに関する便宜な数値はＮ＝１６であるが、これより大きいあるいは小さいＮをもつその他の構造も可能である。
【０００９】
インタフェース１０１は、ポート１５０，ポインタ発生器（PG: pointer generator）１６０，デコーダ１７０およびパラメータ・レジスタ（PR: pointer register）１８０によって構成される。デコーダ１７０とパラメータ・レジスタ１８０とが、セレクタ１９０（破線フレーム）を形成する。プロセッサ１１０は、双方向データ経路１０２を介してメモリ３００に結合される；メモリ３００は、双方向データ経路１０４を介してインタフェース１０１のポート１５０に結合される；メモリ３００は、制御経路１０８を介してデコーダ１７０にも結合される；インタフェース１０１のポート１５０は、通信経路１０６を介して装置１２０−ｎに結合される。オプションの選択線１０７（破線）は、経路１０８と装置１２０−ｎとの間に結合される。インタフェース１０１において、デコーダ１７０が線１７２を介してパラメータ・レジスタ１８０に結合される；そして、パラメータ・レジスタ１８０は、線１８２を介してポート１５０に結合される。ポインタ発生器１６０は、メモリ３００に対するポインタｐ（線１６５により図示）を有する。パラメータ・レジスタ１８０は、Ｍ個の所定のパラメータ・セットを格納するフィールド１８５−ｍ（ｍ＝１〜Ｍ）を有する：
【００１０】
【数１】
｛Ｐ1｝，｛Ｐ2｝，．．．｛Ｐm｝，｛ＰM｝
ただし符号｛｝は、各セットが複数のパラメータ、たとえば上記のSPBR，DTL，CPOL，CPHA，その他のパラメータによって構成されることを示す。経路１０２，１０４，１０６，１０８と線１０７，１６５，１７２，１８２の矢印は、好適な信号の流れを示す。
【００１１】
好ましくは、メモリ３００は、制御ワードC(k)を格納するＫ個のフィールド３７０−ｋ（たとえばｋ＝０〜Ｋ−１）と、データ・ワードD(k)を格納するＫ個のフィールド３８０−ｋ（ｋ＝１〜Ｋ）とを有する。好ましくは、経路１０２は、データ・ワードD(k)と制御ワードC(k)とを伝えるものとし、経路１０４はデータ・ワードD(k)を伝え、経路１０８は制御ワードC(k)を伝えるものとする。この区別は、便宜上のものであって、本発明に関して不可欠なものではない。メモリ３００の詳細は、図３に関連して説明される。ポインタｐによりアクセスされるデータ・ワードD(k)および制御ワードC(k)を、それぞれD(p)とC(p)と称する。好ましくは、ポインタｐは、フィールド３８０−ｐ（ｐ＝ｋ）内の１つのD(p)とフィールド３７０−ｐ（ｐ＝ｋ）内の１つのC(p)とを指示する。
【００１２】
ポート１５０は、好ましくは、通信線１０６において、データ・ワードD(k)をメモリ３００内のパラレル形式からシリアル形式のデータ・ワードに転送するシリアライザである。あるいは逆に、ポート１５０は、線１０６からシリアル・データ・ワードをメモリ３００内のデータ・ワードD(k)に転送する。シリアライザは、参考文献［１］，［２］に説明される。ポート１５０は、当業者により改造することができる。たとえば、ポート１５０は、パラレル・データ形式も保持することができる。あるいは、ポート１５０は、メモリ３００からのシリアル・データを通信経路１０６上のパラレル・データに変形することもできる。ポート１５０は、制御ワードC(k)も転送することができる。
【００１３】
本発明により、ポインタ発生器１６０は、ポインタｐを１つの待行列に属するデータ・ワードD(k)と制御ワードC(k)に移動させる。制御ワードC(k)の一部または全部は、装置識別子によって構成される。セレクタ１９０は、経路１０８を介して制御ワードC(p)を連続的に受け取り、論理関係に応じて識別子を分析し、選択されたパラメータ・セット｛Ｐi｝を一時的にポート１５０に送る。指標ｉ（たとえば１≦ｉ≦Ｍ）は選択を表す。この書き方は選択された装置１２０−ｊに関しても用いられる。次にポート１５０は、データ・ワードD(p)をすべての装置１２０−ｎまたは一部の装置１２０−ｎに転送する。好ましくは、ポート１５０は、セレクタが新しいパラメータ・セット｛Ｐi｝’（’は「新規」のマーカ）を決定しない限り、選択されたパラメータ・セット｛Ｐi｝を用いる。
【００１４】
選択された装置１２０−ｊは、好ましくは、線１０７によりイネーブルになり、選択されない装置１２０−ｎは、好ましくは線１０７によってディスエーブルになる。指標ｊ（たとえば１≦ｊ≦Ｎ）は、選択を表す。線１０７は、たとえばlog2N（底２に対する対数）部分線をもつバスによって、あるいは当技術で周知の他の手段によって実現することができる。
【００１５】
パラメータ・レジスタ１８０は、パラメータ・セット｛Ｐm｝を実質的に恒久的に格納する。これには、たとえばプロセッサ１１０によりパラメータ・セットを変更することができることが含まれる。デコーダ１７０は、たとえば、ルックアップ・テーブルまたは、たとえばandゲート，orゲート，インバータ・ゲートおよびそれらの組み合わせを有する論理ネットワークによって実現することができる。好ましくは、デコーダ１７０は、予め定義される論理関係に応じてパラメータ・セットを選択する。
【００１６】
図１〜図３は、簡便にするために、当業者が実際のシステムには必要であると理解する特定の詳細部を含まない。たとえば、ＣＰＵ（たとえばプロセッサ１１０）などのコントローラがシステム１００の動作を制御する一部の制御経路は図示されない。これらは、下記の更なる説明から明らかになろう。一般に、システム１００の論理機能をハードウェアに組み込むには多くの方法が可能であり、図面は説明のためのものに過ぎない。当業者は、本明細書における説明に基づきシステム１００を構築する方法を理解されよう。
【００１７】
図２は、図１のコンピュータ・システム１００の周辺装置１２０−ｎ（たとえばｎ＝１〜Ｎ＝３）の簡略な選択図である。図面２００は、Ｎ＝３のリング形のグラフ２０１，２０２，２０３を図示し、これらはそれぞれ、装置１２０−１，１２０−２，１２０−３の選択を標示する。図面２００は、システム１００の状況に関する情報を与える。このような図面は、「ヴェン・ダイアグラム」またはセット・ダイアグラムという名で当技術においては周知である。グラフ２０１〜２０３は、互いに交差し、Ｍ’個のエリア２０４，２０５，２０６，２０７，２０８，２０９，２１０の境界を与える。追加のエリア２１１は、グラフ２０１〜２０３の外側にあり、「選択なし」を表す。エリアの数Ｍ’（エリア２１１を除く）は、次のように計算される：
【００１８】
【数２】
M’＝３2−１＝７
【００１９】
【数３】
M’＝Ｎ2−１
ただし、上付き文字「２」は、べき数「２」を表す。言い換えると、Ｎ個の装置１２０−ｎをアクティブにして、Ｍ’個の異なる組み合わせにおいてポート１５０とデータを交換することができる。たとえば、エリア２０４は、装置１２０−１のみが選択されて、装置１２０−２，１２０−３は選択されないことを表す。エリア２０７は、装置１２０−１，１２０−２が選択されて、１１２０−３は選択されないことを表し、同様に続く。
【００２０】
パラメータ・セットの数Ｍは、可能な組み合わせの数Ｍ’と等しいか、それよりも小さい。すなわち：
【００２１】
【数４】
Ｍ≦Ｍ’
便宜上、パラメータ・セット｛Ｐm｝を、単独の通信パラメータ「転送周波数ｆ」に関してのみ説明する。当業者は、本明細書の説明に基づき、本発明をより多くの通信パラメータを備えるパラメータ・セットに適応することができる。このような装置１２０−ｎは、たとえば、クロック極性などの互換性のない通信パラメータを有することもある。
【００２２】
通信線１０６を、単独ビット線と想定する。転送周波数ｆは、それによって、データ・ワードD(p)が被選択装置１２０−ｊとポート１５０との間に交換される線１０６上のビット速度として定義される。異なる装置１２０−ｎは、異なる転送周波数fnに対応する。ある装置は、他の装置より速く動作し、その逆もある。たとえば、装置１２０−１が最も動作の遅い装置で、装置１２０−３を最も速い装置とすることができる。装置１２０−ｎの転送周波数fnは、たとえば、次のようになる：
【００２３】
【数５】
f1 ＜ f2 ＜ f3
しかし、他の関係も適応することができる。fnに関する便利な値を参考文献［３］の表４−３に、「実際のSCK周波数（Actual SCK frequency）」として示す。以下の想定もなされる：
【００２４】
【数６】
装置１２０−２は、f2のみならずf1においても動作する
【００２５】
【数７】
装置１２０−３は、f3のみならずf1およびf2においても動作する
図２では、符号２５０は、f1（エリア２０４，２０７，２０９，２１０），f2（２０５，２０８）およびf3（２０６）に関する異なる斜線部を標示する。たとえば、装置１２０−ｎがエリア２０８に示されるように選択されると（装置１２０−２，１２０−３）、転送周波数はf2となる。例では、Ｍ＝３のパラメータ・セットは、次のようになる：
【００２６】
【数８】
｛Ｐ1｝＝f1；
｛Ｐ2｝＝f2；および
｛Ｐ3｝＝f3。
【００２７】
図３は、図１のコンピュータ・システム１００のメモリ３００の簡略なブロック図である。図３は、簡略な転送周波数−時間図３５０も示す。図３の例では、メモリ３００は、制御ワードC(0)〜C(49)を格納するＫ＝５０個のフィールド３７０−ｋと、データ・ワードD(0)〜D(49)を格納するＫ＝５０個のフィールド３８０−ｋとを備えて図示される。ポインタp(165)は、たとえばｐ＝１として与えられ、制御ワードC(1)とデータ・ワードD(1)とを指示する。
【００２８】
たとえば、C(0)およびD(0)ないしC(9)およびD(9)は、データ待行列Q(1)（短くは「待行列」；参照番号３０１）を形成する。C(10)およびD(10)ないしC(19)およびD(19)は、データ待行列Q(2)（３０２）を形成する。C(20)およびD(20)ないしC(29)およびD(29)は、データ待行列Q(3)（３０３）を形成する。C(30)およびD(30)ないしC(39)およびD(39)は、データ待行列Q(4)（３０４）を形成する。C(40)およびD(40)ないしC(49)およびD(49)は、データ待行列Q(5)（３０５）を形成する。説明の便宜上、待行列Q(1)〜Q(5)は、Q(1)から連続して装置１２０−ｎに転送される。制御ワードC(k)の一部は、装置１２０−１，１２０−２，１２０−３に関して装置識別子それぞれ▲１▼，▲２▼および／または▲３▼を有する。待行列Q(1)の始点に、C(0)の▲１▼は装置１２０−１の選択を標示する。同様に、C(10)の▲１▼，▲２▼は、待行列Q(2)の始点について装置１２０−１，１２０−２の選択を標示する。C(15)の▲２▼は、待行列Q(2)の転送を装置１２０−２までは継続するが、装置１２０−１までは継続すべきでないことを標示する。C(25)の▲２▼は、待行列Q(3)の転送中に装置１２０−３が追加選択されたことを示す。C(30)の▲３▼は、待行列Q(4)のデータが装置１２０−３に送られることを標示する。待行列Q(5)は、まず装置１２０−３（C(40)の▲３▼のみに転送され、後で装置１２０−１，１２０−３（C(45)の▲１▼，▲２▼）に転送される。
【００２９】
装置１２０−ｎの選択は、転送周波数ｆに影響を与える。転送周波数−時間図３５０は、縦の時間軸（ページを上から下へ）と、転送周波数ｆ１，ｆ２，ｆ３を含む横の周波数軸ｆとを有する。実際の転送周波数は、Ｑ（１）の転送中について軌跡３５１により、そして以下軌跡３５２および３５２’（Ｑ（２）），軌跡３５３（Ｑ（３）），軌跡３５４（Ｑ（４））および軌跡３５５，３５５’（Ｑ（５））によって与えられる。便宜上、時間をポインタｐによって測定できるものとする。ポート１５０は、最初に（すなわちｐ＝０〜ｐ＝１４）、周波数ｆ１で動作する。ｐ＝１５において、ポート１５０はｆ２まで加速することができる。ｐ＝３０で、ポート１５０は、さらにｆ３まで加速することができる。しかし、ｐ＝４５では、ポート１５０はｆ１に再び減速する。
【００３０】
言い換えると、動作のある時期においては（たとえばp=１０〜ｐ＝１４）、システム１００は少なくとも第１装置（たとえば１２０−１）と第２装置（たとえば１２０−２）とにサービスを提供する。パラメータ・レジスタ１８０に格納されるパラメータ・セット｛Ｐm｝は、第１装置と第２装置とによって実質的に同時に（たとえば、ｐ＝１０，ｐ＝１１，ｐ＝１２，ｐ＝１３，ｐ＝１４のうち任意の時刻に）対応される通信パラメータ（たとえば転送周波数f1）を有するセット（たとえば｛Ｐ1｝）によって構成される。
【００３１】
また、システム１００は、待行列境界（たとえばC(10)/D(10)とC(19)/D(19)との間の待行列Q(2)）内のデータ・ワードD(k)を転送する。待行列（たとえばQ(2)）は、制御ワード（たとえばC(15)）を有し、これによってセレクタ１９０は、新しいパラメータ・セット（たとえば｛Ｐ1｝の代わりに｛Ｐ2｝）を選択し、なおかつ待行列の転送（たとえばQ(2)の転送）は継続する（たとえばｐ＝１０とｐ＝１９の間で）。
【００３２】
新規のパラメータ・セットは、追加装置１２０−ｎに対しサービスを提供することのできる、あるいはより少ない装置１２０−ｎに対しサービスを提供することのできる通信パラメータを有することができる。たとえば、ｐ＝１５のとき、セレクタ１９０はセット｛Ｐ1｝（低周波数f1）からセット｛Ｐ2｝（より高いf2）へと切り替わる。装置１２０−１には、サービスは提供されないが、データ待行列Q(2)は同じままになる。あるいは、Q(5)の転送中に、制御ワードC(45)が装置１２０−３の代わりに装置１２０−１，１２０−２▲１▼，▲２▼を識別するので、セレクタ１９０はパラメータ・セット｛Ｐ3｝（高周波数f3）からパラメータ・セット｛Ｐ1｝に切り替わる。
【００３３】
図４は、本発明による方法４００の簡略な流れ図である。方法４００は、好ましくは、本発明のシステム１００によって実行される。システム１００の構成部品１１０，３００，１６０，１７０，１８０，１２０−ｎに対する参照は、説明の便宜上与えられるに過ぎない。本明細書の説明に基づき、当業者は他のシステムにも方法を適応することができる。方法４００は、待行列エントリに対する指示を行う段階４１０，装置識別子（たとえば▲１▼，▲２▼，▲３▼）を読み取る段階４２０，パラメータ・セット｛Ｐi｝を決定する段階４３０，パラメータ・セット｛Ｐi｝をポート１５０に送付する段階４４０およびデータを転送する段階４５０によって構成される。段階４１０，４２０，４３０，４４０，４５０は、好ましくは、連続して実行され、周期的に反復される（線４６０）。段階を結ぶ矢印は、好適な方法の流れを示す。詳細は以下の通りである：
（ａ）段階４１０において、ポインタ発生器１６０が制御ワードC(p)とデータ・ワードD(p)と（総称して「待行列エントリ」）を指示するポインタｐを生成する。たとえば、ポインタｐに関する所定の開始値および終了値により、あるいは他の手段により待行列境界を決定する方法は、当技術では周知である。
【００３４】
（ｂ）段階４２０において、デコーダ１７０が、複数のＮ個の装置１２０−１〜１２０−Ｎの装置に関する制御ワードC(p)から少なくとも１つの装置識別子（たとえば装置１２０−１の▲１▼を読み取る。制御ワードC(p)が装置識別子をもたない場合もある。好ましくは、装置識別子は制御ワードC(p)の一部である。任意で、C(p)が他の情報を有することもできるが、これは本発明を実行する際に不可欠ではない。
【００３５】
（ｃ）段階４３０において、デコーダ１７０がパラメータ・レジスタ１８０に格納される複数の所定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から、パラメータ・セット｛Ｐi｝（選択されたセット）を決定する。これによって、デコーダ１７０は、前段階の装置識別子を用いる。２つ以上の装置１２０−ｎ（たとえば装置１２０−１，１２０−２）に関して、２つ以上の装置識別子（たとえばｐ＝１０の▲１▼，▲２▼がある場合は、デコーダはすべての識別される装置１２０−ｎに対応するパラメータ・セット｛Ｐi｝を決定する。たとえば、パラメータ｛Ｐ1｝＝f1は装置１２０−１，１２０−２に対応する。パラメータ・セット｛Ｐi｝は、Ｍ≧Ｎ個の所定のパラメータ・セット｛Ｐ1｝〜｛ＰM｝から選択される。
【００３６】
（ｄ）段階４４０において、デコーダ１７０は、線１７２を介して、パラメータ・レジスタ１８０に対し、どれが選択されたパラメータ・セット｛Ｐi｝であるかを伝える。パラメータ・レジスタ１８０は、｛Ｐi｝をそのパラメータと共に線１８２を介してポート１５０に送る。パラメータが線１８２を通り、同時に並行して進むか、あるいは連続的に進むかは本発明にとっては重要ではない。
【００３７】
（ｅ）段階４５０において、ポート１５０は、データ・ワードD(p)を装置識別子により識別（選択）される装置１２０−ｎに転送する。２つ以上の装置が選択されると、ポート１５０は、実質的に同時に選択されたすべての装置にデータ・ワードD(p)を転送する。このような場合は、通信パラメータ（たとえばfn）は、すべての選択された装置１２０−ｎに共通である。
【００３８】
（ｆ）反復線４５０によって標示されるように、段階４１０〜４５０が反復される。段階４１０の最後から４５０に行く破線４６５は、制御ワードC(p)が装置識別子をもたない場合の任意の方法の流れを示す。段階４２０，４３０，４４０をある条件下で除外することによって、方法４００の実行を加速することができる。これは、方法４００の便利な変更であり、本明細書の説明に基づき本発明を適応する当業者により実現することができる。
【００３９】
方法４００は、本発明の範囲から逸脱せずに変更することができる。たとえば、段階４２０において、デコーダ１７０が識別子を見つけられない場合は、デコーダ１７０は段階４２０の前回の実行から識別子を得る。
【００４０】
本発明は、特定の構造，装置および方法に関して説明されたが、本明細書の説明に基づき、本発明がこれらの例だけに制限されず、本発明の全範囲は添付の請求項により適切に決定されることを当業者には理解頂けよう。
【図面の簡単な説明】
【図１】本発明によるコンピュータ・システムの簡略なブロック図である。
【図２】図１のコンピュータ・システムの一部である周辺装置の簡略な選択図である。
【図３】図１のコンピュータ・システムの一部であるメモリの簡略なブロック図である。
【図４】本発明による方法の簡略な流れ図である。
【符号の説明】
１００ コンピュータ・システム
１０１ インタフェース
１０２，１０４ データ経路
１０６ 通信経路
１０７ 選択線
１０８ 制御経路
１１０ プロセッサ
１２０−ｎ 周辺装置
１５０ ポート
１６０ ポインタ発生器
１６５，１８２ 線
１７０ デコーダ
１８０ パラメータ・レジスタ
１９０ セレクタ
３００ メモリ
Claims (5)
- メモリ（３００）と複数の周辺装置（１２０）との間にインタフェース（１０１）を有して、前記メモリに格納されるデータ待行列を転送するコンピュータ・システム（１００）であって、
前記インタフェースが、
ポインタｐを前記待行列のデータ・ワードＤ（ｐ）と制御ワードＣ（ｐ）とに移動させるポインタ発生器（１６０）と、
前記メモリと前記複数の周辺装置とに結合されるポート（１５０）であって、前記データ・ワードＤ（ｐ）を被選択パラメータ・セット（｛Ｐｉ｝）に応じて前記複数の周辺装置に転送するポート（１５０）と、
前記メモリと前記ポートとに結合されるセレクタ（１９０）であって、前記メモリから受信される前記制御ワードに応じて前記被選択パラメータ・セットを決定するセレクタ（１９０）と、を備え、
送信の転送周波数（ｆ）が、前記複数の周辺装置の最も低い転送周波数に設定され、
前記被選択パラメータ・セットが、前記制御ワードで識別された２又はそれより多い周辺装置に対してデータを実質的に同時に転送することを可能にする通信パラメータを備える
コンピュータ・システム（１００）。 - 前記セレクタが、前記パラメータ・セットを格納するパラメータ・レジスタ（１８０）に結合されるデコーダ（１７０）を有し、前記デコーダが前記制御ワードＣ（ｐ）を受信し、前記被選択パラメータ・セットを決定する請求項１記載のコンピュータ・システム。
- 前記ポートが、前記メモリからのパラレル形式の前記データ・ワードを前記装置に対してシリアル形式に変換する、あるいはシリアルからパラレル形式に変換するシリアライザであることを特徴とする請求項１記載のコンピュータ・システム。
- メモリ（３００）から１以上の周辺装置に待行列を転送する方法（４００）であって、
（ａ）待行列エントリを指示するステップ（４１０）と、
（ｂ）前記待行列エントリから第１装置識別子及び第２装置識別子を読み込むステップ（４２０）と、
（ｃ）前記第１装置識別子及び前記第２装置識別子を用いることにより複数の所定のパラメータ・セットから第１パラメータ・セットを決定するステップ（４３０）であって、前記第１パラメータ・セットが、前記第１及び第２の装置識別子により識別される第１及び第２の周辺装置に対してデータを実質的に同時に転送することを可能にする通信パラメータを備え、前記決定するステップ（４３０）が送信の転送周波数（ｆ）を前記第１及び第２の装置の最も低い転送周波数として決定するステップを備える、前記決定するステップ（４３０）と、
（ｄ）前記第１パラメータ・セットをポートに送付するステップ（４４０）と、
（ｅ）前記待行列エントリのデータ・ワードを、前記第１装置識別子及び前記第２装置識別子により識別される第１周辺装置及び第２周辺装置に、前記第１パラメータ・セットを用いて同時に転送するステップ（４５０）と、
（ｆ）更なる待行列エントリに関して、前記ステップ（ａ）ないし（ｅ）を反復するステップ（４６０）と
を備える方法。 - メモリ（３００）から２ないしＮ個の装置（１２０）に対して同時にデータを転送する通信パラメータ・セット（｛Ｐｉ｝）を選択するための方法（４００）であって、
（ｉ）前記２ないしＮ個の装置の各々に関する装置選択トークン（○１，○２，．．．）を、転送すべきデータと共に受信するステップ（４２０）と、
（ｉｉ）予め定義された論理関係によって、所定の通信パラメータ・セット（｛Ｐ１｝ないし｛ＰＭ｝）群から単一の通信パラメータ・セットを決定するステップ（４３０）であって、前記単一の通信パラメータ・セットがデータを前記２ないしＮ個の装置に対して実質的に同時に転送することを可能にする通信パラメータを備える、前記決定するステップ（４３０）と、を備え、
前記決定するステップ（４３０）が、送信の転送周波数（ｆ）を前記２ないしＮ個の装置の最も低い転送周波数に設定するステップを備える
方法（４００）。
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