JPH1127136A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 小振幅の入力信号に対応でき、かつ定常的な
動作電流を必要としない多数のＣＭＯＳ入力回路を備え
る論理集積回路装置等の低消費電力化を図る。 【解決手段】 入力回路ＩＮＣ１を、小振幅の入力信号
Ｖｉｎ１を共通に受ける入力ＭＯＳＦＥＴＰ１及びＮ１
と、これらのソース側に設けられる論理スレッシホルド
制御ＭＯＳＦＥＴＰ６とを含む入力インバータＶ１をも
とに構成するとともに、これと同一構成で、入力端子に
リファレンス電圧ＶＲＥＦを受ける制御インバータＶ４
と、一方の入力端子に制御インバータの出力信号を受
け、他方の入力端子に所定の中間電圧ＶＨを受ける差動
回路ＤＣとを含む論理スレッシホルド制御回路ＶＬＴＣ
を複数の入力回路に共通に設け、差動回路の実質的な非
反転又は反転出力信号たる制御電圧ＶＣを、入力回路及
び論理スレッシホルド制御回路のＭＯＳＦＥＴＰ６及び
Ｐ７のゲートに供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＣＭＯＳ（相補ＭＯＳ）型の多数の
入力回路（入力バッファ）を備える論理集積回路装置な
らびにその低消費電力化に利用して特に有効な技術に関
するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなり、そ
の振幅が例えば１．２Ｖ（ボルト）のように比較的小さ
な入力信号を受けてＣＭＯＳレベルの内部入力信号に変
換するいわゆるＣＭＯＳ型の入力回路があり、このよう
な入力回路を多数備える論理集積回路装置等の半導体集
積回路装置がある。

【０００３】

【発明が解決しようとする課題】論理集積回路装置等に
搭載されるＣＭＯＳ型の入力回路は、例えば図９に示さ
れるように、差動形態のＰチャンネルＭＯＳＦＥＴＰＢ
及びＰＣを含む差動回路をその基本構成要素とする。こ
の差動回路の一方の入力端子となる入力ＭＯＳＦＥＴＰ
Ｂのゲートには、所定の外部端子を介して小振幅の入力
信号Ｖｉｎが供給され、その他方の入力端子となるＭＯ
ＳＦＥＴＰＣのゲートには、所定のリファレンス電圧Ｖ
ＲＥＦが供給される。差動ＭＯＳＦＥＴＰＢ及びＰＣの
ドレイン側には、ＮチャンネルＭＯＳＦＥＴＮＤ及びＮ
Ｅからなるカレントミラー型のアクティブ負荷が設けら
れ、入力ＭＯＳＦＥＴＰＢのドレインにおける電位は、
インバータＶ９及びＶＡを経た後、内部入力信号ＩＳと
なる。

【０００４】これにより、ＭＯＳＦＥＴＰＢ及びＰＣを
中心とする差動回路は、リファレンス電圧ＶＲＥＦをそ
の論理スレッシホルドレベルとするレベル判定回路とし
て作用し、入力信号Ｖｉｎのレベルがリファレンス電圧
ＶＲＥＦより高いときは、内部入力信号ＩＳを接地電位
ＶＳＳのようなＣＭＯＳレベルのロウレベルとし、入力
信号Ｖｉｎのレベルがリファレンス電圧ＶＲＥＦより低
いときには、電源電圧ＶＤＤのようなＣＭＯＳレベルの
ハイレベルとする。

【０００５】ところが、論理集積回路装置の大規模化が
進みその入力回路の所要数が増えるにしたがって、上記
ＣＭＯＳ型の入力回路には次のような問題点が生じた。
すなわち、上記ＣＭＯＳ入力回路ＩＮＣでは、差動回路
の負荷となるＭＯＳＦＥＴＮＤ及びＮＥを介して定常的
に所定の動作電流が流される。この動作電流は、論理集
積回路装置の大規模化が進みその入力回路の所要数が増
えるに従って大きくなり、これによって論理集積回路装
置の低消費電力化が阻害される。

【０００６】この発明の目的は、小振幅の入力信号に対
応できかつ定常的な動作電流を必要としないＣＭＯＳ型
の入力回路を実現することにある。この発明の他の目的
は、多数のＣＭＯＳ入力回路を備える論理集積回路装置
等の定常的な動作電流を削減し、その低消費電力化を図
ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、論理集積回路装置等に搭載さ
れるＣＭＯＳ型の入力回路を、そのゲートに小振幅の入
力信号を共通に受けるＰチャンネル型及びＮチャンネル
型の入力ＭＯＳＦＥＴと、これらの入力ＭＯＳＦＥＴの
ソース側に設けられるＰチャンネル型又はＮチャンネル
型の論理スレッシホルド制御ＭＯＳＦＥＴとを含む入力
インバータをもとに構成するとともに、入力インバータ
と同一構成とされその入力端子に所定のリファレンス電
圧を受ける制御インバータと、その一方の入力端子に制
御インバータの実質的な出力信号を受けその他方の入力
端子に所定の中間電圧を受ける差動回路とを含む論理ス
レッシホルド制御回路を複数の入力回路に共通に設け、
差動回路の実質的な非反転又は反転出力信号を、入力回
路の入力インバータ及び論理スレッシホルド制御回路の
制御インバータを構成する論理スレッシホルド制御ＭＯ
ＳＦＥＴのゲートに供給する。

【０００９】上記した手段によれば、定常的な動作電流
を流すことなく、論理集積回路装置等に搭載される入力
回路の入力インバータの論理スレッシホルドレベルをリ
ファレンス電圧に設定することができるため、小振幅の
入力信号に対応できかつ定常的な動作電流を必要としな
いＣＭＯＳ型の入力回路を実現することができる。この
結果、多数のＣＭＯＳ入力回路を備える論理集積回路装
置等の定常的な動作電流を削減し、その低消費電力化を
図ることができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置ＬＬＳＩの一実施例のブロック図が示
されている。また、図２には、図１の論理集積回路装置
ＬＬＳＩに含まれる入力回路ＩＮＣ１の一実施例の回路
図が示され、図３には論理スレッシホルド制御回路ＶＬ
ＴＣの一実施例の回路図が示されている。さらに、図４
には、図２の入力回路ＩＮＣ１の一実施例の動作特性図
が示され、図５には、図３の論理スレッシホルド制御回
路ＶＬＴＣの一実施例の動作特性図が示されている。こ
れらの図をもとに、この実施例の論理集積回路装置ＬＬ
ＳＩ及び入力回路ＩＮＣ１の構成及び動作ならびにその
特徴について説明する。なお、図１の各ブロックを構成
する回路素子は、公知のＣＭＯＳ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上に形
成される。また、以下の回路図において、そのチャンネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型（第１導電型）であって、矢印の付され
ないＮチャンネル型（第２導電型）ＭＯＳＦＥＴと区別
して示される。さらに、入力回路ＩＮＣ１〜ＩＮＣｍに
関する以下の説明は、図２の入力回路ＩＮＣ１を例に進
めるが、他の入力回路ＩＮＣ２〜ＩＮＣｍについては同
一構成とされるため、類推されたい。

【００１１】図１において、この実施例の論理集積回路
装置ＬＬＳＩは、特に制限されないが、多数の論理ゲー
トが組み合わされてなる論理部ＬＣをその中心的構成要
素とする。論理集積回路装置ＬＬＳＩは、さらに、ｍ個
の入力回路ＩＮＣ１〜ＩＮＣｍと、これらの入力回路に
共通に設けられるそれぞれ１個の論理スレッシホルド制
御回路ＶＬＴＣ及び中間電圧発生回路ＶＨＧとを備え
る。

【００１２】入力回路ＩＮＣ１〜ＩＮＣｍには、外部端
子Ｖｉｎ１〜Ｖｉｎｍを介して入力信号Ｖｉｎ１〜Ｖｉ
ｎｍがそれぞれ供給され、その出力信号は内部入力信号
ＩＳ１〜ＩＳｍとして論理部ＬＣに供給される。入力回
路ＩＮＣ１〜ＩＮＣｍには、さらに、論理スレッシホル
ド制御回路ＶＬＴＣから所定の制御電圧ＶＣが共通に供
給される。論理スレッシホルド制御回路ＶＬＴＣには、
外部端子ＶＲＥＦを介して所定のリファレンス電圧ＶＲ
ＥＦが供給され、中間電圧発生回路ＶＨＧから所定の中
間電圧ＶＨが供給される。また、中間電圧発生回路ＶＨ
Ｇには、外部端子ＶＤＤを介して高電位側電源電圧つま
り電源電圧ＶＤＤが供給され、外部端子ＶＳＳを介して
低電位側電源電圧つまり接地電位ＶＳＳが供給される。
中間電圧発生回路ＶＨＧは、電源電圧ＶＤＤ及び接地電
位ＶＳＳをもとに、その中間電位とされる中間電圧ＶＨ
を形成して、論理スレッシホルド制御回路ＶＬＴＣに供
給する。電源電圧ＶＤＤ及び接地電位ＶＳＳは、その動
作電源として、論理集積回路装置ＬＬＳＩの他のすべて
のブロックにも供給される。

【００１３】この実施例において、電源電圧ＶＤＤは、
特に制限されないが、＋３．３Ｖとされ、入力信号Ｖｉ
ｎ１〜Ｖｉｎｍは、例えばそのハイレベルを＋１．２Ｖ
としそのロウレベルを０Ｖつまり接地電位ＶＳＳとする
小振幅のデジタル信号とされる。また、リファレンス電
圧ＶＲＥＦは、入力信号Ｖｉｎ１〜Ｖｉｎｍのハイレベ
ル及びロウレベルの中間電位つまり＋０．６Ｖとされ、
中間電圧ＶＨは、電源電圧ＶＤＤ及び接地電位ＶＳＳの
中間電位つまり＋１．６５Ｖとされる。後の説明から明
らかなように、リファレンス電圧ＶＲＥＦは、入力回路
ＩＮＣ１〜ＩＮＣｍの論理スレッシホルドレベルＶＬＴ
を設定するための基準電圧として用いられ、中間電圧Ｖ
Ｈは、論理スレッシホルド制御回路ＶＬＴＣを構成する
インバータＶ６つまりは入力回路ＩＮＣ１〜ＩＮＣｍを
構成するインバータＶ３の出力反転電位を識別するため
の基準電圧として用いられる。

【００１４】ここで、入力回路ＩＮＣ１〜ＩＮＣｍは、
図２の入力回路ＩＮＣ１に代表されるように、入力イン
バータＶ１を含み、入力インバータＶ１は、そのゲート
に入力信号Ｖｉｎ１を共通に受けるＰチャンネル型の入
力ＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）及びＮチャ
ンネル型の入力ＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥ
Ｔ）を含む。入力ＭＯＳＦＥＴＰ１のソースは電源電圧
ＶＤＤに結合され、入力ＭＯＳＦＥＴＮ１のソースは、
Ｎチャンネル型の論理スレッシホルド制御ＭＯＳＦＥＴ
Ｎ２（第４のＭＯＳＦＥＴ）を介して接地電位ＶＳＳに
結合される。論理スレッシホルド制御ＭＯＳＦＥＴＮ２
のゲートには、論理スレッシホルド制御回路ＶＬＴＣか
ら制御電圧ＶＣ（第２の制御電圧）が供給される。ま
た、入力ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたド
レインにおける電位は、２個のインバータＶ２及びＶ３
を経た後、入力回路ＩＮＣ１の出力信号つまり内部入力
信号ＩＳ１として論理集積回路装置ＬＬＳＩの論理部Ｌ
Ｃに供給される。

【００１５】この実施例において、入力インバータＶ１
は、上記のようにそのゲートに制御電圧ＶＣを受ける論
理スレッシホルド制御ＭＯＳＦＥＴＮ２を含むため、そ
の論理スレッシホルドレベルＶＬＴは、制御電圧ＶＣが
高くされることにより所定の傾斜をもって低くされ、制
御電圧ＶＣが低くされることによって高くされる。一
方、制御電圧ＶＣの電位は、後述する論理スレッシホル
ド制御回路ＶＬＴＣの制御インバータＶ４の論理スレッ
シホルドレベルＶＬＴがリファレンス電圧ＶＲＥＦとな
るべく制御され、これによって入力インバータＶ１の論
理スレッシホルドレベルＶＬＴも自動的にリファレンス
電圧ＶＲＥＦに設定される。

【００１６】図４の点Ａに例示されるように、入力信号
Ｖｉｎ１が小振幅のロウレベルつまり例えば接地電位Ｖ
ＳＳとされ入力インバータＶ１の論理スレッシホルドレ
ベルＶＬＴつまりリファレンス電圧ＶＲＥＦより低いと
き、入力インバータＶ１では入力ＭＯＳＦＥＴＰ１がオ
ン状態となり、入力ＭＯＳＦＥＴＮ１はオフ状態とな
る。このため、入力インバータＶ１の出力信号は、イン
バータＶ２の論理スレッシホルドレベルたる中間電圧Ｖ
Ｈを超えて高くなり、インバータＶ２の出力信号は接地
電位ＶＳＳのようなＣＭＯＳレベルのロウレベルとな
る。このため、インバータＶ３つまり入力回路ＩＮＣ１
の出力信号すなわち内部入力信号ＩＳ１は、電源電圧Ｖ
ＤＤのようなＣＭＯＳレベルのハイレベルとなる。

【００１７】一方、図４の点Ｃに例示されるように、入
力信号Ｖｉｎ１が小振幅のハイレベルつまり例えば＋
１．２Ｖとされリファレンス電圧ＶＲＥＦより高いと
き、入力インバータＶ１では、入力ＭＯＳＦＥＴＰ１が
オフ状態となり、代わって入力ＭＯＳＦＥＴＮ１がオン
状態となる。このため、入力インバータＶ１の出力信号
が中間電圧ＶＨより低くなり、インバータＶ２の出力信
号は、電源電圧ＶＤＤのようなＣＭＯＳレベルのハイレ
ベルとなって、内部入力信号ＩＳ１は、接地電位ＶＳＳ
のようなＣＭＯＳレベルのロウレベルとなる。

【００１８】次に、論理スレッシホルド制御回路ＶＬＴ
Ｃは、図３に示されるように、制御インバータＶ４及び
差動回路ＤＣと、バッファ回路として制御インバータＶ
４の出力信号を差動回路ＤＣの一方の入力端子に伝達す
る２個のインバータＶ５及びＶ６を含む。このうち、制
御インバータＶ４は、そのゲートにリファレンス電圧Ｖ
ＲＥＦ（第１の基準電圧）を共通に受けるＰチャンネル
ＭＯＳＦＥＴＰ２（第５のＭＯＳＦＥＴ）及びＮチャン
ネルＭＯＳＦＥＴＮ３（第６のＭＯＳＦＥＴ）を含み、
差動回路ＤＣは、差動形態とされる一対のＰチャンネル
ＭＯＳＦＥＴＰ４及びＰ５を含む。制御インバータＶ４
を構成するＭＯＳＦＥＴＰ２のソースは電源電圧ＶＤＤ
に結合され、ＭＯＳＦＥＴＮ３のソースは、Ｎチャンネ
ル型の論理スレッシホルド制御ＭＯＳＦＥＴＮ４（第８
のＭＯＳＦＥＴ）を介して接地電位ＶＳＳに結合され
る。なお、制御インバータＶ４を構成するＭＯＳＦＥＴ
Ｐ２ならびにＮ３及びＮ４は、入力回路ＩＮＣ１の入力
インバータＶ１を構成するＭＯＳＦＥＴＰ１ならびにＮ
１及びＮ２とそれぞれ同一サイズで形成され、インバー
タＶ５及びＶ６はインバータＶ２及びＶ３と同一サイズ
とされる。

【００１９】差動回路ＤＣを構成する差動ＭＯＳＦＥＴ
Ｐ４及びＰ５の共通結合されたソースは、そのゲートに
接地電位ＶＳＳを受けるＰチャンネルＭＯＳＦＥＴＰ３
を介して電源電圧ＶＤＤに結合される。また、差動ＭＯ
ＳＦＥＴＰ４及びＰ５のドレインは、ミラー形態とされ
アクティブ負荷として作用する一対のＮチャンネルＭＯ
ＳＦＥＴＮ５及びＮ６を介して、接地電位ＶＳＳに結合
される。差動回路ＤＣの一方の入力端子つまり内部ノー
ドｎ１すなわち差動ＭＯＳＦＥＴＰ４のゲートには、イ
ンバータＶ５及びＶ６を介して制御インバータＶ４の出
力信号が供給され、その他方の入力端子つまり差動ＭＯ
ＳＦＥＴＰ５のゲートには中間電圧ＶＨ（第２の基準電
圧）が供給される。差動回路ＤＣの反転出力信号つまり
差動ＭＯＳＦＥＴＰ４のドレイン電位は、インバータＶ
７を経た後、制御電圧ＶＣとして入力回路ＩＮＣ１〜Ｉ
ＮＣｍに供給されるとともに、制御インバータＶ４の論
理スレッシホルド制御ＭＯＳＦＥＴＮ４のゲートにも供
給される。

【００２０】前述のように、リファレンス電圧ＶＲＥＦ
は、入力信号Ｖｉｎ１のハイレベル及びロウレベルの中
間電位つまり例えば＋０．６Ｖとされ、中間電圧ＶＨ
は、電源電圧ＶＤＤ及び接地電位ＶＳＳ間の中間電位つ
まり例えば＋１．６５Ｖとされる。図５の点Ｄに例示さ
れるように、論理スレッシホルド制御回路ＶＬＴＣを構
成する制御インバータＶ４の論理スレッシホルドレベル
ＶＬＴがリファレンス電圧ＶＲＥＦより高いとき、その
出力信号つまりＭＯＳＦＥＴＰ２及びＮ３の共通結合さ
れたドレインにおける電位は、インバータＶ５の論理ス
レッシホルドレベルを超えて高くなる。このため、イン
バータＶ５の出力信号が中間電圧ＶＨより低くなり、こ
れを受けるインバータＶ６の出力信号つまり内部ノード
ｎ１における電位は中間電圧ＶＨより高くなる。これに
より、差動ＭＯＳＦＥＴＰ４のコンダクタンスが小さく
なってそのドレイン電位が低くなり、インバータＶ７の
出力信号つまり制御電圧ＶＣの電位が高くなる。この結
果、論理スレッシホルド制御ＭＯＳＦＥＴＮ４のコンダ
クタンスが大きくなり、これによって制御インバータＶ
４の論理スレッシホルドレベルＶＬＴが図の矢印に沿っ
て低くされる。

【００２１】一方、図５の点Ｆに例示されるように、論
理スレッシホルド制御回路ＶＬＴＣを構成する制御イン
バータＶ４の論理スレッシホルドレベルＶＬＴがリファ
レンス電圧ＶＲＥＦより低いとき、その出力信号つまり
ＭＯＳＦＥＴＰ２及びＮ３の共通結合されたドレインに
おける電位は、インバータＶ５の論理スレッシホルドレ
ベルより低くなる。このため、インバータＶ５の出力信
号が中間電圧ＶＨより高くなり、これを受けるインバー
タＶ６の出力信号つまり内部ノードｎ１における電位は
中間電圧ＶＨより低くなる。これにより、差動ＭＯＳＦ
ＥＴＰ４のコンダクタンスが大きくなってそのドレイン
電位が上昇し、インバータＶ７の出力信号つまり制御電
圧ＶＣの電位が低くなる。この結果、論理スレッシホル
ド制御ＭＯＳＦＥＴＮ４のコンダクタンスが小さくな
り、これによって制御インバータＶ４の論理スレッシホ
ルドレベルＶＬＴが図の矢印に沿って高くされる。

【００２２】このように、この実施例の論理スレッシホ
ルド制御回路ＶＬＴＣを構成する制御インバータＶ４の
論理スレッシホルドレベルＶＬＴは、差動回路ＤＣを介
する帰還経路の作用によって自動的に図５の点Ｅつまり
リファレンス電圧ＶＲＥＦに収束すべく制御される訳で
あって、そのゲートに制御電圧ＶＣを受ける論理スレッ
シホルド制御ＭＯＳＦＥＴＮ１を含み、同一サイズで形
成される入力回路ＩＮＣ１の入力インバータＶ１の論理
スレッシホルドレベルＶＬＴも自ずとリファレンス電圧
ＶＲＥＦに設定される。このことは、入力回路ＩＮＣ１
と同一構成とされる他の入力回路ＩＮＣ２〜ＩＮＣｍに
おいても同様である。

【００２３】図２から明らかなように、入力回路ＩＮＣ
１〜ＩＮＣｍは、ミラー形態の負荷手段を含まず、また
入力ＭＯＳＦＥＴＰ１及びＮ１が互いに相補的にオン状
態とされることもあって定常的な動作電流を流さない。
言い換えるならば、この実施例では、定常的な動作電流
を流すことなく、入力回路ＩＮＣ１〜ＩＮＣｍの論理ス
レッシホルドレベルＶＬＴをリファレンス電圧ＶＲＥＦ
に設定できる訳であって、小振幅の入力信号Ｖｉｎ１〜
Ｖｉｎｍに対応できかつ定常的な動作電流を必要としな
いＣＭＯＳ型入力回路を実現できるものとなる。この結
果、ＣＭＯＳ入力回路ＩＮＣ１〜ＩＮＣｍを備える論理
集積回路装置ＬＬＳＩの定常的な動作電流を削減し、そ
の低消費電力化を図ることができるものである。

【００２４】図６には、この発明が適用された論理集積
回路装置ＬＬＳＩに含まれる入力回路ＩＮＣ１及び論理
スレッシホルド制御回路ＶＬＴＣの第２の実施例の回路
図が示され、図７には、その第３の実施例の回路図が示
されている。なお、これらの実施例は、前記図２ないし
図５の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。

【００２５】図６において、入力回路ＩＮＣ１は入力イ
ンバータＶ１を含み、この入力インバータＶ１は、その
ゲートに入力信号Ｖｉｎ１を共通に受けるＰチャンネル
型の入力ＭＯＳＦＥＴＰ１及びＮチャンネル型の入力Ｍ
ＯＳＦＥＴＮ１と、入力ＭＯＳＦＥＴＰ１のソース側に
設けられたＰチャンネル型の論理スレッシホルド制御Ｍ
ＯＳＦＥＴＰ６（第３のＭＯＳＦＥＴ）とを含む。この
論理スレッシホルド制御ＭＯＳＦＥＴＰ６のゲートに
は、論理スレッシホルド制御回路ＶＬＴＣから制御電圧
ＶＣ（第１の制御電圧）が供給される。

【００２６】次に、論理スレッシホルド制御回路ＶＬＴ
Ｃは、制御インバータＶ４及び差動回路ＤＣと、バッフ
ァ回路となる２個のインバータＶ５及びＶ６を含む。こ
のうち、制御インバータＶ４は、そのゲートにリファレ
ンス電圧ＶＲＥＦを共通に受けるＰチャンネルＭＯＳＦ
ＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ３を含み、差
動回路ＤＣは、差動形態とされる一対のＮチャンネルＭ
ＯＳＦＥＴＮ７及びＮ８を含む。制御インバータＶ４を
構成するＭＯＳＦＥＴＮ２のソースは、Ｐチャンネル型
の論理スレッシホルド制御ＭＯＳＦＥＴＰ７（第７のＭ
ＯＳＦＥＴ）を介して電源電圧ＶＤＤに結合され、ＭＯ
ＳＦＥＴＮ３のソースは接地電位ＶＳＳに結合される。
なお、制御インバータＶ４を構成するＭＯＳＦＥＴＰ２
及びＰ７ならびにＮ３は、入力回路ＩＮＣ１の入力イン
バータＶ１を構成するＭＯＳＦＥＴＰ１及びＰ６ならび
にＮ１とそれぞれ同一サイズで形成される。

【００２７】差動回路ＤＣを構成する差動ＭＯＳＦＥＴ
Ｎ７及びＮ８の共通結合されたソースは、そのゲートに
電源電圧ＶＤＤを受けるＮチャンネルＭＯＳＦＥＴＮ９
を介して接地電位ＶＳＳに結合される。また、差動ＭＯ
ＳＦＥＴＮ７及びＮ８のドレインは、ミラー結合される
ことでアクティブ負荷として作用する一対のＰチャンネ
ルＭＯＳＦＥＴＰ８及びＰ９を介して電源電圧ＶＤＤに
結合される。差動回路ＤＣの一方の入力端子つまり内部
ノードｎ２すなわち差動ＭＯＳＦＥＴＮ７のゲートに
は、インバータＶ５及びＶ６を介して制御インバータＶ
４の出力信号が供給され、その他方の入力端子つまり差
動ＭＯＳＦＥＴＮ８のゲートには中間電圧ＶＨ（第２の
基準電圧）が供給される。差動回路ＤＣの反転出力信号
つまり差動ＭＯＳＦＥＴＮ７のドレイン電位は、インバ
ータＶ８を経た後、制御電圧ＶＣとして入力回路ＩＮＣ
１〜ＩＮＣｍに供給されるとともに、制御インバータＶ
４の論理スレッシホルド制御ＭＯＳＦＥＴＰ７のゲート
に供給される。

【００２８】論理スレッシホルド制御回路ＶＬＴＣの制
御インバータＶ４の論理スレッシホルドレベルＶＬＴが
リファレンス電圧ＶＲＥＦより高いとき、その出力信号
つまりＭＯＳＦＥＴＰ２及びＮ３の共通結合されたドレ
イン電位はインバータＶ５の論理スレッシホルドレベル
を超えて高くなる。このため、インバータＶ５の出力信
号が中間電圧ＶＨより低くなり、これを受けるインバー
タＶ６の出力信号つまり内部ノードｎ２の電位は中間電
圧ＶＨより高くなる。これにより、差動ＭＯＳＦＥＴＮ
７のコンダクタンスが大きくなってそのドレイン電位が
低くなり、インバータＶ８の出力信号つまり制御電圧Ｖ
Ｃの電位が高くなる。この結果、論理スレッシホルド制
御ＭＯＳＦＥＴＰ７のコンダクタンスが小さくなり、制
御インバータＶ４の論理スレッシホルドレベルＶＬＴが
低くされる。

【００２９】一方、論理スレッシホルド制御回路ＶＬＴ
Ｃを構成する制御インバータＶ４の論理スレッシホルド
レベルＶＬＴがリファレンス電圧ＶＲＥＦより低いと
き、その出力信号つまりＭＯＳＦＥＴＰ２及びＮ３の共
通結合されたドレインにおける電位は、インバータＶ５
の論理スレッシホルドレベルより低くなる。このため、
インバータＶ５の出力信号が中間電圧ＶＨより高くな
り、これを受けるインバータＶ６の出力信号つまり内部
ノードｎ２の電位は中間電圧ＶＨより低くなる。これに
より、差動ＭＯＳＦＥＴＮ７のコンダクタンスが小さく
なってそのドレイン電位が上昇し、制御電圧ＶＣの電位
が低くなる。この結果、論理スレッシホルド制御ＭＯＳ
ＦＥＴＰ７のコンダクタンスが大きくなり、これによっ
て制御インバータＶ４の論理スレッシホルドレベルＶＬ
Ｔが高くされる。

【００３０】このように、この実施例の論理スレッシホ
ルド制御回路ＶＬＴＣを構成する制御インバータＶ４の
論理スレッシホルドレベルＶＬＴは、差動回路ＤＣを介
する帰還経路の作用によって自動的にリファレンス電圧
ＶＲＥＦに収束すべく制御される訳であって、そのゲー
トに制御電圧ＶＣを受ける論理スレッシホルド制御ＭＯ
ＳＦＥＴＰ６を含み、同一サイズで形成される入力回路
ＩＮＣ１の入力インバータＶ１の論理スレッシホルドレ
ベルＶＬＴも自ずとリファレンス電圧ＶＲＥＦに設定さ
れる。また、入力回路ＩＮＣ１〜ＩＮＣｍは、前記図２
ないし図５の実施例の場合と同様に定常的な動作電流を
流さず、これによってＣＭＯＳ入力回路ＩＮＣ１〜ＩＮ
Ｃｍを搭載する論理集積回路装置ＬＬＳＩの定常的な動
作電流を削減し、その低消費電力化を図ることができる
ものである。

【００３１】なお、図７に示した第３の実施例は、図２
及び図６の実施例を組み合わせて、入力インバータＶ１
を構成する両方の入力ＭＯＳＦＥＴＰ１及びＮ１のソー
ス側にそれぞれＰチャンネル型及びＮチャンネル型の論
理スレッシホルド制御ＭＯＳＦＥＴＰ６及びＮ２を設け
たものであって、入力インバータＶ１の論理スレッシホ
ルドレベルＶＬＴを比較的速やかにリファレンス電圧Ｖ
ＲＥＦに設定できるとともに、図２及び図６の実施例と
同様な効果を得ることができる。

【００３２】図８には、この発明が適用された論理集積
回路装置ＬＬＳＩに含まれる入力回路ＩＮＣ１の第４の
実施例の回路図が示されている。なお、この実施例は、
前記図２ないし図５の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。

【００３３】図８において、入力回路ＩＮＣ１は、特に
制限されないが、入力インバータＶ１を構成する入力Ｍ
ＯＳＦＥＴＮ１のソースと接地電位ＶＳＳとの間に並列
形態に設けられるＮチャンネル型の３個の論理スレッシ
ホルド制御ＭＯＳＦＥＴＮＡ〜ＮＣを含む。これらの論
理スレッシホルド制御ＭＯＳＦＥＴのゲートには、論理
集積回路装置ＬＬＳＩの図示されない論理スレッシホル
ド制御回路ＶＬＴＣから制御電圧ＶＣＤ０〜ＶＣＤ２が
それぞれ供給される。

【００３４】この実施例において、制御電圧ＶＣＤ０〜
ＶＣＤ２は、３ビット構成のデジタル信号であって、論
理スレッシホルド制御ＭＯＳＦＥＴＮＡ〜ＮＣのオン状
態時のコンダクタンスは、順次例えば２のべき乗倍で大
きくされる。このため、例えば制御電圧ＶＣＤ０がハイ
レベルとされ制御電圧ＶＣＤ１及びＶＣＤ２がロウレベ
ルとされるときには、論理スレッシホルド制御ＭＯＳＦ
ＥＴＮＡのみがオン状態となって、入力インバータＶ１
の論理スレッシホルドレベルＶＬＴは最も高くなる。ま
た、例えば制御電圧ＶＣＤ０〜ＶＣＤ２がすべてハイレ
ベルとされるときには、論理スレッシホルド制御ＭＯＳ
ＦＥＴＮＡ〜ＮＣが一斉にオン状態となり、入力インバ
ータＶ１の論理スレッシホルドレベルＶＬＴは最も低く
なる。論理スレッシホルド制御回路ＶＬＴＣは、入力イ
ンバータＶ１と同一サイズの制御インバータを含み、制
御電圧ＶＣＤ０〜ＶＣＤ２は、この制御インバータの論
理スレッシホルドレベルがリファレンス電圧ＶＲＥＦと
なるべく選択的に形成される。この結果、入力インバー
タＶ１の論理スレッシホルドレベルＶＬＴを自動的にリ
ファレンス電圧ＶＲＥＦに設定することができ、これに
よって前記図２ないし図７の実施例と同様な効果を得る
ことができるものとなる。

【００３５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）論理集積回路装置等に搭載されるＣＭＯＳ型の入
力回路を、そのゲートに小振幅の入力信号を共通に受け
るＰチャンネル型及びＮチャンネル型の入力ＭＯＳＦＥ
Ｔと、これらの入力ＭＯＳＦＥＴのソース側に設けられ
るＰチャンネル型又はＮチャンネル型の論理スレッシホ
ルド制御ＭＯＳＦＥＴとを含む入力インバータをもとに
構成するとともに、入力インバータと同一構成とされそ
の入力端子に所定のリファレンス電圧を受ける制御イン
バータと、その一方の入力端子に制御インバータの実質
的な出力信号を受けその他方の入力端子に所定の中間電
圧を受ける差動回路とを含む論理スレッシホルド制御回
路を複数の入力回路に共通に設け、差動回路の実質的な
非反転又は反転出力信号を、入力回路の入力インバータ
及び論理スレッシホルド制御回路の制御インバータを構
成する論理スレッシホルド制御ＭＯＳＦＥＴのゲートに
供給することで、定常的な動作電流を流すことなく、入
力回路の入力インバータの論理スレッシホルドレベルを
制御し、リファレンス電圧に設定することができるとい
う効果が得られる。

【００３６】（２）上記（１）項において、入力回路を
構成する入力ＭＯＳＦＥＴのソース側に、複数の論理ス
レッシホルド制御ＭＯＳＦＥＴを並列形態に設け、その
ゲートにデジタル化された制御電圧の対応するビットを
供給することで、入力回路の入力インバータの論理スレ
ッシホルドレベルをデジタル的に制御し、リファレンス
電圧に設定することができるという効果が得られる。

【００３７】（３）上記（１）項又は（２）項により、
小振幅の入力信号に対応できかつ定常的な動作電流を必
要としないＣＭＯＳ型の入力回路を実現することができ
るという効果が得られる。 （４）上記（２）項ないし（３）項により、多数のＣＭ
ＯＳ入力回路を備える論理集積回路装置等の定常的な動
作電流を削減し、その低消費電力化を図ることができる
という効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理スレッシホルド制御回路ＶＬＴ
Ｃ及び中間電圧発生回路ＶＨＧは、入力回路ＩＮＣ１〜
ＩＮＣｍの所定数ごとに１個ずつ、複数個設けてもよ
い。また、論理集積回路装置ＬＬＳＩは、例えばＲＡＭ
（ランダムアクセスメモリ）等の各種マクロセルを含む
ことができるし、そのブロック構成は種々の実施形態を
採りうる。

【００３９】図８において、入力回路ＩＮＣ１は、入力
ＭＯＳＦＥＴＰ１のソース側に並列形態に設けられたＰ
チャンネル型の複数の論理スレッシホルド制御ＭＯＳＦ
ＥＴを含むことができる。図２ないし図８において、入
力回路ＩＮＣ１〜ＩＮＣｍならびに論理スレッシホルド
制御回路ＶＬＴＣのバッファ回路となるインバータの段
数は任意に設定できるし、バッファ回路となる論理ゲー
トの種類も任意に選定できる。また、各入力回路の入力
ＭＯＳＦＥＴは、所定の条件でＰチャンネル又はＮチャ
ンネルＭＯＳＦＥＴのみとしてもよいし、各論理スレッ
シホルド制御ＭＯＳＦＥＴの導電型とそのゲートに供給
される差動回路ＤＣの反転又は非反転出力信号との組み
合わせも任意に設定できる。さらに、入力回路ＩＮＣ１
〜ＩＮＣｍならびに論理スレッシホルド制御回路ＶＬＴ
Ｃの具体的構成は、種々の実施形態を採りうるし、電源
電圧の極性及び絶対値ならびに入力信号Ｖｉｎ１〜Ｖｉ
ｎｍの具体的レベル等も、種々の実施形態を採りうる。

【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置に適用した場合について説明したが、それ
に限定されるものではなく、例えば、スタティック型Ｒ
ＡＭ等の各種メモリ集積回路やゲートアレイ集積回路等
にも適用できる。この発明は、少なくともＣＭＯＳ型の
複数の入力回路を含む半導体集積回路装置ならびにこの
ような半導体集積回路装置を含む装置又はシステムに広
く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理集積回路装置等に搭載
されるＣＭＯＳ型の入力回路を、そのゲートに小振幅の
入力信号を共通に受けるＰチャンネル型及びＮチャンネ
ル型の入力ＭＯＳＦＥＴと、これらの入力ＭＯＳＦＥＴ
のソース側に設けられるＰチャンネル型又はＮチャンネ
ル型の論理スレッシホルド制御ＭＯＳＦＥＴとを含む入
力インバータをもとに構成するとともに、入力インバー
タと同一構成とされその入力端子に所定のリファレンス
電圧を受ける制御インバータと、その一方の入力端子に
制御インバータの実質的な出力信号を受けその他方の入
力端子に所定の中間電圧を受ける差動回路とを含む論理
スレッシホルド制御回路を複数の入力回路に共通に設
け、その差動回路の実質的な非反転又は反転出力信号
を、入力回路の入力インバータ及び論理スレッシホルド
制御回路の制御インバータを構成する論理スレッシホル
ド制御ＭＯＳＦＥＴのゲートに供給することで、定常的
な動作電流を流すことなく、論理集積回路装置等に搭載
される入力回路の入力インバータの論理スレッシホルド
レベルをリファレンス電圧に設定することができる。こ
の結果、小振幅の入力信号に対応できかつ定常的な動作
電流を必要としないＣＭＯＳ型の入力回路を実現するこ
とができ、これによって多数のＣＭＯＳ入力回路を備え
る論理集積回路装置等の定常的な動作電流を削減し、そ
の低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置の一実
施例を示すブロック図である。

【図２】図１の論理集積回路装置に含まれる入力回路の
一実施例を示す回路図である。

【図３】図１の論理集積回路装置に含まれる論理スレッ
シホルド制御回路の一実施例を示す回路図である。

【図４】図２の入力回路の一実施例を示す動作特性図で
ある。

【図５】図３の論理スレッシホルド制御回路の一実施例
を示す動作特性図である。

【図６】この発明が適用された論理集積回路装置に含ま
れる入力回路及び論理スレッシホルド制御回路の第２の
実施例を示す回路図である。

【図７】この発明が適用された論理集積回路装置に含ま
れる入力回路及び論理スレッシホルド制御回路の第３の
実施例を示す回路図である。

【図８】この発明が適用された論理集積回路装置に含ま
れる入力回路の第４の実施例を示す回路図である。

【図９】この発明に先立って本願発明者等が開発した論
理集積回路装置に含まれる入力回路の一例を示す回路図
である。

【符号の説明】

ＬＬＳＩ……論理集積回路装置、ＬＣ……論理部、ＩＮ
Ｃ１〜ＩＮＣｍ……入力回路、ＶＬＴＣ……論理スレッ
シホルド制御回路、ＶＨＧ……中間電圧発生回路、Ｖｉ
ｎ１〜Ｖｉｎｍ，Ｖｉｎ……入力信号又はその入力端
子、ＶＲＥＦ……リファレンス電圧又はその入力端子、
ＶＤＤ……電源電圧又はその入力端子、ＶＳＳ……接地
電位又はその入力端子、ＩＳ１〜ＩＳｍ，ＩＳ……内部
入力信号、ＶＣ……制御電圧、ＶＨ……中間電圧。Ｖ１
〜ＶＡ……インバータ、ＤＣ……差動回路、Ｐ１〜ＰＣ
……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ……Ｎチャ
ンネルＭＯＳＦＥＴ、ｎ１〜ｎ２……内部ノード。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 そのゲートに入力信号を受ける入力ＭＯ
   ＳＦＥＴと、 上記入力ＭＯＳＦＥＴのソース側に設けられそのゲート
   に所定の制御電圧を受ける論理スレッシホルド制御ＭＯ
   ＳＦＥＴとを含む入力回路を具備することを特徴とする
   半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記入力ＭＯＳＦＥＴは、そのドレインが実質共通結合
   されそのゲートに上記入力信号を共通に受ける第１導電
   型の第１のＭＯＳＦＥＴ及び第２導電型の第２のＭＯＳ
   ＦＥＴからなるものであって、 上記論理スレッシホルド制御ＭＯＳＦＥＴは、上記第１
   又は第２のＭＯＳＦＥＴのソース側にそれぞれ設けられ
   そのゲートに第１又は第２の制御電圧をそれぞれ受ける
   第１導電型の第３のＭＯＳＦＥＴ又は第２導電型の第４
   のＭＯＳＦＥＴからなるものであることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体集積回路装置は、 そのドレインが実質共通結合されそのゲートに第１の基
   準電圧を共通に受ける第１導電型の第５のＭＯＳＦＥＴ
   及び第２導電型の第６のＭＯＳＦＥＴと、 その入力端子に上記第５及び第６のＭＯＳＦＥＴの共通
   結合されたドレインにおける電位を受けるバッファ回路
   と、 その一方の入力端子に上記バッファ回路の出力信号を受
   けその他方の入力端子に第２の基準電圧を受ける差動回
   路と、 上記第５又は第６のＭＯＳＦＥＴのソース側にそれぞれ
   設けられそのゲートに上記差動回路の反転又は非反転出
   力信号をそれぞれ受ける第１導電型の第７のＭＯＳＦＥ
   Ｔ又は第２導電型の第８のＭＯＳＦＥＴとを含む論理ス
   レッシホルド制御回路を備えるものであって、 上記第１及び第２の制御電圧は、上記第７又は第８のＭ
   ＯＳＦＥＴのゲート電圧として得られるものであること
   を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記第１の基準電圧は、上記入力信号のロウレベル及び
   ハイレベルの中間電位とされるものであって、 上記第２の基準電圧は、上記半導体集積回路装置の高電
   位側及び低電位側電源電圧の中間電位とされるものであ
   ることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項３又は請求項４において、 上記論理スレッシホルド制御回路は、複数の上記入力回
   路に共通に設けられるものであることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 請求項１又は請求項２において、 上記第３及び第４のＭＯＳＦＥＴは、それぞれ並列形態
   に設けられる複数のＭＯＳＦＥＴからなるものであっ
   て、 上記第１及び第２の制御電圧は、それぞれ複数ビットの
   デジタル信号からなるものであることを特徴とする半導
   体集積回路装置。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記半導体集積回路装置は、ＣＭＯＳ回路を基本素子と
   する論理集積回路装置であって、 上記入力信号は、高電位側及び低電位側電源電圧間の電
   位差に比較して充分に小さな振幅とされるものであるこ
   とを特徴とする半導体集積回路装置。