JPH11260061A - メモリ回路のパターン構成方法 - Google Patents
メモリ回路のパターン構成方法Info
- Publication number
- JPH11260061A JPH11260061A JP10063130A JP6313098A JPH11260061A JP H11260061 A JPH11260061 A JP H11260061A JP 10063130 A JP10063130 A JP 10063130A JP 6313098 A JP6313098 A JP 6313098A JP H11260061 A JPH11260061 A JP H11260061A
- Authority
- JP
- Japan
- Prior art keywords
- memory circuit
- sram
- output
- pattern
- display controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 多出力で、しかも小容量ＳＲＡＭを採用した
ドットマトリクスＬＣＤ表示コントローラドライバ等に
用いられるメモリ回路の高集積化を図る。 【解決手段】 多出力に対して、小容量のＳＲＡＭを用
いて成るドットマトリクスＬＣＤ表示コントローラドラ
イバ等に用いられるＳＲＡＭのパターン構成方法におい
て、前記ＳＲＡＭを構成する小容量のＳＲＡＭセル２０
の両端部に複数の出力回路２を配置し、かつ隣り合うＳ
ＲＡＭセル２０毎にその出力を接続する出力回路２を交
互に配置したことを特徴とするものである。
ドットマトリクスＬＣＤ表示コントローラドライバ等に
用いられるメモリ回路の高集積化を図る。 【解決手段】 多出力に対して、小容量のＳＲＡＭを用
いて成るドットマトリクスＬＣＤ表示コントローラドラ
イバ等に用いられるＳＲＡＭのパターン構成方法におい
て、前記ＳＲＡＭを構成する小容量のＳＲＡＭセル２０
の両端部に複数の出力回路２を配置し、かつ隣り合うＳ
ＲＡＭセル２０毎にその出力を接続する出力回路２を交
互に配置したことを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路のパタ
ーン構成方法に関し、更に言えば多出力で、しかも小容
量のメモリ回路を採用して成るドットマトリクスＬＣＤ
表示コントローラドライバ等に用いられるメモリ回路の
高集積化を可能とするメモリ回路のパターン構成方法に
関する。
ーン構成方法に関し、更に言えば多出力で、しかも小容
量のメモリ回路を採用して成るドットマトリクスＬＣＤ
表示コントローラドライバ等に用いられるメモリ回路の
高集積化を可能とするメモリ回路のパターン構成方法に
関する。
【０００２】
【従来の技術】本発明の従来技術として、例えば、文
字，数字，記号等を表示するドットマトリクスＬＣＤ表
示コントローラドライバ内に内蔵されるＳＲＡＭ（スタ
ティックＲＡＭ）等のメモリ回路があり、該ドットマト
リクスＬＣＤ表示コントローラドライバは、コントロー
ラより転送されるシリアルデータにより、ドットマトリ
クスＬＣＤ表示駆動信号を発生すると共に、内蔵の文字
表示用ＲＯＭ（ＣＧＲＯＭ、キャラクタジェネレータＲ
ＯＭとも言う。）及び文字表示用ＲＡＭ（ＣＧＲＡＭ、
キャラクタジェネレータＲＡＭとも言う。）を介して表
示システムを実現している。そして、前記文字表示用Ｒ
ＡＭとして、ＳＲＡＭ等が使用されている。
字，数字，記号等を表示するドットマトリクスＬＣＤ表
示コントローラドライバ内に内蔵されるＳＲＡＭ（スタ
ティックＲＡＭ）等のメモリ回路があり、該ドットマト
リクスＬＣＤ表示コントローラドライバは、コントロー
ラより転送されるシリアルデータにより、ドットマトリ
クスＬＣＤ表示駆動信号を発生すると共に、内蔵の文字
表示用ＲＯＭ（ＣＧＲＯＭ、キャラクタジェネレータＲ
ＯＭとも言う。）及び文字表示用ＲＡＭ（ＣＧＲＡＭ、
キャラクタジェネレータＲＡＭとも言う。）を介して表
示システムを実現している。そして、前記文字表示用Ｒ
ＡＭとして、ＳＲＡＭ等が使用されている。
【０００３】このようなメモリ機能として用いられるＳ
ＲＡＭは、通常、４ビットあるいは８ビットの出力に対
して、２５６ビット（１６×１６）等の大容量ＳＲＡＭ
で構成されており、各ＳＲＡＭセルに対応するように各
出力回路が、該ＳＲＡＭセルの一端部近傍に配置されて
成るパターン構成方法が採用されていた。図３（ａ）は
１Ｋビット（４ビットの出力×１６ビット×１６ビッ
ト）の大容量ＳＲＡＭのパターン配置方法を示してお
り、各ＳＲＡＭセル１に対応するように各出力回路２
が、該ＳＲＡＭセル１の一端部近傍に配置されている。
３はアドレスデコーダである。
ＲＡＭは、通常、４ビットあるいは８ビットの出力に対
して、２５６ビット（１６×１６）等の大容量ＳＲＡＭ
で構成されており、各ＳＲＡＭセルに対応するように各
出力回路が、該ＳＲＡＭセルの一端部近傍に配置されて
成るパターン構成方法が採用されていた。図３（ａ）は
１Ｋビット（４ビットの出力×１６ビット×１６ビッ
ト）の大容量ＳＲＡＭのパターン配置方法を示してお
り、各ＳＲＡＭセル１に対応するように各出力回路２
が、該ＳＲＡＭセル１の一端部近傍に配置されている。
３はアドレスデコーダである。
【０００４】しかし、近年、５×７，５×８，５×９ド
ット等のドットマトリクスＬＣＤ表示コントローラドラ
イバにおいて、４５ビットの多出力に対して、ＳＲＡＭ
が８（８×１）ビットあるいは１６（８×２）ビット等
の小容量ＳＲＡＭが要望され、このような８ビット、１
６ビットの小容量ＳＲＡＭに対し、従来のパターン構成
方法を適用して小容量ＳＲＡＭセルの一端部近傍に出力
回路２を配置すると、高集積化の妨げとなってしまう。
即ち、従来のパターン構成方法を適用して小容量ＳＲＡ
Ｍセル（例えば、１０ミクロン乃至２０ミクロン幅）の
一端部近傍に出力回路２を配置しようとすると、図３
（ｂ）に示すように８ビット、１６ビットの小容量ＳＲ
ＡＭセル１０の各々に対応するように同サイズの出力回
路２を配置した場合には、当該出力回路サイズ分、隣り
合うＳＲＡＭセル１０同士の間隔を広げる必要があり、
その分だけ集積度が低下してしまうことになる。ここ
で、図３（ｂ）は４５ビットの出力×８ビット×２ビッ
トの小容量ＳＲＡＭのパターン構成方法の概略を説明す
るためのもので、そのうちの４ビットの出力分を示して
いる。
ット等のドットマトリクスＬＣＤ表示コントローラドラ
イバにおいて、４５ビットの多出力に対して、ＳＲＡＭ
が８（８×１）ビットあるいは１６（８×２）ビット等
の小容量ＳＲＡＭが要望され、このような８ビット、１
６ビットの小容量ＳＲＡＭに対し、従来のパターン構成
方法を適用して小容量ＳＲＡＭセルの一端部近傍に出力
回路２を配置すると、高集積化の妨げとなってしまう。
即ち、従来のパターン構成方法を適用して小容量ＳＲＡ
Ｍセル（例えば、１０ミクロン乃至２０ミクロン幅）の
一端部近傍に出力回路２を配置しようとすると、図３
（ｂ）に示すように８ビット、１６ビットの小容量ＳＲ
ＡＭセル１０の各々に対応するように同サイズの出力回
路２を配置した場合には、当該出力回路サイズ分、隣り
合うＳＲＡＭセル１０同士の間隔を広げる必要があり、
その分だけ集積度が低下してしまうことになる。ここ
で、図３（ｂ）は４５ビットの出力×８ビット×２ビッ
トの小容量ＳＲＡＭのパターン構成方法の概略を説明す
るためのもので、そのうちの４ビットの出力分を示して
いる。
【０００５】
【発明が解決しようとする課題】従って、前述したよう
な多出力で、しかも小容量ＳＲＡＭを採用して成るドッ
トマトリクスＬＣＤ表示コントローラドライバ等に用い
られるメモリ回路の高集積化を可能とするメモリ回路の
パターン構成方法を提供することを目的とする。
な多出力で、しかも小容量ＳＲＡＭを採用して成るドッ
トマトリクスＬＣＤ表示コントローラドライバ等に用い
られるメモリ回路の高集積化を可能とするメモリ回路の
パターン構成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】そこで、本発明は、例え
ば４５ビット等の多出力に対して、例えば８ビットある
いは１６ビット等の小容量のスタティックＲＡＭを用い
て成るドットマトリクスＬＣＤ表示コントローラドライ
バ等に用いられるＳＲＡＭのパターン構成方法におい
て、前記ＳＲＡＭを構成する小容量のＳＲＡＭセル２０
の両端部に複数の出力回路２を配置し、かつ隣り合うＳ
ＲＡＭセル２０毎にその出力を接続する出力回路２を交
互に配置したことを特徴とするものである。
ば４５ビット等の多出力に対して、例えば８ビットある
いは１６ビット等の小容量のスタティックＲＡＭを用い
て成るドットマトリクスＬＣＤ表示コントローラドライ
バ等に用いられるＳＲＡＭのパターン構成方法におい
て、前記ＳＲＡＭを構成する小容量のＳＲＡＭセル２０
の両端部に複数の出力回路２を配置し、かつ隣り合うＳ
ＲＡＭセル２０毎にその出力を接続する出力回路２を交
互に配置したことを特徴とするものである。
【０００７】
【発明の実施の形態】以下、本発明のメモリ回路のパタ
ーン構成方法に係る一実施形態について図面を参照しな
がら説明する。尚、従来と同様な構成については同符号
を付して説明を簡略する。特に、本発明が適用される技
術としては、例えば、文字，数字，記号等を表示するド
ットマトリクスＬＣＤ表示コントローラドライバ内に内
蔵されるＳＲＡＭ（スタティックＲＡＭ）等のメモリ回
路であり、該ドットマトリクスＬＣＤ表示コントローラ
ドライバは、コントローラより転送されるシリアルデー
タにより、ドットマトリクスＬＣＤ表示駆動信号を発生
すると共に、内蔵の文字表示用ＲＯＭ（ＣＧＲＯＭ、キ
ャラクタジェネレータＲＯＭともいう。）及び文字表示
用ＲＡＭ（ＣＧＲＡＭ、キャラクタジェネレータＲＡＭ
ともいう。）を介して表示システムを実現している。前
記文字表示用ＲＯＭは、例えば８ビットの文字コードか
ら２４０種類の５×７，５×８，５×９ドットマトリク
ス文字パターンを発生するＲＯＭで、文字表示用ＲＡＭ
は、プログラムにより自由に文字パターンを書き換えら
れるＲＡＭで、５×７，５×８，５×９ドットマトリク
ス文字パターンを書き込むことができる。
ーン構成方法に係る一実施形態について図面を参照しな
がら説明する。尚、従来と同様な構成については同符号
を付して説明を簡略する。特に、本発明が適用される技
術としては、例えば、文字，数字，記号等を表示するド
ットマトリクスＬＣＤ表示コントローラドライバ内に内
蔵されるＳＲＡＭ（スタティックＲＡＭ）等のメモリ回
路であり、該ドットマトリクスＬＣＤ表示コントローラ
ドライバは、コントローラより転送されるシリアルデー
タにより、ドットマトリクスＬＣＤ表示駆動信号を発生
すると共に、内蔵の文字表示用ＲＯＭ（ＣＧＲＯＭ、キ
ャラクタジェネレータＲＯＭともいう。）及び文字表示
用ＲＡＭ（ＣＧＲＡＭ、キャラクタジェネレータＲＡＭ
ともいう。）を介して表示システムを実現している。前
記文字表示用ＲＯＭは、例えば８ビットの文字コードか
ら２４０種類の５×７，５×８，５×９ドットマトリク
ス文字パターンを発生するＲＯＭで、文字表示用ＲＡＭ
は、プログラムにより自由に文字パターンを書き換えら
れるＲＡＭで、５×７，５×８，５×９ドットマトリク
ス文字パターンを書き込むことができる。
【０００８】ここで、図２は前述したドットマトリクス
ＬＣＤ表示コントローラドライバとＬＣＤパネルの関係
を説明するための図であり、図２に示すようにドットマ
トリクスＬＣＤ表示コントローラドライバからの出力信
号に基づいてＬＣＤパネルに所望の文字，数字，記号等
が表示される。尚、図２に示す一例では４５出力で、１
文字が表示され、全部で１６文字の表示が可能である。
ＬＣＤ表示コントローラドライバとＬＣＤパネルの関係
を説明するための図であり、図２に示すようにドットマ
トリクスＬＣＤ表示コントローラドライバからの出力信
号に基づいてＬＣＤパネルに所望の文字，数字，記号等
が表示される。尚、図２に示す一例では４５出力で、１
文字が表示され、全部で１６文字の表示が可能である。
【０００９】そして、本発明は５×７，５×８，５×９
ドット等のドットマトリクスＬＣＤ表示コントローラド
ライバにおいて、４５ビットの多出力に対して、ＳＲＡ
Ｍが８（８×１）ビットあるいは１６（８×２）ビット
等の小容量ＳＲＡＭを用いる際のメモリ回路のパターン
構成方法において、そのメモリ回路セルの高集積化を可
能とすることを特徴とする。
ドット等のドットマトリクスＬＣＤ表示コントローラド
ライバにおいて、４５ビットの多出力に対して、ＳＲＡ
Ｍが８（８×１）ビットあるいは１６（８×２）ビット
等の小容量ＳＲＡＭを用いる際のメモリ回路のパターン
構成方法において、そのメモリ回路セルの高集積化を可
能とすることを特徴とする。
【００１０】図１（ａ）は本発明を適用したメモリ回路
のパターン配置方法を説明するための概略図であり、図
１（ａ）では各ＳＲＡＭセル２０の両端部に第１及び第
２の出力回路群を為す複数の出力回路２を配置し、かつ
隣り合うＳＲＡＭセル２０毎にその出力を、対応する前
記第１及び第２の出力回路群内の所望の出力回路２に交
互に接続する（各ＳＲＡＭセル２０に対応するように各
出力回路２を紙面上、上下に配置する）構成としてい
る。
のパターン配置方法を説明するための概略図であり、図
１（ａ）では各ＳＲＡＭセル２０の両端部に第１及び第
２の出力回路群を為す複数の出力回路２を配置し、かつ
隣り合うＳＲＡＭセル２０毎にその出力を、対応する前
記第１及び第２の出力回路群内の所望の出力回路２に交
互に接続する（各ＳＲＡＭセル２０に対応するように各
出力回路２を紙面上、上下に配置する）構成としてい
る。
【００１１】このように隣り合うＳＲＡＭセル２０毎に
その出力を図面紙面上、上下に引き出し、２出力のＳＲ
ＡＭセル２０幅の中で、上下に出力回路２を設けてなる
パターン構成としたため、従来の図３（ｂ）に示したよ
うなデッドスペースを極力少なくすることで、高集積化
が図れる。図１（ｂ）は本発明の一実施形態を詳細に説
明するための図であり、本発明が適用される５×７，５
×８，５×９ドット等のドットマトリクスＬＣＤ表示コ
ントローラドライバにおいて、４５ビットの多出力に対
して、ＳＲＡＭが８（８×１）ビットあるいは１６（８
×２）ビット等の小容量ＳＲＡＭを用いる際の、高集積
化を可能としている。
その出力を図面紙面上、上下に引き出し、２出力のＳＲ
ＡＭセル２０幅の中で、上下に出力回路２を設けてなる
パターン構成としたため、従来の図３（ｂ）に示したよ
うなデッドスペースを極力少なくすることで、高集積化
が図れる。図１（ｂ）は本発明の一実施形態を詳細に説
明するための図であり、本発明が適用される５×７，５
×８，５×９ドット等のドットマトリクスＬＣＤ表示コ
ントローラドライバにおいて、４５ビットの多出力に対
して、ＳＲＡＭが８（８×１）ビットあるいは１６（８
×２）ビット等の小容量ＳＲＡＭを用いる際の、高集積
化を可能としている。
【００１２】即ち、図１（ｂ）に示すように隣り合うＳ
ＲＡＭセル２０毎に各々対応する出力回路２を図１
（ｂ）の紙面上、上下に交互に配置することで、セルの
配置スペースを有効に活用でき、パターン配置の高集積
化が図れる。以上、説明したように、例えば８ビットあ
るいは１６ビット等の小容量ＳＲＡＭに対して、そのＳ
ＲＡＭセル２０の近傍に出力回路２を配置する際に、各
ＳＲＡＭセル２０に対応する各出力回路２を図１の紙面
上、上下に交互に配置することで、デッドスペースを極
力少なくして、高集積化を図ることができる。
ＲＡＭセル２０毎に各々対応する出力回路２を図１
（ｂ）の紙面上、上下に交互に配置することで、セルの
配置スペースを有効に活用でき、パターン配置の高集積
化が図れる。以上、説明したように、例えば８ビットあ
るいは１６ビット等の小容量ＳＲＡＭに対して、そのＳ
ＲＡＭセル２０の近傍に出力回路２を配置する際に、各
ＳＲＡＭセル２０に対応する各出力回路２を図１の紙面
上、上下に交互に配置することで、デッドスペースを極
力少なくして、高集積化を図ることができる。
【００１３】
【発明の効果】本発明によれば、多出力で、しかも小容
量ＳＲＡＭセルの両端部近傍に出力回路を配置する際
に、隣り合う各ＳＲＡＭセルに対して、対応する出力回
路を交互に配置させたことで、従来方法を採用した場合
には、出力回路サイズに合せて、隣り合うＳＲＡＭセル
同士の間隔を広げる必要があり、その分だけ集積度が低
下してしまうことになるが、本発明ではそのようなデッ
ドスペースを極力少なくでき、高集積化が可能になる。
量ＳＲＡＭセルの両端部近傍に出力回路を配置する際
に、隣り合う各ＳＲＡＭセルに対して、対応する出力回
路を交互に配置させたことで、従来方法を採用した場合
には、出力回路サイズに合せて、隣り合うＳＲＡＭセル
同士の間隔を広げる必要があり、その分だけ集積度が低
下してしまうことになるが、本発明ではそのようなデッ
ドスペースを極力少なくでき、高集積化が可能になる。
【図１】本発明の一実施形態のメモリ回路のパターン構
成方法を説明するための図である。
成方法を説明するための図である。
【図２】本発明が適用されるドットマトリクスＬＣＤ表
示コントローラドライバを説明するための図である。
示コントローラドライバを説明するための図である。
【図３】従来のメモリ回路のパターン構成方法を説明す
るための図である。
るための図である。
Claims (3)
- 【請求項１】 ドットマトリクスＬＣＤ表示コントロー
ラドライバ等に用いられるメモリ回路のパターン構成方
法において、 前記メモリ回路を構成する各メモリ回路セルの両端部に
第１及び第２の出力回路群を配置し、かつ隣り合うメモ
リ回路セル毎にその出力を対応する前記第１及び第２の
出力回路群内の所望の出力回路に交互に接続したことを
特徴とするメモリ回路のパターン構成方法。 - 【請求項２】 多出力に対して、小容量のメモリ回路を
用いて成るドットマトリクスＬＣＤ表示コントローラド
ライバ等に用いられるメモリ回路のパターン構成方法に
おいて、 前記メモリ回路を構成する小容量のメモリ回路セルの両
端部に第１及び第２の出力回路群を配置し、かつ隣り合
うメモリ回路セル毎にその出力を対応する前記第１及び
第２の出力回路群内の所望の出力回路に交互に接続した
ことを特徴とするメモリ回路のパターン構成方法。 - 【請求項３】 前記メモリ回路セルがスタティックＲＡ
Ｍであることを特徴とするメモリ回路のパターン構成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063130A JPH11260061A (ja) | 1998-03-13 | 1998-03-13 | メモリ回路のパターン構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063130A JPH11260061A (ja) | 1998-03-13 | 1998-03-13 | メモリ回路のパターン構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260061A true JPH11260061A (ja) | 1999-09-24 |
Family
ID=13220393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063130A Pending JPH11260061A (ja) | 1998-03-13 | 1998-03-13 | メモリ回路のパターン構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470843B1 (ko) * | 2000-11-17 | 2005-03-08 | 산요덴키가부시키가이샤 | 액티브 매트릭스형 표시 장치 |
-
1998
- 1998-03-13 JP JP10063130A patent/JPH11260061A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470843B1 (ko) * | 2000-11-17 | 2005-03-08 | 산요덴키가부시키가이샤 | 액티브 매트릭스형 표시 장치 |
| US6963324B2 (en) | 2000-11-17 | 2005-11-08 | Sanyo Electric Co., Ltd. | Active matrix display device with shared retaining circuit |
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