JPH11252338A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH11252338A JPH11252338A JP5401798A JP5401798A JPH11252338A JP H11252338 A JPH11252338 A JP H11252338A JP 5401798 A JP5401798 A JP 5401798A JP 5401798 A JP5401798 A JP 5401798A JP H11252338 A JPH11252338 A JP H11252338A
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Abstract
(57)【要約】
【課題】 高速にデータを並べ替えることができるとと
もに小型化および低コスト化を図ることが可能なデータ
処理装置を提供することである。 【解決手段】 ブロックのデータは、行方向のラスタス
キャン順において連続する２つのデータが異なるメモリ
１，２に記憶されるとともに、列方向のラスタスキャン
順において連続する２つのデータが異なるメモリ１，２
に記憶されるように２つのメモリ１，２に振り分けられ
る。書き込み時には行方向のラスタスキャン順において
２つのデータがメモリ１，２に同時に書き込まれ、読み
出し時には列方向のラスタスキャン順において連続する
２つのデータがメモリ１，２から同時に読み出される。
もに小型化および低コスト化を図ることが可能なデータ
処理装置を提供することである。 【解決手段】 ブロックのデータは、行方向のラスタス
キャン順において連続する２つのデータが異なるメモリ
１，２に記憶されるとともに、列方向のラスタスキャン
順において連続する２つのデータが異なるメモリ１，２
に記憶されるように２つのメモリ１，２に振り分けられ
る。書き込み時には行方向のラスタスキャン順において
２つのデータがメモリ１，２に同時に書き込まれ、読み
出し時には列方向のラスタスキャン順において連続する
２つのデータがメモリ１，２から同時に読み出される。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データを処理
するデータ処理装置に関する。
するデータ処理装置に関する。
【０００２】
【従来の技術】画像データは非常に多くの情報量を含ん
でいる。そのため、画像データをそのままの形で処理す
るのは、メモリ容量および通信速度の点で実用的ではな
い。そこで、画像データ圧縮技術が重要となる。
でいる。そのため、画像データをそのままの形で処理す
るのは、メモリ容量および通信速度の点で実用的ではな
い。そこで、画像データ圧縮技術が重要となる。
【０００３】画像データ圧縮技術の国際標準の一つとし
てＪＰＥＧ（Joint Photographic Expert Group)があ
る。ＪＰＥＧでは、非可逆符号化を行うＤＣＴ（離散コ
サイン変換）方式と、二次元空間でＤＰＣＭ（Differen
tial PCM) を行う可逆符号化方式が採用されている。以
下、ＤＣＴ方式の画像データ圧縮を説明する。
てＪＰＥＧ（Joint Photographic Expert Group)があ
る。ＪＰＥＧでは、非可逆符号化を行うＤＣＴ（離散コ
サイン変換）方式と、二次元空間でＤＰＣＭ（Differen
tial PCM) を行う可逆符号化方式が採用されている。以
下、ＤＣＴ方式の画像データ圧縮を説明する。
【０００４】図１３はＤＣＴ方式の画像データ圧縮およ
び画像データ伸長を実行するためのシステムの基本構成
を示すブロック図である。
び画像データ伸長を実行するためのシステムの基本構成
を示すブロック図である。
【０００５】符号化側では、ＤＣＴ処理部１００が、入
力される原画像データに離散コサイン変換（以下、ＤＣ
Ｔと呼ぶ）処理を行い、ＤＣＴ係数を出力する。量子化
部２００は、量子化テーブル４００を参照してＤＣＴ処
理部１００から出力されたＤＣＴ係数に量子化を行い、
量子化されたＤＣＴ係数を出力する。この量子化により
画質および符号化情報量が制御される。ハフマン符号化
部３００は、符号化テーブル５００を参照して量子化部
２００から出力されたＤＣＴ係数にハフマン符号化処理
を行い、圧縮画像データを出力する。
力される原画像データに離散コサイン変換（以下、ＤＣ
Ｔと呼ぶ）処理を行い、ＤＣＴ係数を出力する。量子化
部２００は、量子化テーブル４００を参照してＤＣＴ処
理部１００から出力されたＤＣＴ係数に量子化を行い、
量子化されたＤＣＴ係数を出力する。この量子化により
画質および符号化情報量が制御される。ハフマン符号化
部３００は、符号化テーブル５００を参照して量子化部
２００から出力されたＤＣＴ係数にハフマン符号化処理
を行い、圧縮画像データを出力する。
【０００６】復号化側では、ハフマン復号化部６００
が、符号化テーブル５００を参照して圧縮画像データに
ハフマン復号化処理を行い、量子化されたＤＣＴ係数を
出力する。逆量子化部７００は、量子化テーブル４００
を参照して量子化されたＤＣＴ係数に逆量子化を行い、
ＤＣＴ係数を出力する。逆ＤＣＴ処理部８００は、ＤＣ
Ｔ係数に逆ＤＣＴ処理を行い、再生画像データを出力す
る。
が、符号化テーブル５００を参照して圧縮画像データに
ハフマン復号化処理を行い、量子化されたＤＣＴ係数を
出力する。逆量子化部７００は、量子化テーブル４００
を参照して量子化されたＤＣＴ係数に逆量子化を行い、
ＤＣＴ係数を出力する。逆ＤＣＴ処理部８００は、ＤＣ
Ｔ係数に逆ＤＣＴ処理を行い、再生画像データを出力す
る。
【０００７】次に、ＤＣＴ処理部１００によるＤＣＴ処
理について説明する。まず、図１４に示すように、画像
データを複数の８×８画素ブロックに分割する。図１５
に示すように、１つの８×８画素ブロック内には、６４
個の画素データＰXY（Ｘ，Ｙ＝０，…，７）が含まれ
る。分割された各８×８画素ブロックに対して、数１に
よる二次元ＤＣＴを行う。
理について説明する。まず、図１４に示すように、画像
データを複数の８×８画素ブロックに分割する。図１５
に示すように、１つの８×８画素ブロック内には、６４
個の画素データＰXY（Ｘ，Ｙ＝０，…，７）が含まれ
る。分割された各８×８画素ブロックに対して、数１に
よる二次元ＤＣＴを行う。
【０００８】
【数１】
【０００９】ここで、ＳUV（Ｕ，Ｖ＝０，…，７）はＤ
ＣＴ係数を表す。画素データＰXYのビット精度が８ビッ
トの場合にはＬS ＝１２８となり、画素データＰXYのビ
ット精度が１２ビットの場合にはＬS ＝２０４８とな
る。
ＣＴ係数を表す。画素データＰXYのビット精度が８ビッ
トの場合にはＬS ＝１２８となり、画素データＰXYのビ
ット精度が１２ビットの場合にはＬS ＝２０４８とな
る。
【００１０】ＤＣＴ処理の結果、６４個のＤＣＴ係数Ｓ
UVが得られる。ＤＣＴ係数Ｓ00はＤＣ係数と呼ばれ、残
りの６３個のＤＣＴ係数はＡＣ係数と呼ばれる。図１５
に示すように、ＤＣＴ処理されたブロックの左から右に
進むにつれて高周波の水平周波数成分を多く含み、上か
ら下へ進むにつれて高周波の垂直周波数成分を多く含む
ことになる。
UVが得られる。ＤＣＴ係数Ｓ00はＤＣ係数と呼ばれ、残
りの６３個のＤＣＴ係数はＡＣ係数と呼ばれる。図１５
に示すように、ＤＣＴ処理されたブロックの左から右に
進むにつれて高周波の水平周波数成分を多く含み、上か
ら下へ進むにつれて高周波の垂直周波数成分を多く含む
ことになる。
【００１１】一方、逆ＤＣＴ処理部８００では、数２に
示す逆ＤＣＴ処理によりＤＣＴ係数ＳUVから６４個の画
素データＰXY（Ｘ，Ｙ＝０，…，７）を得る。
示す逆ＤＣＴ処理によりＤＣＴ係数ＳUVから６４個の画
素データＰXY（Ｘ，Ｙ＝０，…，７）を得る。
【００１２】
【数２】
【００１３】図１６に示すように、二次元ＤＣＴは、２
つの一次元ＤＣＴ回路１１０，１３０および転置メモリ
１２０により行われる。ここで、８×８画素ブロックの
横方向を行方向とし、縦方向を列方向とする。
つの一次元ＤＣＴ回路１１０，１３０および転置メモリ
１２０により行われる。ここで、８×８画素ブロックの
横方向を行方向とし、縦方向を列方向とする。
【００１４】一次元ＤＣＴ回路１１０は、画素データｆ
X に関して数３による一次元ＤＣＴを行い、その結果を
示す一次元ＤＣＴ係数ＦU を転置メモリ１２０の各行に
書き込む。
X に関して数３による一次元ＤＣＴを行い、その結果を
示す一次元ＤＣＴ係数ＦU を転置メモリ１２０の各行に
書き込む。
【００１５】
【数３】
【００１６】一次元ＤＣＴ回路１３０は、転置メモリ１
２０の各列に記憶される一次元ＤＣＴ係数ＦU に関して
一次元ＤＣＴを行い、その結果をＤＣＴ係数ＳUVとして
出力する。
２０の各列に記憶される一次元ＤＣＴ係数ＦU に関して
一次元ＤＣＴを行い、その結果をＤＣＴ係数ＳUVとして
出力する。
【００１７】なお、一次元逆ＤＣＴは、数４により表さ
れる。
れる。
【００１８】
【数４】
【００１９】次に、ハフマン符号化部３００によるハフ
マン符号化処理について説明する。図１７に量子化部２
００から出力されるＤＣＴ係数の一例を示す。図１７に
おいて、“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”，“Ｅ”，
“Ｆ”は“０”以外の値を表わしている。
マン符号化処理について説明する。図１７に量子化部２
００から出力されるＤＣＴ係数の一例を示す。図１７に
おいて、“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”，“Ｅ”，
“Ｆ”は“０”以外の値を表わしている。
【００２０】ＤＣ係数の符号化では、１つ前のブロック
のＤＣ係数と現在のブロックのＤＣ係数との差分値を求
め、その差分値に対してハフマン符号が割り当てられ
る。
のＤＣ係数と現在のブロックのＤＣ係数との差分値を求
め、その差分値に対してハフマン符号が割り当てられ
る。
【００２１】ＡＣ係数の符号化では、図１８に示すよう
に、ＡＣ係数が、まず、ジグザグスキャンによって一次
元に配列される。この一次元に配列されたＡＣ係数は、
連続する“０”の係数（無効係数）の長さを示すラン長
と、“０”以外の係数（有効係数）の値とを用いて符号
化される。有効係数はグループ分けされ、各有効係数に
グループ番号が割り当てられる。ＡＣ係数の符号化で
は、ラン長とグループ番号との組み合わせに対してハフ
マン符号が割り当てられる。上記のようにして、原画像
データが圧縮画像データに符号化される。
に、ＡＣ係数が、まず、ジグザグスキャンによって一次
元に配列される。この一次元に配列されたＡＣ係数は、
連続する“０”の係数（無効係数）の長さを示すラン長
と、“０”以外の係数（有効係数）の値とを用いて符号
化される。有効係数はグループ分けされ、各有効係数に
グループ番号が割り当てられる。ＡＣ係数の符号化で
は、ラン長とグループ番号との組み合わせに対してハフ
マン符号が割り当てられる。上記のようにして、原画像
データが圧縮画像データに符号化される。
【００２２】
【発明が解決しようとする課題】上記のように、ＪＰＥ
Ｇ方式では８×８の６４個のデータからなるブロックを
１つの処理単位として取り扱う。ＤＣＴ処理では、各ブ
ロックのデータに対して行方向の一次元ＤＣＴおよび列
方向の一次元ＤＣＴを行うことにより、二次元ＤＣＴを
行っている。同様に、逆ＤＣＴ処理では、各ブロックの
データに対して行方向の一次元逆ＤＣＴおよび列方向の
一次元逆ＤＣＴを行うことにより、二次元逆ＤＣＴを行
っている。このようなＤＣＴ処理および逆ＤＣＴ処理で
は、１つのブロックの６４個のデータを記憶する転置メ
モリが用いられる。
Ｇ方式では８×８の６４個のデータからなるブロックを
１つの処理単位として取り扱う。ＤＣＴ処理では、各ブ
ロックのデータに対して行方向の一次元ＤＣＴおよび列
方向の一次元ＤＣＴを行うことにより、二次元ＤＣＴを
行っている。同様に、逆ＤＣＴ処理では、各ブロックの
データに対して行方向の一次元逆ＤＣＴおよび列方向の
一次元逆ＤＣＴを行うことにより、二次元逆ＤＣＴを行
っている。このようなＤＣＴ処理および逆ＤＣＴ処理で
は、１つのブロックの６４個のデータを記憶する転置メ
モリが用いられる。
【００２３】この場合、図１９（ａ）に示すように、転
置メモリＴＭに行方向のラスタスキャン順にデータを書
き込み、図１９（ｂ）に示すように、転置メモリＴＭに
記憶されたデータを列方向のラスタスキャン順に読み出
す。それにより、各ブロックのデータを行方向のラスタ
スキャン順から列方向のラスタスキャン順に並べ替える
ことができる。
置メモリＴＭに行方向のラスタスキャン順にデータを書
き込み、図１９（ｂ）に示すように、転置メモリＴＭに
記憶されたデータを列方向のラスタスキャン順に読み出
す。それにより、各ブロックのデータを行方向のラスタ
スキャン順から列方向のラスタスキャン順に並べ替える
ことができる。
【００２４】一方、ハフマン符号化処理およびハフマン
復号化処理においては、１つのブロックの６４個のデー
タを記憶するバンクメモリが用いられる。符号化側で
は、図２０（ａ）に示すように、バンクメモリＢＭにラ
スタスキャン順にデータを書き込み、図２０（ｂ）に示
すように、バンクメモリＢＭに記憶されたデータをジグ
ザグスキャン順に読み出す。それにより、各ブロックの
データをラスタスキャン順からジグザグスキャン順に並
べ替えることができる。復号化側では、図２０（ｂ）に
示すように、バンクメモリＢＭにジグザグスキャン順に
データを書き込み、図２０（ａ）に示すように、バンク
メモリＢＭに記憶されたデータをラスタスキャン順に読
み出す。それにより、各ブロックのデータをジグザグス
キャン順からラスタスキャン順に並べ替えることができ
る。
復号化処理においては、１つのブロックの６４個のデー
タを記憶するバンクメモリが用いられる。符号化側で
は、図２０（ａ）に示すように、バンクメモリＢＭにラ
スタスキャン順にデータを書き込み、図２０（ｂ）に示
すように、バンクメモリＢＭに記憶されたデータをジグ
ザグスキャン順に読み出す。それにより、各ブロックの
データをラスタスキャン順からジグザグスキャン順に並
べ替えることができる。復号化側では、図２０（ｂ）に
示すように、バンクメモリＢＭにジグザグスキャン順に
データを書き込み、図２０（ａ）に示すように、バンク
メモリＢＭに記憶されたデータをラスタスキャン順に読
み出す。それにより、各ブロックのデータをジグザグス
キャン順からラスタスキャン順に並べ替えることができ
る。
【００２５】処理の高速化を図るためには、複数のデー
タを同時に処理する必要がある。たとえば、ＤＣＴ処理
および逆ＤＣＴ処理では、それぞれ６４の記憶容量を有
する２個の転置メモリを用い、２個の転置メモリに同じ
６４個のデータをそれぞれ格納し、２個の転置メモリか
ら同時に異なるデータを読み出す。それにより、データ
の処理速度を向上させることができる。同様に、ハフマ
ン符号化処理およびハフマン復号化処理では、それぞれ
６４の記憶容量を有する２個のバンクメモリを用い、２
個のバンクメモリに同じ６４個のデータをそれぞれ格納
し、２個のバンクメモリから同時に異なるデータを読み
出す。それにより、データの処理速度を向上させること
ができる。
タを同時に処理する必要がある。たとえば、ＤＣＴ処理
および逆ＤＣＴ処理では、それぞれ６４の記憶容量を有
する２個の転置メモリを用い、２個の転置メモリに同じ
６４個のデータをそれぞれ格納し、２個の転置メモリか
ら同時に異なるデータを読み出す。それにより、データ
の処理速度を向上させることができる。同様に、ハフマ
ン符号化処理およびハフマン復号化処理では、それぞれ
６４の記憶容量を有する２個のバンクメモリを用い、２
個のバンクメモリに同じ６４個のデータをそれぞれ格納
し、２個のバンクメモリから同時に異なるデータを読み
出す。それにより、データの処理速度を向上させること
ができる。
【００２６】しかしながら、ＤＣＴ処理および逆ＤＣＴ
処理にそれぞれ２つの転置メモリが必要となり、ハフマ
ン符号化処理およびハフマン復号化処理にそれぞれ２つ
のバンクメモリが必要となる。それにより、システムの
小型化および低コスト化が妨げられる。
処理にそれぞれ２つの転置メモリが必要となり、ハフマ
ン符号化処理およびハフマン復号化処理にそれぞれ２つ
のバンクメモリが必要となる。それにより、システムの
小型化および低コスト化が妨げられる。
【００２７】本発明の目的は、高速にデータを並べ替え
ることができるとともに小型化および低コスト化を図る
ことが可能なデータ処理装置を提供することである。
ることができるとともに小型化および低コスト化を図る
ことが可能なデータ処理装置を提供することである。
【００２８】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係るデータ処理装置は、複数行および複数
列の二次元のデータからなるブロックを処理するデータ
処理装置であって、ブロックのデータを記憶する記憶手
段と、記憶手段にブロックのデータを第１のスキャン順
に書き込む書き込み手段と、記憶手段に記憶されたブロ
ックのデータを第２のスキャン順に読み出す読み出し手
段とを備え、記憶手段はｎ個のメモリを含み、ｎは２以
上の整数であり、ブロックのデータは、第１のスキャン
順において連続するｎ個のデータが異なるｎ個のメモリ
に記憶されるとともに第２のスキャン順において連続す
るｎ個のデータが異なるｎ個のメモリに記憶されるよう
にｎ個のメモリに振り分けられ、書き込み手段は、第１
のスキャン順において異なるメモリに同時にデータを書
き込み、読み出し手段は、第２のスキャン順において異
なるメモリから同時にデータを読み出すものである。
第１の発明 第１の発明に係るデータ処理装置は、複数行および複数
列の二次元のデータからなるブロックを処理するデータ
処理装置であって、ブロックのデータを記憶する記憶手
段と、記憶手段にブロックのデータを第１のスキャン順
に書き込む書き込み手段と、記憶手段に記憶されたブロ
ックのデータを第２のスキャン順に読み出す読み出し手
段とを備え、記憶手段はｎ個のメモリを含み、ｎは２以
上の整数であり、ブロックのデータは、第１のスキャン
順において連続するｎ個のデータが異なるｎ個のメモリ
に記憶されるとともに第２のスキャン順において連続す
るｎ個のデータが異なるｎ個のメモリに記憶されるよう
にｎ個のメモリに振り分けられ、書き込み手段は、第１
のスキャン順において異なるメモリに同時にデータを書
き込み、読み出し手段は、第２のスキャン順において異
なるメモリから同時にデータを読み出すものである。
【００２９】本発明に係るデータ処理装置においては、
ブロックの複数行および複数列のデータがｎ個のメモリ
に振り分けられて記憶される。ブロックのデータは、第
１のスキャン順において連続するｎ個のデータが異なる
ｎ個のメモリに記憶されるとともに第２のスキャン順に
おいて連続するｎ個のデータが異なるｎ個のメモリに記
憶されるようにｎ個のメモリに振り分けられる。そのた
め、書き込み手段により第１のスキャン順において異な
るメモリに同時にデータを書き込むことが可能となり、
読み出し手段により第２のスキャン順において異なるメ
モリから同時にデータを読み出すことが可能となる。
ブロックの複数行および複数列のデータがｎ個のメモリ
に振り分けられて記憶される。ブロックのデータは、第
１のスキャン順において連続するｎ個のデータが異なる
ｎ個のメモリに記憶されるとともに第２のスキャン順に
おいて連続するｎ個のデータが異なるｎ個のメモリに記
憶されるようにｎ個のメモリに振り分けられる。そのた
め、書き込み手段により第１のスキャン順において異な
るメモリに同時にデータを書き込むことが可能となり、
読み出し手段により第２のスキャン順において異なるメ
モリから同時にデータを読み出すことが可能となる。
【００３０】それにより、ブロックのデータを第１のス
キャン順から第２のスキャン順に高速に並べ替えること
ができる。この場合に、各メモリに必要な記憶容量は１
ブロックのデータ数のｎ分の１となる。したがって、高
速にデータを処理することができるとともに小型化およ
び低コスト化が可能なデータ処理装置が実現される。
キャン順から第２のスキャン順に高速に並べ替えること
ができる。この場合に、各メモリに必要な記憶容量は１
ブロックのデータ数のｎ分の１となる。したがって、高
速にデータを処理することができるとともに小型化およ
び低コスト化が可能なデータ処理装置が実現される。
【００３１】（２）第２の発明 第２の発明に係るデータ処理装置は、ｍ行およびｍ列の
二次元のデータからなるブロックを処理するデータ処理
装置であって、ブロックのデータを記憶する記憶手段
と、記憶手段にブロックのデータを第１のスキャン順に
書き込む書き込み手段と、記憶手段に記憶されたブロッ
クのデータを第２のスキャン順に読み出す読み出し手段
とを備え、記憶手段はｎ個のメモリを含み、ｎはｍの２
以上の約数であり、ブロックのデータは、第１のスキャ
ン順において連続するｎ個のデータが異なるｎ個のメモ
リに記憶されるとともに第２のスキャン順において連続
するｎ個のデータが異なるｎ個のメモリに記憶されるよ
うにｎ個のメモリに振り分けられ、書き込み手段は、第
１のスキャン順において異なるｎ個のメモリに同時にデ
ータを書き込み、読み出し手段は、第２のスキャン順に
おいて異なるｎ個のメモリから同時にデータを読み出す
ものである。
二次元のデータからなるブロックを処理するデータ処理
装置であって、ブロックのデータを記憶する記憶手段
と、記憶手段にブロックのデータを第１のスキャン順に
書き込む書き込み手段と、記憶手段に記憶されたブロッ
クのデータを第２のスキャン順に読み出す読み出し手段
とを備え、記憶手段はｎ個のメモリを含み、ｎはｍの２
以上の約数であり、ブロックのデータは、第１のスキャ
ン順において連続するｎ個のデータが異なるｎ個のメモ
リに記憶されるとともに第２のスキャン順において連続
するｎ個のデータが異なるｎ個のメモリに記憶されるよ
うにｎ個のメモリに振り分けられ、書き込み手段は、第
１のスキャン順において異なるｎ個のメモリに同時にデ
ータを書き込み、読み出し手段は、第２のスキャン順に
おいて異なるｎ個のメモリから同時にデータを読み出す
ものである。
【００３２】本発明に係るデータ処理装置においては、
ブロックのｍ行およびｍ列のデータがｎ個のメモリに振
り分けられて記憶される。ブロックのデータは、第１の
スキャン順において連続するｎ個のデータが異なるｎ個
のメモリに記憶されるとともに第２のスキャン順におい
て連続するｎ個のデータが異なるｎ個のメモリに記憶さ
れるようにｎ個のメモリに振り分けられる。そのため、
書き込み手段により第１のスキャン順において異なるｎ
個のメモリに同時にデータを書き込むことが可能とな
り、読み出し手段により第２のスキャン順において異な
るｎ個のメモリから同時にデータを読み出すことが可能
となる。
ブロックのｍ行およびｍ列のデータがｎ個のメモリに振
り分けられて記憶される。ブロックのデータは、第１の
スキャン順において連続するｎ個のデータが異なるｎ個
のメモリに記憶されるとともに第２のスキャン順におい
て連続するｎ個のデータが異なるｎ個のメモリに記憶さ
れるようにｎ個のメモリに振り分けられる。そのため、
書き込み手段により第１のスキャン順において異なるｎ
個のメモリに同時にデータを書き込むことが可能とな
り、読み出し手段により第２のスキャン順において異な
るｎ個のメモリから同時にデータを読み出すことが可能
となる。
【００３３】それにより、ブロックのデータを第１のス
キャン順から第２のスキャン順に高速に並べ替えること
ができる。この場合に、各メモリに必要な記憶容量は１
ブロックのデータ数のｎ分の１となる。したがって、高
速にデータを処理することができるとともに小型化およ
び低コスト化が可能なデータ処理装置が実現される。
キャン順から第２のスキャン順に高速に並べ替えること
ができる。この場合に、各メモリに必要な記憶容量は１
ブロックのデータ数のｎ分の１となる。したがって、高
速にデータを処理することができるとともに小型化およ
び低コスト化が可能なデータ処理装置が実現される。
【００３４】（３）第３の発明 第３の発明に係るデータ処理装置は、第２の発明に係る
データ処理装置の構成において、ｍは８であり、ｎは
２、４または８であることを特徴とする。
データ処理装置の構成において、ｍは８であり、ｎは
２、４または８であることを特徴とする。
【００３５】この場合、６４個のデータを第１のスキャ
ン順から第２のスキャン順に並べ替えることができる。
ｎが２の場合には、記憶手段が２個のメモリを含み、各
メモリに必要な記憶容量は３２となり、ｎが４の場合に
は、記憶手段が４個のメモリを含み、各メモリに必要な
記憶容量は１６となり、ｎが８の場合には、記憶手段が
８個のメモリを含み、各メモリに必要な記憶容量は８と
なる。
ン順から第２のスキャン順に並べ替えることができる。
ｎが２の場合には、記憶手段が２個のメモリを含み、各
メモリに必要な記憶容量は３２となり、ｎが４の場合に
は、記憶手段が４個のメモリを含み、各メモリに必要な
記憶容量は１６となり、ｎが８の場合には、記憶手段が
８個のメモリを含み、各メモリに必要な記憶容量は８と
なる。
【００３６】（４）第４の発明 第４の発明に係るデータ処理装置は、第１、第２または
第３の発明に係るデータ処理装置の構成において、第１
のスキャン順は列方向および行方向のうち一方の方向の
ラスタスキャン順であり、第２のスキャン順は列方向お
よび行方向のうち他方の方向のラスタスキャン順である
ことを特徴とする。
第３の発明に係るデータ処理装置の構成において、第１
のスキャン順は列方向および行方向のうち一方の方向の
ラスタスキャン順であり、第２のスキャン順は列方向お
よび行方向のうち他方の方向のラスタスキャン順である
ことを特徴とする。
【００３７】この場合、ブロックのデータを行方向また
は列方向のラスタスキャン順から列方向または行方向の
ラスタスキャン順に高速に並べ替えることができる。
は列方向のラスタスキャン順から列方向または行方向の
ラスタスキャン順に高速に並べ替えることができる。
【００３８】（５）第５の発明 第５の発明に係るデータ処理装置は、第１、第２または
第３の発明に係るデータ処理装置の構成において、第１
のスキャン順はラスタスキャン順およびジグザグスキャ
ン順のうち一方であり、第２のスキャン順はラスタスキ
ャン順およびジグザグスキャン順のうち他方であること
を特徴とする。
第３の発明に係るデータ処理装置の構成において、第１
のスキャン順はラスタスキャン順およびジグザグスキャ
ン順のうち一方であり、第２のスキャン順はラスタスキ
ャン順およびジグザグスキャン順のうち他方であること
を特徴とする。
【００３９】この場合、ブロックのデータをラスタスキ
ャン順からジグザグスキャン順に高速に並べ替えること
ができる。
ャン順からジグザグスキャン順に高速に並べ替えること
ができる。
【００４０】
【発明の実施の形態】図１は本発明の第１の実施例にお
けるデータ処理装置の構成を示すブロック図である。
けるデータ処理装置の構成を示すブロック図である。
【００４１】第１の実施例のデータ処理装置は、ＤＣＴ
処理または逆ＤＣＴ処理において８×８のブロックのデ
ータを行方向のラスタスキャン順から列方向のラスタス
キャン順へまたは列方向のラスタスキャン順から行方向
のラスタスキャン順へ並べ替えるために用いられる。
処理または逆ＤＣＴ処理において８×８のブロックのデ
ータを行方向のラスタスキャン順から列方向のラスタス
キャン順へまたは列方向のラスタスキャン順から行方向
のラスタスキャン順へ並べ替えるために用いられる。
【００４２】図１のデータ処理装置は、２つのメモリ
１，２、制御部３、ビット切り替え部４，５、書き込み
アドレスカウンタ６、読み出しアドレスカウンタ７、ア
ドレス変換部８，９，１０，１１、アドレス切り替え部
１２，１３，１４，１５および読み出しデータ切り替え
部１６を含む。メモリ１，２はそれぞれ３２アドレス
（記憶容量３２ワード）を有し、転置メモリとして用い
られる。
１，２、制御部３、ビット切り替え部４，５、書き込み
アドレスカウンタ６、読み出しアドレスカウンタ７、ア
ドレス変換部８，９，１０，１１、アドレス切り替え部
１２，１３，１４，１５および読み出しデータ切り替え
部１６を含む。メモリ１，２はそれぞれ３２アドレス
（記憶容量３２ワード）を有し、転置メモリとして用い
られる。
【００４３】ビット切り替え部４，５には、２つのデー
タを含む書き込みデータが行方向または列方向のラスタ
スキャン順に与えられる。この場合、各書き込みデータ
は、先行するデータを上位ビットとして含みかつ後続す
るデータを下位ビットとして含む。
タを含む書き込みデータが行方向または列方向のラスタ
スキャン順に与えられる。この場合、各書き込みデータ
は、先行するデータを上位ビットとして含みかつ後続す
るデータを下位ビットとして含む。
【００４４】ビット切り替え部４は、書き込みデータの
上位ビットおよび下位ビットのうち一方のデータをメモ
リ１の書き込みデータ端子ＷＤに与え、ビット切り替え
部５は、書き込みデータの上位ビットおよび下位ビット
のうち他方のデータをメモリ２の書き込みデータ端子Ｗ
Ｄに与える。
上位ビットおよび下位ビットのうち一方のデータをメモ
リ１の書き込みデータ端子ＷＤに与え、ビット切り替え
部５は、書き込みデータの上位ビットおよび下位ビット
のうち他方のデータをメモリ２の書き込みデータ端子Ｗ
Ｄに与える。
【００４５】書き込みアドレスカウンタ６は、制御部３
から与えられるクロック信号ＣＫをカウントし、奇数番
目のブロック用の書き込みアドレスを発生する。アドレ
ス変換部８は、書き込みアドレスカウンタ６から出力さ
れる奇数番目のブロック用の書き込みアドレスを偶数番
目のブロック用の書き込みアドレスに変換する。アドレ
ス切り替え部１２は、制御部３からの切り替え信号ＳＷ
に応答して書き込みアドレスカウンタ６から出力される
書き込みアドレスまたはアドレス変換部８から出力され
る書き込みアドレスを選択的にメモリ１の書き込みアド
レス端子ＷＡに与える。
から与えられるクロック信号ＣＫをカウントし、奇数番
目のブロック用の書き込みアドレスを発生する。アドレ
ス変換部８は、書き込みアドレスカウンタ６から出力さ
れる奇数番目のブロック用の書き込みアドレスを偶数番
目のブロック用の書き込みアドレスに変換する。アドレ
ス切り替え部１２は、制御部３からの切り替え信号ＳＷ
に応答して書き込みアドレスカウンタ６から出力される
書き込みアドレスまたはアドレス変換部８から出力され
る書き込みアドレスを選択的にメモリ１の書き込みアド
レス端子ＷＡに与える。
【００４６】同様に、アドレス変換部１０は、書き込み
アドレスカウンタ６から出力される奇数番目のブロック
用の書き込みアドレスを偶数番目のブロック用の書き込
みアドレスに変換する。アドレス切り替え部１４は、制
御部３からの切り替え信号ＳＷに応答して書き込みアド
レスカウンタ６から出力される書き込みアドレスまたは
アドレス変換部１０から出力される書き込みアドレスを
選択的にメモリ２の書き込みアドレス端子ＷＡに与え
る。
アドレスカウンタ６から出力される奇数番目のブロック
用の書き込みアドレスを偶数番目のブロック用の書き込
みアドレスに変換する。アドレス切り替え部１４は、制
御部３からの切り替え信号ＳＷに応答して書き込みアド
レスカウンタ６から出力される書き込みアドレスまたは
アドレス変換部１０から出力される書き込みアドレスを
選択的にメモリ２の書き込みアドレス端子ＷＡに与え
る。
【００４７】読み出しアドレスカウンタ７は、制御部３
から与えられるクロック信号ＣＫをカウントし、奇数番
目のブロック用の読み出しアドレスを発生する。アドレ
ス変換部９は、読み出しアドレスカウンタ７から出力さ
れる奇数番目のブロック用の読み出しアドレスを偶数番
目のブロック用の読み出しアドレスに変換する。アドレ
ス切り替え部１３は、制御部３からの切り替え信号ＳＲ
に応答して読み出しアドレスカウンタ７から出力される
読み出しアドレスまたはアドレス変換部９から出力され
る読み出しアドレスを選択的にメモリ１の読み出しアド
レス端子ＲＡに与える。
から与えられるクロック信号ＣＫをカウントし、奇数番
目のブロック用の読み出しアドレスを発生する。アドレ
ス変換部９は、読み出しアドレスカウンタ７から出力さ
れる奇数番目のブロック用の読み出しアドレスを偶数番
目のブロック用の読み出しアドレスに変換する。アドレ
ス切り替え部１３は、制御部３からの切り替え信号ＳＲ
に応答して読み出しアドレスカウンタ７から出力される
読み出しアドレスまたはアドレス変換部９から出力され
る読み出しアドレスを選択的にメモリ１の読み出しアド
レス端子ＲＡに与える。
【００４８】同様に、アドレス変換部１１は、読み出し
アドレスカウンタ７から出力される奇数番目のブロック
用の読み出しアドレスを偶数番目のブロック用の読み出
しアドレスに変換する。アドレス切り替え部１５は、制
御部３からの切り替え信号ＳＲに応答して読み出しアド
レスカウンタ７から出力される読み出しアドレスまたは
アドレス変換部１１から出力される読み出しアドレスを
選択的にメモリ２の読み出しアドレス端子ＲＡに与え
る。
アドレスカウンタ７から出力される奇数番目のブロック
用の読み出しアドレスを偶数番目のブロック用の読み出
しアドレスに変換する。アドレス切り替え部１５は、制
御部３からの切り替え信号ＳＲに応答して読み出しアド
レスカウンタ７から出力される読み出しアドレスまたは
アドレス変換部１１から出力される読み出しアドレスを
選択的にメモリ２の読み出しアドレス端子ＲＡに与え
る。
【００４９】メモリ１，２の書き込みイネーブル端子Ｗ
ＥＮには、制御部３からデータの書き込みを許容する書
き込みイネーブル信号が与えられる。これにより、書き
込みデータ端子ＷＤに与えられたデータが書き込みアド
レス端子ＷＡに与えられた書き込みアドレスで指定され
る記憶位置に書き込まれる。
ＥＮには、制御部３からデータの書き込みを許容する書
き込みイネーブル信号が与えられる。これにより、書き
込みデータ端子ＷＤに与えられたデータが書き込みアド
レス端子ＷＡに与えられた書き込みアドレスで指定され
る記憶位置に書き込まれる。
【００５０】また、メモリ１，２の読み出しアドレス端
子ＲＡに与えられる読み出しアドレスで指定された記憶
位置からデータが読み出され、読み出しデータ端子ＲＤ
から出力される。読み出しデータ切り替え部１６は、制
御部３からの制御信号ＣＮに応答してメモリ１，２から
出力される２つのデータのうち列方向または行方向のラ
スタスキャン順において先行するデータを上位ビットと
して含みかつ後続するデータを下位ビットとして含む読
み出しデータを出力する。
子ＲＡに与えられる読み出しアドレスで指定された記憶
位置からデータが読み出され、読み出しデータ端子ＲＤ
から出力される。読み出しデータ切り替え部１６は、制
御部３からの制御信号ＣＮに応答してメモリ１，２から
出力される２つのデータのうち列方向または行方向のラ
スタスキャン順において先行するデータを上位ビットと
して含みかつ後続するデータを下位ビットとして含む読
み出しデータを出力する。
【００５１】次に、図２および図３を参照しながら図１
のデータ処理装置においてメモリ１，２へのブロックの
データの振り分け方法について説明する。図２および図
３において、ブロック内の数字“０”〜“６３”は、各
データを特定するためのものである。ここでは、ブロッ
クの横方向を行方向とし、縦方向を列方向とする。
のデータ処理装置においてメモリ１，２へのブロックの
データの振り分け方法について説明する。図２および図
３において、ブロック内の数字“０”〜“６３”は、各
データを特定するためのものである。ここでは、ブロッ
クの横方向を行方向とし、縦方向を列方向とする。
【００５２】なお、奇数番目のブロックについては、メ
モリ１，２に行方向のラスタスキャン順にデータを書き
込み、メモリ１，２から列方向のラスタスキャン順にデ
ータを読み出し、偶数番目のブロックについては、メモ
リ１，２に列方向のラスタスキャン順にデータを書き込
み、メモリ１，２から行方向のラスタスキャン順にデー
タを読み出すものとする。これにより、現在のブロック
の読み出しと並行して次のブロックの書き込みを行うこ
とができる。
モリ１，２に行方向のラスタスキャン順にデータを書き
込み、メモリ１，２から列方向のラスタスキャン順にデ
ータを読み出し、偶数番目のブロックについては、メモ
リ１，２に列方向のラスタスキャン順にデータを書き込
み、メモリ１，２から行方向のラスタスキャン順にデー
タを読み出すものとする。これにより、現在のブロック
の読み出しと並行して次のブロックの書き込みを行うこ
とができる。
【００５３】奇数番目のブロックでは、図２（ａ）に示
すように、６４個のデータを行方向に８×８のブロック
に配列する。そして、ブロックの各行のデータを行方向
に２つずつ区分し、それぞれ２つのデータからなる組を
作成する。そして、図２（ｂ）に示すように、各組の２
つのデータを異なる第１および第２のグループに振り分
ける。図２では、第１のグループに属するデータにハッ
チングが付され、第２のグループに属するデータにはハ
ッチングが付されていない。この場合、ブロックのデー
タを列方向に走査した場合に、連続する２つのデータが
異なるグループに属するように各組内の２つのデータを
第１および第２のグループに振り分ける。
すように、６４個のデータを行方向に８×８のブロック
に配列する。そして、ブロックの各行のデータを行方向
に２つずつ区分し、それぞれ２つのデータからなる組を
作成する。そして、図２（ｂ）に示すように、各組の２
つのデータを異なる第１および第２のグループに振り分
ける。図２では、第１のグループに属するデータにハッ
チングが付され、第２のグループに属するデータにはハ
ッチングが付されていない。この場合、ブロックのデー
タを列方向に走査した場合に、連続する２つのデータが
異なるグループに属するように各組内の２つのデータを
第１および第２のグループに振り分ける。
【００５４】次に、図２（ｃ）に示すように、奇数行目
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数列目に配置さ
れ、第２のグループのデータが偶数列目に配置される。
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数列目に配置さ
れ、第２のグループのデータが偶数列目に配置される。
【００５５】図２（ｄ）に示すように、奇数列目の第１
のグループのデータをメモリ１に振り分け、偶数列目の
第２のグループのデータをメモリ２に振り分ける。図に
おいて、メモリ１，２の左端の記憶位置のアドレスは上
から順に“０”、“４”、“８”、“１２”、“１
６”、“２０”、“２４”および“２８”となってい
る。
のグループのデータをメモリ１に振り分け、偶数列目の
第２のグループのデータをメモリ２に振り分ける。図に
おいて、メモリ１，２の左端の記憶位置のアドレスは上
から順に“０”、“４”、“８”、“１２”、“１
６”、“２０”、“２４”および“２８”となってい
る。
【００５６】このようにデータをメモリ１，２に振り分
けることにより、書き込み時に、行方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、列方向のラスタスキャン順において連続する２つの
データをメモリ１，２から同時に読み出すことができ
る。
けることにより、書き込み時に、行方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、列方向のラスタスキャン順において連続する２つの
データをメモリ１，２から同時に読み出すことができ
る。
【００５７】偶数番目のブロックでは、図３（ａ）に示
すように、６４個のデータを列方向に８×８のブロック
に配列する。そして、ブロックの各行のデータを行方向
に２つずつ区分し、それぞれ２配列データからなる組を
作成する。そして、図３（ｂ）に示すように、各組の２
つのデータを異なる第１および第２のグループに振り分
ける。図３では、第１のグループに属するデータにハッ
チングが付され、第２のグループに属するデータにはハ
ッチングが付されていない。この場合、ブロックのデー
タを列方向に走査した場合に、連続する２つのデータが
異なるグループに属するように各組内の２つのデータを
第１および第２のグループに振り分ける。
すように、６４個のデータを列方向に８×８のブロック
に配列する。そして、ブロックの各行のデータを行方向
に２つずつ区分し、それぞれ２配列データからなる組を
作成する。そして、図３（ｂ）に示すように、各組の２
つのデータを異なる第１および第２のグループに振り分
ける。図３では、第１のグループに属するデータにハッ
チングが付され、第２のグループに属するデータにはハ
ッチングが付されていない。この場合、ブロックのデー
タを列方向に走査した場合に、連続する２つのデータが
異なるグループに属するように各組内の２つのデータを
第１および第２のグループに振り分ける。
【００５８】次に、図３（ｃ）に示すように、奇数行目
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数列目に配置さ
れ、第２のグループのデータが偶数列目に配置される。
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数列目に配置さ
れ、第２のグループのデータが偶数列目に配置される。
【００５９】図３（ｄ）に示すように、奇数列目の第１
のグループのデータをメモリ１に振り分け、偶数列目の
第２のグループのデータをメモリ２に振り分ける。図に
おいて、メモリ１，２の左端の記憶位置のアドレスは上
から順に“０”、“４”、“８”、“１２”、“１
６”、“２０”、“２４”および“２８”となってい
る。
のグループのデータをメモリ１に振り分け、偶数列目の
第２のグループのデータをメモリ２に振り分ける。図に
おいて、メモリ１，２の左端の記憶位置のアドレスは上
から順に“０”、“４”、“８”、“１２”、“１
６”、“２０”、“２４”および“２８”となってい
る。
【００６０】このようにデータをメモリ１，２に振り分
けることにより、書き込み時に、列方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、行方向のラスタスキャン順において連続する２つの
データをメモリ１，２から同時に読み出すことができ
る。
けることにより、書き込み時に、列方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、行方向のラスタスキャン順において連続する２つの
データをメモリ１，２から同時に読み出すことができ
る。
【００６１】図４は第１の実施例における書き込みアド
レスおよび書き込みデータの変化を示す図である。図４
には、奇数番目のブロックのデータの書き込みを示す。
レスおよび書き込みデータの変化を示す図である。図４
には、奇数番目のブロックのデータの書き込みを示す。
【００６２】図４に示すように、メモリ１，２に与えら
れる書き込みアドレスの変化に伴って行方向のラスタス
キャン順にメモリ１，２に連続する２つのデータが同時
に書き込まれる。
れる書き込みアドレスの変化に伴って行方向のラスタス
キャン順にメモリ１，２に連続する２つのデータが同時
に書き込まれる。
【００６３】図５は第１の実施例における読み出しアド
レスおよび読み出しデータの変化を示す図である。図５
には、奇数番目のブロックのデータの読み出しを示す。
レスおよび読み出しデータの変化を示す図である。図５
には、奇数番目のブロックのデータの読み出しを示す。
【００６４】図５に示すように、メモリ１，２に与えら
れる読み出しアドレスの変化に伴って列方向のラスタス
キャン順にメモリ１，２から連続する２つのデータが同
時に読み出される。
れる読み出しアドレスの変化に伴って列方向のラスタス
キャン順にメモリ１，２から連続する２つのデータが同
時に読み出される。
【００６５】このように、本実施例のデータ処理装置で
は、書き込み時に行方向または列方向のラスタスキャン
順に連続する２つのデータがメモリ１，２に同時に書き
込まれ、かつ読み出し時に列方向または行方向のラスタ
スキャン順に連続する２つのデータがメモリ１，２から
同時に読み出されるので、データ処理の高速化を図るこ
とができる。また、３２アドレスを有する２つのメモリ
１，２で６４個のデータを２つずつ同時に書き込みおよ
び読み出すことができるので、システムの小型化および
低コスト化を図ることができる。
は、書き込み時に行方向または列方向のラスタスキャン
順に連続する２つのデータがメモリ１，２に同時に書き
込まれ、かつ読み出し時に列方向または行方向のラスタ
スキャン順に連続する２つのデータがメモリ１，２から
同時に読み出されるので、データ処理の高速化を図るこ
とができる。また、３２アドレスを有する２つのメモリ
１，２で６４個のデータを２つずつ同時に書き込みおよ
び読み出すことができるので、システムの小型化および
低コスト化を図ることができる。
【００６６】なお、本実施例では、ブロックのデータを
２つの転置メモリに振り分ける例を説明したが、ブロッ
クのデータを４つの転置メモリまたは８つの転置メモリ
に振り分けることもできる。
２つの転置メモリに振り分ける例を説明したが、ブロッ
クのデータを４つの転置メモリまたは８つの転置メモリ
に振り分けることもできる。
【００６７】図６はブロックのデータを２つの転置メモ
リに振り分ける方法を示す図、図７はブロックのデータ
を４つの転置メモリに振り分ける方法を示す図、図８は
ブロックのデータを８つの転置メモリに振り分ける方法
を示す図である。図６、図７および図８において、
（ａ）はブロックのデータを示し、（ｂ）は奇数番目の
ブロックにおけるデータの振り分けを示し、（ｃ）は偶
数番目のブロックにおけるデータの振り分けを示す。
リに振り分ける方法を示す図、図７はブロックのデータ
を４つの転置メモリに振り分ける方法を示す図、図８は
ブロックのデータを８つの転置メモリに振り分ける方法
を示す図である。図６、図７および図８において、
（ａ）はブロックのデータを示し、（ｂ）は奇数番目の
ブロックにおけるデータの振り分けを示し、（ｃ）は偶
数番目のブロックにおけるデータの振り分けを示す。
【００６８】奇数番目のブロックでは、行方向のラスタ
スキャン順にデータを配列し、偶数番目のブロックで
は、列方向のラスタスキャン順にデータを配列する。
スキャン順にデータを配列し、偶数番目のブロックで
は、列方向のラスタスキャン順にデータを配列する。
【００６９】図６の例では、各行のデータをそれぞれ２
つのデータを含む４つの組に区分し、奇数行目のデータ
はそのままで偶数行目の各組の２つのデータを各組内で
１つシフトする。そして、奇数列目のデータを転置メモ
リＢ０に振り分け、偶数列目のデータを転置メモリＢ１
に振り分ける。
つのデータを含む４つの組に区分し、奇数行目のデータ
はそのままで偶数行目の各組の２つのデータを各組内で
１つシフトする。そして、奇数列目のデータを転置メモ
リＢ０に振り分け、偶数列目のデータを転置メモリＢ１
に振り分ける。
【００７０】図７の例では、各行のデータをそれぞれ４
つのデータを含む２つの組に区分する。第１行目および
第５行目のデータはそのままで、第２行目および第６行
目の各組の４つのデータを各組内で１つシフトし、第３
行目および第７行目の各組の４つのデータを各組内で２
つシフトし、第４行目および第８行目の各組の４つのデ
ータを各組内で３つシフトする。そして、第１列目およ
び第５列目のデータを転置メモリＢ０に振り分け、第２
列目および第６列目のデータを転置メモリＢ１に振り分
け、第３列目および第７列目のデータを転置メモリＢ２
に振り分け、第４列目および第８列目のデータを転置メ
モリＢ３に振り分ける。
つのデータを含む２つの組に区分する。第１行目および
第５行目のデータはそのままで、第２行目および第６行
目の各組の４つのデータを各組内で１つシフトし、第３
行目および第７行目の各組の４つのデータを各組内で２
つシフトし、第４行目および第８行目の各組の４つのデ
ータを各組内で３つシフトする。そして、第１列目およ
び第５列目のデータを転置メモリＢ０に振り分け、第２
列目および第６列目のデータを転置メモリＢ１に振り分
け、第３列目および第７列目のデータを転置メモリＢ２
に振り分け、第４列目および第８列目のデータを転置メ
モリＢ３に振り分ける。
【００７１】図８の例では、各行のデータをそれぞれ８
つのデータを含む１つの組に区分する。第１行目のデー
タはそのままで、第２行目〜第８行目の各組の８つのデ
ータを各組内で順に１つ〜７つシフトする。そして、第
１列目〜第８列目のデータを転置メモリＢ０〜Ｂ７にそ
れぞれ振り分ける。
つのデータを含む１つの組に区分する。第１行目のデー
タはそのままで、第２行目〜第８行目の各組の８つのデ
ータを各組内で順に１つ〜７つシフトする。そして、第
１列目〜第８列目のデータを転置メモリＢ０〜Ｂ７にそ
れぞれ振り分ける。
【００７２】次に、本発明の第２の実施例におけるデー
タ処理装置について説明する。第２の実施例のデータ処
理装置は、ハフマン符号化処理またはハフマン復号化処
理において８×８ブロックのデータをラスタスキャン順
からジグザグスキャン順へまたはジグザグスキャン順か
らラスタスキャン順へ並べ替えるために用いられる。
タ処理装置について説明する。第２の実施例のデータ処
理装置は、ハフマン符号化処理またはハフマン復号化処
理において８×８ブロックのデータをラスタスキャン順
からジグザグスキャン順へまたはジグザグスキャン順か
らラスタスキャン順へ並べ替えるために用いられる。
【００７３】本実施例のデータ処理装置の構成は、図１
に示したデータ処理装置の構成と同様である。第２の実
施例のデータ処理装置が第１の実施例のデータ処理装置
と異なるのは、メモリ１，２へのブロックのデータの振
り分け方法、および書き込みアドレスおよび読み出しア
ドレスの指定方法である。メモリ１，２はバンクメモリ
として用いられる。
に示したデータ処理装置の構成と同様である。第２の実
施例のデータ処理装置が第１の実施例のデータ処理装置
と異なるのは、メモリ１，２へのブロックのデータの振
り分け方法、および書き込みアドレスおよび読み出しア
ドレスの指定方法である。メモリ１，２はバンクメモリ
として用いられる。
【００７４】次に、図９を参照しながら第２の実施例に
おけるメモリ１，２へのデータの振り分け方法について
説明する。図９において、ブロック内の数字“０”〜
“６３”は、各データを特定するためのものである。
おけるメモリ１，２へのデータの振り分け方法について
説明する。図９において、ブロック内の数字“０”〜
“６３”は、各データを特定するためのものである。
【００７５】なお、ここでは、メモリ１，２に列方向の
ラスタスキャン順にデータを書き込み、メモリ１，２か
らジグザグスキャン順にデータを読み出す場合を説明す
る。
ラスタスキャン順にデータを書き込み、メモリ１，２か
らジグザグスキャン順にデータを読み出す場合を説明す
る。
【００７６】図９（ａ）に示すように、６４個のデータ
を行方向に８×８のブロックに配列する。そして、ブロ
ックの各列のデータを列方向に２つずつ区分し、それぞ
れ２つのデータからなる組を作成する。そして、図９
（ｂ）に示すように、各組の２つのデータを異なる第１
および第２のグループに振り分ける。図９では、第１の
グループに属するデータにハッチングが付され、第２の
グループに属するデータにはハッチングが付されていな
い。この場合、ブロックのデータをジクザグスキャン順
に走査した場合に、連続する２つのデータが異なるグル
ープに属するように各組内の２つのデータを第１および
第２のグループに振り分ける。
を行方向に８×８のブロックに配列する。そして、ブロ
ックの各列のデータを列方向に２つずつ区分し、それぞ
れ２つのデータからなる組を作成する。そして、図９
（ｂ）に示すように、各組の２つのデータを異なる第１
および第２のグループに振り分ける。図９では、第１の
グループに属するデータにハッチングが付され、第２の
グループに属するデータにはハッチングが付されていな
い。この場合、ブロックのデータをジクザグスキャン順
に走査した場合に、連続する２つのデータが異なるグル
ープに属するように各組内の２つのデータを第１および
第２のグループに振り分ける。
【００７７】次に、図９（ｃ）に示すように、奇数列目
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数行目に配置さ
れ、第２のグループのデータが偶数行目に配置される。
の各組内の２つのデータの位置を互いに入れ換える。そ
れにより、第１のグループのデータが奇数行目に配置さ
れ、第２のグループのデータが偶数行目に配置される。
【００７８】図９（ｄ）に示すように、奇数行目の第１
のグループのデータをメモリ１に振り分け、偶数行目の
第２のグループのデータをメモリ２に書き込む。図にお
いて、メモリ１，２の左端の記憶位置のアドレスは上か
ら順に“０”、“８”、“１６”および“２４”となっ
ている。
のグループのデータをメモリ１に振り分け、偶数行目の
第２のグループのデータをメモリ２に書き込む。図にお
いて、メモリ１，２の左端の記憶位置のアドレスは上か
ら順に“０”、“８”、“１６”および“２４”となっ
ている。
【００７９】このようにデータをメモリ１，２に振り分
けることにより、書き込み時に、列方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、ジグザグスキャン順において連続する２つのデータ
をメモリ１，２から同時に読み出すことができる。
けることにより、書き込み時に、列方向のラスタスキャ
ン順において連続する２つのデータをそれぞれメモリ
１，２に同時に書き込むことができ、かつ読み出し時
に、ジグザグスキャン順において連続する２つのデータ
をメモリ１，２から同時に読み出すことができる。
【００８０】図１０および図１１は第２の実施例におけ
る書き込みアドレス、書き込みデータ、読み出しアドレ
スおよび読み出しデータの変化を示す図である。
る書き込みアドレス、書き込みデータ、読み出しアドレ
スおよび読み出しデータの変化を示す図である。
【００８１】図１０および図１１の例では、メモリ１，
２に対するデータの書き込みおよび読み出しを並行して
行い、１ブロックの３２個のデータの書き込みが終了し
た時点でそのブロックのデータの読み出しを開始してい
る。
２に対するデータの書き込みおよび読み出しを並行して
行い、１ブロックの３２個のデータの書き込みが終了し
た時点でそのブロックのデータの読み出しを開始してい
る。
【００８２】図１０および図１１に示すように、メモリ
１，２に与えられる書き込みアドレスの変化に伴って列
方向のラスタスキャン順にメモリ１，２に連続する２つ
のデータが同時に書き込まれ、メモリ１，２に与えられ
る読み出しアドレスの変化に伴ってジグザグスキャン順
にメモリ１，２から連続する２つのデータが同時に読み
出される。
１，２に与えられる書き込みアドレスの変化に伴って列
方向のラスタスキャン順にメモリ１，２に連続する２つ
のデータが同時に書き込まれ、メモリ１，２に与えられ
る読み出しアドレスの変化に伴ってジグザグスキャン順
にメモリ１，２から連続する２つのデータが同時に読み
出される。
【００８３】このように、本実施例のデータ処理装置で
は、書き込み時にラスタスキャン順またはジグザグスキ
ャン順に連続する２つのデータがメモリ１，２に同時に
書き込まれ、かつ読み出し時にジグザグスキャン順また
はラスタスキャン順に連続する２つのデータがメモリ
１，２から同時に読み出されるので、データ処理の高速
化を図ることができる。また、３２アドレスを有する２
つのメモリ１，２で６４個のデータを２つずつ同時に書
き込みおよび読み出すことができるので、システムの小
型化および低コスト化を図ることができる。
は、書き込み時にラスタスキャン順またはジグザグスキ
ャン順に連続する２つのデータがメモリ１，２に同時に
書き込まれ、かつ読み出し時にジグザグスキャン順また
はラスタスキャン順に連続する２つのデータがメモリ
１，２から同時に読み出されるので、データ処理の高速
化を図ることができる。また、３２アドレスを有する２
つのメモリ１，２で６４個のデータを２つずつ同時に書
き込みおよび読み出すことができるので、システムの小
型化および低コスト化を図ることができる。
【００８４】図１２はブロックのデータを４つのバンク
メモリに振り分ける方法を示す図であり、（ａ）はブロ
ックのデータを示し、（ｂ）はデータの振り分けを示
す。
メモリに振り分ける方法を示す図であり、（ａ）はブロ
ックのデータを示し、（ｂ）はデータの振り分けを示
す。
【００８５】図１２の例では、書き込み時にラスタスキ
ャン順またはジグザグスキャン順に連続する４つのデー
タをバンクメモリＢ０，Ｂ１，Ｂ２，Ｂ３に同時に書き
込むことができ、かつ読み出し時にジグザグスキャン順
またはラスタスキャン順に連続する４つのデータをバン
クメモリＢ０，Ｂ１，Ｂ２，Ｂ３から同時に読み出すこ
とができる。それにより、システムの小型化および低コ
スト化を図ることができる。
ャン順またはジグザグスキャン順に連続する４つのデー
タをバンクメモリＢ０，Ｂ１，Ｂ２，Ｂ３に同時に書き
込むことができ、かつ読み出し時にジグザグスキャン順
またはラスタスキャン順に連続する４つのデータをバン
クメモリＢ０，Ｂ１，Ｂ２，Ｂ３から同時に読み出すこ
とができる。それにより、システムの小型化および低コ
スト化を図ることができる。
【図１】本発明の第１の実施例におけるデータ処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】第１の実施例における奇数番目のブロックのデ
ータのメモリへの振り分け方法を示す図である。
ータのメモリへの振り分け方法を示す図である。
【図３】第１の実施例における偶数番目のブロックのデ
ータのメモリへの振り分け方法を示す図である。
ータのメモリへの振り分け方法を示す図である。
【図４】第１の実施例における奇数番目のブロックの書
き込み時のアドレスおよびデータの変化を示す図であ
る。
き込み時のアドレスおよびデータの変化を示す図であ
る。
【図５】第１の実施例における奇数番目のブロックの読
み出し時のアドレスおよびデータの変化を示す図であ
る。
み出し時のアドレスおよびデータの変化を示す図であ
る。
【図６】ブロックのデータを２つの転置メモリへ振り分
ける方法を示す図である。
ける方法を示す図である。
【図７】ブロックのデータを４つの転置メモリへ振り分
ける方法を示す図である。
ける方法を示す図である。
【図８】ブロックのデータを８つの転置メモリへ振り分
ける方法を示す図である。
ける方法を示す図である。
【図９】本発明の第２の実施例におけるブロックのデー
タのメモリへの振り分け方法を示す図である。
タのメモリへの振り分け方法を示す図である。
【図１０】第２の実施例における書き込み時および読み
出し時のアドレスおよびデータの変化を示す図である。
出し時のアドレスおよびデータの変化を示す図である。
【図１１】第２の実施例における書き込み時および読み
出し時のアドレスおよびデータの変化を示す図である。
出し時のアドレスおよびデータの変化を示す図である。
【図１２】ブロックのデータを４つのバンクメモリへ振
り分ける方法を示す図である。
り分ける方法を示す図である。
【図１３】ＤＣＴ方式の画像データ圧縮および画像デー
タ伸長を実行するためのシステムの基本構成を示すブロ
ック図である。
タ伸長を実行するためのシステムの基本構成を示すブロ
ック図である。
【図１４】画像データのブロック化を示す図である。
【図１５】８×８画素ブロックおよびＤＣＴ処理された
ブロックを示す図である。
ブロックを示す図である。
【図１６】転置メモリを用いた二次元ＤＣＴを説明する
ためのブロック図である。
ためのブロック図である。
【図１７】量子化されたＤＣＴ係数の一例を示す図であ
る。
る。
【図１８】ジグザグスキャンを説明するための図であ
る。
る。
【図１９】行方向のラスタスキャンおよび列方向のラス
タスキャンを示す図である。
タスキャンを示す図である。
【図２０】列方向のラスタスキャンおよびジグザグスキ
ャンを示す図である。
ャンを示す図である。
１，２ メモリ ３ 制御部 ４，５ ビット切り替え部 ６ 書き込みアドレスカウンタ ７ 読み出しアドレスカウンタ ８，９，１０，１１ アドレス変換部 １２，１３，１４，１５ アドレス切り替え部 １６ 読み出しデータ切り替え部
Claims (5)
- 【請求項１】 複数行および複数列の二次元のデータか
らなるブロックを処理するデータ処理装置であって、 ブロックのデータを記憶する記憶手段と、 前記記憶手段にブロックのデータを第１のスキャン順に
書き込む書き込み手段と、 前記記憶手段に記憶されたブロックのデータを第２のス
キャン順に読み出す読み出し手段とを備え、 前記記憶手段はｎ個のメモリを含み、ｎは２以上の整数
であり、ブロックのデータは、第１のスキャン順におい
て連続するｎ個のデータが異なるｎ個のメモリに記憶さ
れるとともに第２のスキャン順において連続するｎ個の
データが異なるｎ個のメモリに記憶されるように前記ｎ
個のメモリに振り分けられ、 前記書き込み手段は、第１のスキャン順において異なる
メモリに同時にデータを書き込み、 前記読み出し手段は、第２のスキャン順において異なる
メモリから同時にデータを読み出すことを特徴とするデ
ータ処理装置。 - 【請求項２】 ｍ行およびｍ列の二次元のデータからな
るブロックを処理するデータ処理装置であって、 ブロックのデータを記憶する記憶手段と、 前記記憶手段にブロックのデータを第１のスキャン順に
書き込む書き込み手段と、 前記記憶手段に記憶されたブロックのデータを第２のス
キャン順に読み出す読み出し手段とを備え、 前記記憶手段はｎ個のメモリを含み、前記ｎはｍの２以
上の約数であり、ブロックのデータは、第１のスキャン
順において連続するｎ個のデータが異なるｎ個のメモリ
に記憶されるとともに第２のスキャン順において連続す
るｎ個のデータが異なるｎ個のメモリに記憶されるよう
に前記ｎ個のメモリに振り分けられ、 前記書き込み手段は、第１のスキャン順において異なる
ｎ個のメモリに同時にデータを書き込み、 前記読み出し手段は、第２のスキャン順において異なる
ｎ個のメモリから同時にデータを読み出すことを特徴と
するデータ処理装置。 - 【請求項３】 前記ｍは８であり、前記ｎは２、４また
は８であることを特徴とする請求項２記載のデータ処理
装置。 - 【請求項４】 前記第１のスキャン順は列方向および行
方向のうち一方の方向のラスタスキャン順であり、前記
第２のスキャン順は列方向および行方向のうち他方の方
向のラスタスキャン順であることを特徴とする請求項
１、２または３記載のデータ処理装置。 - 【請求項５】 前記第１のスキャン順はラスタスキャン
順およびジグザグスキャン順の一方であり、前記第２の
スキャン順はラスタスキャン順およびジグザグスキャン
順の他方であることを特徴とする請求項１、２または３
記載のデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5401798A JP3168183B2 (ja) | 1998-03-05 | 1998-03-05 | データ処理装置 |
| US09/622,424 US6961474B1 (en) | 1998-02-27 | 1999-02-24 | Huffman encoder for encoding/decoding DCT coefficients |
| PCT/JP1999/000860 WO1999044368A1 (en) | 1998-02-27 | 1999-02-24 | Image data processing device and processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5401798A JP3168183B2 (ja) | 1998-03-05 | 1998-03-05 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11252338A true JPH11252338A (ja) | 1999-09-17 |
| JP3168183B2 JP3168183B2 (ja) | 2001-05-21 |
Family
ID=12958826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5401798A Expired - Lifetime JP3168183B2 (ja) | 1998-02-27 | 1998-03-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168183B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005160021A (ja) * | 2003-11-06 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 信号処理方法および信号処理装置 |
| JP2008052522A (ja) * | 2006-08-25 | 2008-03-06 | Fujitsu Ltd | 画像データアクセス装置及び画像データアクセス方法 |
| US7542612B2 (en) | 2003-11-06 | 2009-06-02 | Panasonic Corporation | Signal processing method and signal processing device |
| WO2010095528A1 (en) * | 2009-02-17 | 2010-08-26 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and methods of controlling the same |
| WO2010131546A1 (en) * | 2009-05-14 | 2010-11-18 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and control method therefor |
| KR101263813B1 (ko) | 2003-08-12 | 2013-05-13 | 제너럴 인스트루먼트 코포레이션 | 듀얼 패스 인코딩에서 주사 모드의 선택을 위한 방법 및 장치 |
| US8644633B2 (en) | 2009-03-19 | 2014-02-04 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and methods of controlling them |
-
1998
- 1998-03-05 JP JP5401798A patent/JP3168183B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101263813B1 (ko) | 2003-08-12 | 2013-05-13 | 제너럴 인스트루먼트 코포레이션 | 듀얼 패스 인코딩에서 주사 모드의 선택을 위한 방법 및 장치 |
| JP2005160021A (ja) * | 2003-11-06 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 信号処理方法および信号処理装置 |
| US7542612B2 (en) | 2003-11-06 | 2009-06-02 | Panasonic Corporation | Signal processing method and signal processing device |
| JP4559785B2 (ja) * | 2003-11-06 | 2010-10-13 | パナソニック株式会社 | 信号処理方法および信号処理装置 |
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| WO2010095528A1 (en) * | 2009-02-17 | 2010-08-26 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and methods of controlling the same |
| JP2010193097A (ja) * | 2009-02-17 | 2010-09-02 | Canon Inc | スキャン変換装置及び画像符号化装置、並びにそれらの制御方法 |
| US8478079B2 (en) | 2009-02-17 | 2013-07-02 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and methods of controlling the same |
| US8644633B2 (en) | 2009-03-19 | 2014-02-04 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and methods of controlling them |
| WO2010131546A1 (en) * | 2009-05-14 | 2010-11-18 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and control method therefor |
| JP2010268243A (ja) * | 2009-05-14 | 2010-11-25 | Canon Inc | スキャン変換装置及び画像符号化装置及びそれらの制御方法 |
| US8509547B2 (en) | 2009-05-14 | 2013-08-13 | Canon Kabushiki Kaisha | Scan conversion apparatus, image encoding apparatus, and control method therefor |
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| Publication number | Publication date |
|---|---|
| JP3168183B2 (ja) | 2001-05-21 |
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