JPH11249623A - 液晶表示装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号線駆動手段のアンプ回路のオフセッ
ト電圧により、液晶表示素子の表示画面中に黒または白
の縦筋が生じるのを防止して、液晶表示素子に表示され
る表示画面の表示品質を向上させた液晶表示装置の駆動
方法を提供する。 【解決手段】 複数の映像信号線により表示データに対
応する映像信号電圧が印加される複数の画素を有する液
晶表示素子と、表示データに対応する映像信号電圧を各
映像信号線に供給する映像信号線駆動手段とを具備する
液晶表示装置であって、前記映像信号線駆動手段は、入
力映像信号を増幅して表示データに対応する映像信号電
圧を各映像信号線に出力する複数のアンプ回路を有する
液晶表示装置の駆動方法において、前記各アンプ回路か
ら、所定周期毎に、入力映像信号にオフセット電圧が加
算された映像信号電圧、あるいは、入力映像信号からオ
フセット電圧が減算された映像信号電圧を、交互に各映
像信号線に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置の駆
動方法に係わり、特に、多階調表示が可能な液晶表示装
置の映像信号線駆動手段（ドレインドライバ）に適用し
て有効な技術に関する。

【０００２】

【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（表示データに対応する階調電
圧；以下、階調電圧と称する。）を印加するため、各画
素間のクロストークがなく、単純マトリックス形液晶表
示装置のようにクロストークを防止するための特殊な駆
動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、Ｔ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）方
式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パ
ネルの上側に配置されるドレインドライバと、液晶表示
パネルの側面に配置されるゲ−トドライバおよびインタ
フェース部とを備えるＴＦＴ方式の液晶表示モジュール
が知られている。このＴＦＴ方式の液晶表示モジュール
においては、ドレインドライバ内に多階調電圧生成回路
と、この多階調電圧生成回路で生成された多階調電圧の
中から、表示データに対応する１つの階調電圧を選択す
る階調電圧選択回路と、階調電圧選択回路で選択された
１つの階調電圧が入力されるアンプ回路とを備えてい
る。この場合に、前記階調電圧選択回路には、レベルシ
フト回路を介して表示データの各ビット値が入力され
る。なお、このような技術は、例えば、特願平８−８６
６６８号に記載されている。

【０００３】

【発明が解決しようとする課題】近年、ＴＦＴ方式の液
晶表示モジュール等の液晶表示装置においては、６４階
調表示から２５６階調表示へとより多階調表示が進みつ
つあり、前記多階調電圧生成回路で生成される多階調電
圧の、１階調当たりの電圧幅（即ち、隣接する階調電圧
間の電位差）が小さくなっている。一方、アンプ回路
は、アンプ回路を構成する能動素子の特性のばらつきに
より、オフセット電圧が生じるが、前記アンプ回路にオ
フセット電圧が生じると、前記アンプ回路の出力電圧に
誤差が生じ、前記アンプ回路の出力電圧は目標値（正規
の階調電圧）と異なる電圧となる。これにより、液晶表
示パネル（ＴＦＴ−ＬＣＤ）に表示される表示画面中
に、黒または白の縦筋が発生し、表示品質を著しく損な
わせるという問題点があった。本発明は、前記従来技術
の問題点を解決するためになされたものであり、本発明
の目的は、液晶表示装置の駆動方法において、映像信号
線駆動手段のアンプ回路のオフセット電圧により、液晶
表示素子の表示画面中に黒または白の縦筋が生じるのを
防止して、液晶表示素子に表示される表示画面の表示品
質を向上させることが可能となる技術を提供することに
ある。

【０００４】本発明の前記目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００６】複数の映像信号線により表示データに対応
する映像信号電圧が印加される複数の画素を有する液晶
表示素子と、表示データに対応する映像信号電圧を各映
像信号線に供給する映像信号線駆動手段とを具備する液
晶表示装置であって、前記映像信号線駆動手段は、入力
される入力映像信号を増幅して表示データに対応する映
像信号電圧を各映像信号線に出力する複数のアンプ回路
を有する液晶表示装置の駆動方法において、前記各アン
プ回路から、所定周期毎に、入力映像信号にオフセット
電圧が加算された映像信号電圧、あるいは、入力映像信
号からオフセット電圧が減算された映像信号電圧を、交
互に各映像信号線に出力することを特徴とする。

【０００７】また、前記各アンプ回路から、ｎフレーム
毎に、入力映像信号にオフセット電圧が加算された映像
信号電圧、あるいは、入力映像信号からオフセット電圧
が減算された映像信号電圧を、交互に出力することを特
徴とする。

【０００８】また、前記各アンプ回路から、各フレーム
内でｎライン毎、かつ、ｎフレーム毎に、入力映像信号
にオフセット電圧が加算された映像信号電圧、あるい
は、入力映像信号からオフセット電圧が減算された映像
信号電圧を、交互に出力することを特徴とする。

【０００９】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。

【００１０】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１１】［実施の形態１］図１は、本発明の実施の
形態１のＴＦＴ方式の液晶表示モジュールの概略構成を
示すブロック図である。本実施の形態の液晶表示モジュ
ール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）
１０の上側にドレインドライバ１３０が配置され、ま
た、液晶表示パネル１０の側面に、ゲートドライバ１４
０、インタフェース部１００が配置される。インタフェ
ース部１００はインタフェース基板に実装され、また、
ドレインドライバ１３０、ゲートドライバ１４０も、そ
れぞれ専用のＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａ
ｃｋａｇｅ）または直接液晶表示パネルに実装される。

【００１２】図２は、図１に示す液晶表示パネル１０の
一例の等価回路を示す図である。この図２に示すよう
に、液晶表示パネル１０は、マトリクス状に形成される
複数の画素を有する。各画素は、隣接する２本の信号線
（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））
と、隣接する２本の信号線（ゲート信号線（Ｇ）または
ドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有
し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）
のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）
との間に液晶層が設けられるので、画素電極（ＩＴＯ
１）とコモン電極（ＩＴＯ２）との間には、液晶容量
（ＣLC）が等価的に接続される。さらに、薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲー
ト信号線（Ｇ）との間には、付加容量（ＣADD）が接続
される。

【００１３】図３は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。図２に示す例では、
全段のゲート信号線（Ｇ）とソース電極との間に付加容
量（ＣADD）が形成されているが、図３に示す例の等価
回路では、共通信号線（ＣＯＭ）とソース電極との間に
保持容量（ＣＳＴＧ）が形成されている点が異なってい
る。本発明は、どちらにも適用可能であるが、前者の方
式では、全段のゲート信号線（Ｇ）パルスが付加容量
（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むの
に対し、後者の方式では、飛び込みがないため、より良
好な表示が可能となる。なお、図２、図３は、縦電界方
式の液晶表示パネルの等価回路を示しており、図２、図
３において、ＡＲは表示領域である。また、図２、図３
は回路図であるが、実際の幾何学的配置に対応して描か
れている。

【００１４】図２、図３に示す液晶表示パネル１０にお
いて、列方向に配置された各画素の薄膜トランジスタ
（ＴＦＴ）のドレイン電極は、それぞれドレイン信号線
（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向
の各画素の液晶に階調電圧を印加するドレインドライバ
１３０に接続される。

【００１５】また、行方向に配置された各画素における
薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ
ゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）
は、１水平走査時間、行方向の各画素の薄膜トランジス
タ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイア
ス電圧あるいは負のバイアス電圧）を供給するゲートド
ライバ１４０に接続される。

【００１６】図１に示すインタフェース部１００は、表
示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳ
Ｉ）から構成され、コンピュータ本体側から送信されて
くるクロック信号、ディスプレイタイミング信号、水平
同期信号、垂直同期信号の各表示制御信号および表示用
デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス（表示データ取込開始信号）を信号線１３５を介
して第１番目のドレインドライバ１３０に出力し、さら
に、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。その際、表示制御装置１１０は、各ドレインド
ライバ１３０のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称
する。）を信号線１３１を介して出力する。本体コンピ
ュータ側からの表示データは６ビットで、１画素単位、
即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つ
の組にして単位時間毎に転送される。また、第１番目の
ドレインドライバ１３０に入力されたスタートパルスに
より第１番目のドレインドライバ１３０におけるデータ
ラッチ回路のラッチ動作が制御される。この第１番目の
ドレインドライバ１３０におけるデータラッチ回路のラ
ッチ動作が終了すると、第１番目のドレインドライバ１
３０からスタートパルスが、第２番目のドレインドライ
バ１３０に入力され、第２番目のドレインドライバ１３
０におけるデータラッチ回路のラッチ動作が制御され
る。以下、同様にして、各ドレインドライバ１３０にお
けるデータラッチ回路のラッチ動作が制御され、誤った
表示データがデータラッチ回路に書き込まれるのを防止
している。

【００１７】表示制御装置１１０は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、各
ドレインドライバ１３０におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル１０のドレイン信
号線（Ｄ）に出力するための表示制御信号である出力タ
イミング制御用クロック（ＣＬ１）（以下、単にクロッ
ク（ＣＬ１）と称する。）を信号線１３２を介して各ド
レインドライバ１３０に出力する。

【００１８】また、表示制御装置１１０は、垂直同期信
号入力後に、第１番目のディスプレイタイミング信号が
入力されると、これを第１番目の表示ラインと判断して
信号線１４２を介してゲートドライバ１４０にフレーム
開始指示信号を出力する。

【００１９】さらに、表示制御装置１１０は、水平同期
信号に基づいて、１水平走査時間毎に、順次液晶表示パ
ネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を
印加するように、信号線１４１を介してゲートドライバ
１４０へ１水平走査時間周期のシフトクロックであるク
ロック（ＣＬ３）を出力する。これにより、液晶表示パ
ネル１０の各ゲート信号線（Ｇ）に接続された複数の薄
膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通
する。以上の動作により、液晶表示パネル１０に画像が
表示される。

【００２０】図１に示す電源回路１２０は、正電圧生成
回路１２１、負電圧生成回路１２２、コモン電極（対向
電極）電圧生成回路１２３、ゲート電極電圧生成回路１
２４から構成される。正電圧生成回路１２１、負電圧生
成回路１２２は、それぞれ直列抵抗分圧回路で構成さ
れ、正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）
を、負電圧生成回路１２２は負極性の５値の階調基準電
圧（Ｖ”５〜Ｖ”９）を出力する。この正極性の階調基
準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電
圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に
供給される。また、各ドレインドライバ１３０には、表
示制御装置１１０からの交流化信号（交流化タイミング
信号；Ｍ）も、信号線１３４を介して供給される。

【００２１】コモン電極電圧生成回路１２３はコモン電
極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧
生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート
電極に印加する駆動電圧（正のバイアス電圧および負の
バイアス電圧）を生成する。

【００２２】一般に、液晶層は、長時間同じ電圧（直流
電圧）が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。これを防止するために、このＴＦＴ
方式の液晶表示モジュールおいては、液晶層に印加する
電圧をある一定時間毎に交流化、即ち、コモン電極に印
加する電圧を基準にして、画素電極に印加する電圧を、
一定時間毎に正電圧側／負電圧側に変化させるようにし
ている。

【００２３】この液晶層に交流電圧を印加する駆動方法
として、コモン対称法とコモン反転法の２通りの方法が
知られている。コモン反転法とは、コモン電極に印加さ
れる電圧と画素電極に印加する電圧とを、交互に正、負
に反転させる方法である。また、コモン対称法とは、コ
モン電極に印加される電圧を一定とし、画素電極に印加
する電圧を、コモン電極に印加される電圧を基準にし
て、交互に正、負に反転させる方法である。このコモン
対称法は、画素電極（ＩＴＯ１）に印加される電圧の振
幅が、コモン反転法の場合に比べ２倍となり、しきい値
電圧が低い液晶が開発されないかぎり、低耐圧のドライ
バが使用できないと言う欠点があるが、低消費電力と表
示品質の点で優れているドット反転法あるいはＮライン
反転法が使用可能である。

【００２４】本実施の形態の液晶表示モジュールでは、
その駆動方法として、前記ドット反転法を使用してい
る。図４は、液晶表示モジュールの駆動方法として、ド
ット反転法を使用した場合において、ドレインドライバ
１３０からドレイン信号線（Ｄ）に出力される液晶駆動
電圧（即ち、画素電極（ＩＴＯ１）に印加される液晶駆
動電圧）の極性を説明するための図である。

【００２５】液晶表示モジュールの駆動方法として、ド
ット反転法を使用する場合に、図４に示すように、例え
ば、奇数フレームの奇数ラインでは、ドインドライバ１
３０から、奇数番目のドレイン信号線（Ｄ）に、コモン
電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯ
Ｍ）に対して負極性の液晶駆動電圧（図４では●で示
す）が、また、偶数番目のドレイン信号線（Ｄ）に、コ
モン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣ
ＯＭ）に対して正極生の液晶駆動電圧（図４では○で示
す）が印加される。さらに、奇数フレームの偶数ライン
では、ドインドライバ１３０から、奇数番目のドレイン
信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番
目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印
加される。また、各ライン毎の極性はフレーム毎に反転
され、即ち、図４に示すように、偶数フレームの奇数ラ
インでは、ドインドライバ１３０から、奇数番目のドレ
イン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧
が印加される。さらに、偶数フレームの偶数ラインで
は、ドインドライバ１３０から、奇数番目のドレイン信
号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目
のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加
される。このドット反転法を使用することにより、隣り
合うドレイン信号線（Ｄ）に印加される電圧が逆極性と
なるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ
（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消
し合い、消費電力を低減することができる。また、コモ
ン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大
きくならないため、コモン電極（ＩＴＯ２）の電圧レベ
ルが安定し、表示品質の低下を最小限に抑えることがで
きる。

【００２６】図５は、図１に示すドレインドライバ１３
０の一例の概略構成示すブロック図である。なお、ドレ
インドライバ１３０は、１個の半導体集積回路（ＬＳ
Ｉ）から構成される。同図において、正極性階調電圧生
成回路１５１ａは、正電圧生成回路１２１から入力され
る正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基
づいて、正極性の６４階調の階調電圧を生成し、電圧バ
スライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１
２２から入力される負極性の５値の階調基準電圧（Ｖ”
５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧
を生成し、電圧バスライン１５８ｂを介して出力回路１
５７に出力する。

【００２７】また、ドレインドライバ１３０の制御回路
１５２内のシフトレジスタ回路１５３は、表示制御装置
１１０から入力されるクロック（ＣＬ２）に基づいて、
入力レジスタ回路１５４のデータ取り込み用信号を生成
し、入力レジスタ回路１５４に出力する。入力レジスタ
回路１５４は、シフトレジスタ回路１５３から出力され
るデータ取り込み用信号に基づき、表示制御装置１１０
から入力されるクロック（ＣＬ２）に同期して、各色毎
６ビットの表示データを出力本数分だけラッチする。

【００２８】ストレージレジスタ回路１５５は、表示制
御装置１１０から入力されるクロック（ＣＬ１）に応じ
て、入力レジスタ回路１５４内の表示データをラッチす
る。このストレージレジスタ回路１５５に取り込まれた
表示データは、レベルシフト回路１５６を介して出力回
路１５７に入力される。出力回路１５７は、正極性の６
４階調の階調電圧、あるいは負極性の６４階調の階調電
圧に基づき、表示データに対応した１つの階調電圧（６
４階調の中の１つの階調電圧）を選択して、各ドレイン
信号線（Ｄ）に出力する。

【００２９】図６は、出力回路１５７の構成を中心に、
図５に示すドレインドライバ１３０の構成を説明するた
めのブロック図である。同図において、１５３は図５に
示す制御回路１５２内のシフトレジスタ回路、１５６は
図５に示すレベルシフト回路であり、また、データラッ
チ部２６５は、図５に示す入力レジスタ回路１５４とス
トレージレジスタ回路１５５とを表し、さらに、デコー
ダ部（階調電圧選択回路）２６１、アンプ回路対２６
３、アンプ回路対２６３の出力を切り替えるスイッチ部
（２）２６４が、図５に示す出力回路１５７を構成す
る。ここで、スイッチ部（１）２６２およびスイッチ部
（２）２６４は、交流化信号（Ｍ）に基づいて制御され
る。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、そ
れぞれ第１番目、第２番目、第３番目、第４番目、第５
番目、第６番目のドレイン信号線（Ｄ）を示している。

【００３０】図６に示すドインドライバ１３０において
は、スイッチ部（１）２６２により、データラッチ部２
６５（より詳しくは、図５に示す入力レジスタ１５４）
に入力されるデータ取り込み用信号を切り替えて、各色
毎の表示データを各色毎の隣合うデータラッチ部２６５
に入力する。

【００３１】デコーダ部２６１は、階調電圧生成回路１
５１ａから電圧バスライン１５８ａを介して出力される
正極性の６４階調の階調電圧の中から、各データラッチ
部２６５（より詳しくは、図５に示すストレージレジス
タ１５５）から出力される表示用データに対応する正極
性の階調電圧を選択する高電圧用デコーダ回路２７８
と、階調電圧生成回路１５１ｂから電圧バスライン１５
８ｂを介して出力される負極性の６４階調の階調電圧の
中から、各データラッチ部２６５から出力される表示用
データに対応する負極性の階調電圧を選択する低電圧用
デコーダ回路２７９とから構成される。この高電圧用デ
コーダ回路２７８と低電圧用デコーダ回路２７９とは、
隣接するデータラッチ部２６５毎に設けられる。

【００３２】アンプ回路対２６３は、高電圧用アンプ回
路２７１と低電圧用アンプ回路２７２とにより構成され
る。高電圧用アンプ回路２７１には高電圧用デコーダ回
路２７８で生成された正極性の階調電圧が入力され、高
電圧用アンプ回路２７１は正極性の階調電圧を出力す
る。低電圧用アンプ回路２７２には低電圧用デコーダ回
路２７９で生成された負極性の階調電圧が入力され、低
電圧用アンプ回路２７２は負極性の階調電圧を出力す
る。

【００３３】ドット反転法では、隣接する各色の階調電
圧は互いに逆極性となり、また、アンプ回路対２６３の
高電圧用アンプ回路２７１および低電圧用アンプ回路２
７２の並びは、高電圧用アンプ回路２７１→低電圧用ア
ンプ回路２７２→高電圧用アンプ回路２７１→低電圧用
アンプ回路２７２となるので、スイッチ部（１）２６２
により、データラッチ部１６５に入力されるデータ取り
込み用信号を切り替えて、各色毎の表示データを、各色
毎の隣り合うデータラッチ部２６５に入力し、それに合
わせて、高電圧用アンプ回路２７１あるいは低電圧用ア
ンプ回路２７２から出力される出力電圧をスイッチ部
（２）２６４により切り替え、各色毎の階調電圧が出力
されるドレイン信号線（Ｄ）、例えば、第１番目のドレ
イン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ
４）とに出力することにより、各ドレイン信号線（Ｄ）
に正極性あるいは負極性の階調電圧を出力することが可
能となる。

【００３４】図７は、図６に示すスイッチ部（２）２６
４の一スイッチ回路の回路構成を示す回路図である。同
図に示すように、図６に示すスイッチ部（２）２６４の
一スイッチ回路は、高電圧用アンプ回路２７１とｎ番目
のドレイン信号（Ｙｎ）との間に接続されるＰＭＯＳト
ランジスタ（ＰＭ１）と、高電圧用アンプ回路２７１と
（ｎ＋３）番目のドレイン信号（Ｙｎ＋１）との間に接
続されるＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用
アンプ回路２７２と（ｎ＋３）番目のドレイン信号（Ｙ
ｎ＋３）との間に接続されるＮＭＯＳトランジスタ（Ｎ
Ｍ１）と、低電圧用アンプ回路２７２とｎ番目のドレイ
ン信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジ
スタ（ＮＭ２）とを有する。

【００３５】ＰＭＯＳトランジスタ（ＰＭ１）のゲート
電極には、インバータ（ＩＮＶ）で反転されたノア回路
（ＮＯＲ１）の出力が、また、ＰＭＯＳトランジスタ
（ＰＭ２）のゲート電極には、インバータ（ＩＮＶ）で
反転されたノア回路（ＮＯＲ２）の出力が、それぞれレ
ベルシフト回路（ＬＳ）でレベルシフトされて入力され
る。同様に、ＮＭＯＳトランジスタ（ＮＭ１）のゲート
電極には、インバータ（ＩＮＶ）で反転されたナンド回
路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳトランジス
タ（ＮＭ２）のゲート電極には、インバータ（ＩＮＶ）
で反転されたナンド回路（ＮＡＮＤ１）の出力が、それ
ぞれレベルシフト回路（ＬＳ）でレベルシフトされて入
力される。ここで、ナンド回路（ＮＡＮＤ１）とノア回
路（ＮＯＲ１）には、交流化信号（Ｍ）が、ナンド回路
（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、イン
バータ（ＩＮＶ）で反転された交流化信号（Ｍ）が入力
される。また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）
には、出力イネーブル信号（ＥＮＢ）が、ノア回路（Ｎ
ＯＲ１，ＮＯＲ２）には、インバータ（ＩＮＶ）で反転
された出力イネーブル信号（ＥＮＢ）が入力される。表
１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）とノア回
路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時の各Ｍ
ＯＳトランジスタ（ＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２）
のオン・オフ状態を示す。

【００３６】

【表１】

【００３７】表１から分かるように、出力イネーブル信
号（ＥＮＢ）がＬｏｗレベル（以下、Ｌレベル）の時
に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈ
レベル（以下、Ｈレベル）、ノア回路（ＮＯＲ１，ＮＯ
Ｒ２）はＬレベルとなり、各ＭＯＳトランジスタ（ＰＭ
１，ＰＭ２，ＮＭ１，ＮＭ２）はオフ状態となる。走査
ラインの切り替わり時には、高電圧用アンプ回路２７１
と低電圧用アンプ回路２７２とも不安定の状態にある。
この出力イネーブル信号（ＥＮＢ）は、走査ラインの切
り替わり期間内に、各アンプ回路（２７１，２７２）の
出力が、各ドレイン信号線（Ｄ）に出力されるのを防止
するために設けられている。なお、本実施の形態では、
この出力イネーブル信号（ＥＮＢ）として、クロック
（ＣＬ１）の反転信号を使用しているが、クロック（Ｃ
Ｌ２）をカウントする等して内部で生成することも可能
である。

【００３８】また、表１から分かるように、出力イネー
ブル信号（ＥＮＢ）がＨレベルの時には、交流化信号
（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド
回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬ
レベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬ
レベルとなる。これにより、ＰＭＯＳトランジスタ（Ｐ
Ｍ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあ
るいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮ
ＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとな
り、高電圧用アンプ回路２７１の出力はドレイン信号線
（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はド
レイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路
２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用ア
ンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に
出力される。

【００３９】ここで、本実施の形態の液晶表示モジュー
ル（ＬＣＭ）では、各画素の液晶層に印加される階調電
圧の電圧範囲は、負極性側で０〜５Ｖ、正極性側で５〜
１０Ｖであり、したがって、低電圧用アンプ回路２７２
からは０〜５Ｖの負極性の階調電圧が出力され、高電圧
用アンプ回路２７１からは５〜１０Ｖの正極性の階調電
圧が出力される。この場合に、例えば、ＰＭＯＳトラン
ジスタ（ＰＭ１）がオフで、ＮＭＯＳトランジスタ（Ｎ
Ｍ２）がオンの場合に、ＰＭＯＳトランジスタ（ＰＭ
１）のソース・ドレイン間には、最大１０Ｖの電圧が印
加される。そのため、各ＭＯＳトランジスタ（ＰＭ１，
ＰＭ２，ＮＭ１，ＮＭ２）は、ソース・ドレイン間耐圧
が１０Ｖの高耐圧ＭＯＳトランジスタが使用される。

【００４０】近年、ＴＦＴ方式の液晶表示モジュール等
の液晶表示装置においては、液晶表示パネル１０が大型
化、高解像度化が進み、液晶表示パネル１０の表示画面
サイズが大きくなる傾向にあり、さらに、６４階調表示
から２５６階調表示へとより多階調表示が進みつつあ
る。これに伴い、ドレインドライバ１３０は、薄膜トラ
ンジスタ（ＴＦＴ）に対する高速な充電特性が要求さ
れ、ドレインドライバ１３０において、単純に階調電圧
を選択し、直接ドレイン信号（Ｄ）出力する方法では前
記要求を満足することが困難となっている。そのため、
ドレインドライバ１３０の最終段にアンプ回路を設け、
当該アンプ回路を介して、階調電圧をドレイン信号線
（Ｄ）に出力する方法が主流となっている。図６に示す
高電圧用アンプ回路２７１、および低電圧用アンプ回路
２７２は、前記した理由により設けられるものであり、
従来、この高電圧用アンプ回路２７１、および低電圧用
アンプ回路２７２としては、例えば、図８に示すよう
な、オペアンプ（ＯＰ）の反転入力端子（−）と出力端
子とが直結され、その非反転入力端子（＋）が入力端子
とされるボルテージホロワ回路で構成される。また、低
電圧用アンプ回路２７２に使用されるオペアンプ（Ｏ
Ｐ）は、例えば、図９に示すような差動増幅回路で構成
され、さらに、高電圧用アンプ回路２７１に使用される
オペアンプ（ＯＰ）は、例えば、図１０に示すような差
動増幅回路で構成される。

【００４１】しかしながら、一般に、前記オペアンプ
（ＯＰ）はオフセット電圧（Ｖｏｆｆ）を有している。
前記オペアンプ（ＯＰ）の基本増幅回路が、例えば、図
９または図１０に示す差動増幅回路により構成されるも
のである場合には、前記オフセット電圧（Ｖｏｆｆ）
は、図９または図１０に示す差動増幅回路における、入
力段のＰＭＯＳトランジスタ（ＰＭ５１，５２）または
ＮＭＯＳトランジスタ（ＮＭ６１，６２）、あるいは能
動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６
３，６４）またはＰＭＯＳトランジスタ（ＰＭ５３，５
４）の対称性の微妙なアンバランスが原因で発生する。
前記入力段のＰＭＯＳトランジスタ（ＰＭ５１，５２）
またはＮＭＯＳトランジスタ（ＮＭ６１，６２）、ある
いは能動負荷回路を構成するＮＭＯＳトランジスタ（Ｎ
Ｍ６３，６４）またはＰＭＯＳトランジスタ（ＰＭ５
３，５４）の対称性の微妙なアンバランスは、製造工程
におけるイオン打ち込み／イオン注入工程、またはホト
リソグラフィ工程のばらつきにより、ＭＯＳトランジス
タのしきい値電圧（Ｖｔｈ）、またはＭＯＳトランジス
タのゲート幅／ゲート長（Ｗ／Ｌ）等が変化してしまう
ことに起因しているが、工程管理を厳しくしても前記オ
フセット電圧（Ｖｏｆｆ）を零にすることは不可能であ
る。

【００４２】そして、図１１に示すように、前記オペア
ンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有してい
ない理想的なオペアンプであれば、入力電圧（Ｖｉｎ）
と出力電圧（Ｖｏｕｔ）とは等しくなる（Ｖｉｎ＝Ｖｏ
ｕｔ）に対して、前記オペアンプ（ＯＰ）がオフセット
電圧（Ｖｏｆｆ）を有している場合には、入力電圧（Ｖ
ｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくならず、出力
電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）にオフセット電
圧（Ｖｏｆｆ）が加算（Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ）
されたものとなる。なお、図１１は、オフセット電圧
（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図
であり、図１１において、ＲＯＰはオフセット電圧（Ｖ
ｏｆｆ）を有していない理想的なオペアンプ、ＶＯＳ
は、その電圧値がオセット電圧（Ｖｏｆｆ）と等しい電
圧源である。

【００４３】したがって、ドレインドライバの出力回路
（図５に示す１５７）の高電圧用アンプ回路（図６に示
す２７１）、および低電圧用アンプ回路（図６に示す２
７２）として、前記図８に示すボルテージホロワ回路を
使用する従来の液晶表示モジュールでは、ボルテージホ
ロワ回路の入力電圧と出力電圧とが一致せず、ボルテー
ジホロワ回路からドレインド信号線（Ｄ）に出力される
液晶駆動電圧は、ボルテージホロワ回路に入力される階
調電圧に、オペアンプのオフセット電圧が加算されたも
のとなる。これにより、従来の液晶表示モジュールで
は、液晶表示パネルに表示される表示画面中に、黒また
は白の縦筋が発生し、表示品質を著しく損なわせるとい
う問題点があった。

【００４４】以下、この黒または白の縦筋が発生する理
由について詳細に説明する。図１２は、オフセット電圧
（Ｖｏｆｆ）がある場合、およびオフセット電圧（Ｖｏ
ｆｆ）がない場合に、ドレイン信号線（Ｄ）（または画
素電極（ＩＴＯ１））に印加される液晶駆動電圧を説明
するための図である。同図に示すＡの領域が、オフセッ
ト電圧（Ｖｏｆｆ）がない場合に、ドレイン信号線
（Ｄ）に印加される正極性および負極性の液晶駆動電圧
を示し、この場合には、画素の輝度は階調電圧に対応す
る通常の輝度となる。また、同図に示すＢの領域が、マ
イナス（−）のオフセット電圧（Ｖｏｆｆ）がある場合
に、ドレイン信号線（Ｄ）に印加される正極性および負
極性の液晶駆動電圧を示し、この場合には、画素に印加
される駆動電圧は、オフセット電圧（Ｖｏｆｆ）の分だ
け低くなるので、画素の輝度は、液晶表示パネルがノー
マリホワイトタイプの液晶表示パネルであれば、階調電
圧に対応する通常の輝度より白くなる。さらに、同図に
示すＣの領域が、プラス（＋）のオフセット電圧（Ｖｏ
ｆｆ）がある場合に、ドレイン信号線（Ｄ）に印加され
る正極性および負極性の液晶駆動電圧を示し、この場合
には、画素に印加される駆動電圧は、オフセット電圧
（Ｖｏｆｆ）の分だけ高くなるので、画素の輝度は、液
晶表示パネルがノーマリホワイトタイプの液晶表示パネ
ルであれば、階調電圧に対応する通常の輝度より黒くな
る。ここで、図６に示すドレインドライバ１３０におい
て、Ｙ１およびＹ４のドレイン信号線（Ｄ）に接続され
る高電圧用アンプ回路２７１がプラス（＋）のオフセッ
ト電圧（Ｖｏｆｈ）、および、Ｙ１およびＹ４のドレイ
ン信号線（Ｄ）に接続される低電圧用アンプ回路２７２
がマイナス（−）のオフセット電圧（Ｖｏｆｌ）を持
ち、また、Ｙ２およびＹ５のドレイン信号線（Ｄ）に接
続される高電圧用アンプ回路２７１および低電圧用アン
プ回路２７２と、Ｙ３およびＹ６のドレイン信号線
（Ｄ）に接続される高電圧用アンプ回路２７１および低
電圧用アンプ回路２７２とが、共にオフセット電圧（Ｖ
ｏｆｆ）を持たないものであり、さらに、Ｙ１〜Ｙ４の
ドレイン信号線（Ｄ）に同一の階調電圧を印加するもの
とすると、その時に、Ｙ１〜Ｙ４ドレイン信号線（Ｄ）
に接続される画素の輝度は、図１３（ａ）に示すように
なり、液晶表示パネルがノーマリホワイトタイプの液晶
表示パネルであれば、液晶表示パネルの表示画像中に黒
の縦筋が生じる。

【００４５】また、容易に理解できるように、前記条件
下で、Ｙ１およびＹ４のドレイン信号線（Ｄ）に接続さ
れる高電圧用アンプ回路２７１がマイナス（−）のオフ
セット電圧（Ｖｏｆｈ）、および、Ｙ１およびＹ４のド
レイン信号線（Ｄ）に接続される低電圧用アンプ回路２
７２がプラス（＋）のオフセット電圧（Ｖｏｆｌ）を持
つ場合には、液晶表示パネルの表示画像中に白の縦筋が
生じることになる。

【００４６】この場合に、Ｙ１およびＹ４のドレイン信
号線（Ｄ）に接続される高電圧用アンプ回路２７１およ
び低電圧用アンプ回路２７２が、同一のプラス（＋）、
あるいはマイナス（−）のオフセット電圧（Ｖｏｆｈ，
Ｖｏｆｌ）を持つ場合には、図１３（ｂ）に示すよう
に、Ｙ１およびＹ４のドレイン信号線（Ｄ）に接続され
る画素は、１フレーム目では階調電圧に対応する通常の
輝度より黒く、また、２フレーム目では階調電圧に対応
する通常の輝度より白くなる。これにより、Ｙ１および
Ｙ４のドレイン信号線（Ｄ）に接続される画素の輝度
は、２フレーム毎に相殺されるので、液晶表示パネルの
表示画像中に白または黒の縦筋は目立たなくなる。しか
しながら、オペアンプのオフセット電圧（Ｖｏｆｆ）
は、各オペアンプ毎にランダムに発生するものであり、
２つのオペアンプのオフセット電圧（Ｖｏｆｈ，Ｖｏｆ
ｌ）が同一になることは極めて稀であり、２つのオペア
ンプのオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）が同一に
なることは通常あり得ない。

【００４７】このように、従来の液晶表示モジュールで
は、各ドレイン信号線（Ｄ）に接続されるアンプ回路の
オフセット電圧（Ｖｏｆｆ）により、液晶表示パネルの
表示画面中に白または黒の縦筋が発生するという問題点
があった。また、オフセットキャンセラ回路も知られて
いるが、このオフセットキャンセラ回路はスイッチドキ
ャパシタ回路を用いているため、フィードスルーによる
階調電圧の誤差発生、容量部の面積増、容量充電時間に
よる高速化が制限されるなどの問題点があった。

【００４８】図１４は、本実施の形態のドレインドライ
バ１３０における低電圧用アンプ回路２７２の基本回路
構成を示す回路図、図１５は、本実施の形態のドレイン
ドライバ１３０における高電圧用アンプ回路２７１の基
本回路構成を示す回路図である。図１４に示す本実施の
形態の低電圧用アンプ回路２７２は、図９に示す差動増
幅回路に、入力段のＰＭＯＳトランジスタ（ＰＭ５１）
のゲート電極（制御電極）を、（＋）入力端子あるいは
（−）入力端子に接続するスイッチングトランジスタ
（ＮＡ１，ＮＢ１）と、入力段のＰＭＯＳトランジスタ
（ＰＭ５２）のゲート電極を、（＋）入力端子あるいは
（−）入力端子に接続するスイッチングトランジスタ
（ＮＡ２，ＮＢ２）と、出力段のＮＭＯＳトランジスタ
（ＮＭ６５）のゲート電極を、入力段のＰＭＯＳトラン
ジスタ（ＰＭ５１）のドレイン電極（第２の電極）、あ
るいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のド
レイン電極に接続するスイッチングトランジスタ（ＮＡ
３，ＮＢ３）と、能動負荷回路を構成するＮＭＯＳトラ
ンジスタ（ＮＭ６３，ＮＭ６４）のゲート電極を、入力
段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電
極、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５
２）のドレイン電極に接続するスイッチングトランジス
タ（ＮＡ４，ＮＢ４）を付加したものである。図１５に
示す本実施の形態の高電圧用アンプ回路２７１は、図１
４に示す低電圧用アンプ回路２７２と同様、図１０に示
す差動増幅回路に、スイッチングトランジスタ（ＰＡ１
〜ＰＡ４，ＰＢ１〜ＰＢ４）を付加したものである。こ
こで、スイッチングトランジスタ（ＮＡ１〜ＮＡ４，Ｐ
Ａ１〜ＰＡ４）のゲート電極には、制御信号（Ａ）が印
加され、また、スイッチングトランジスタ（ＮＢ１〜Ｎ
Ｂ４，ＰＢ１〜ＰＢ４）のゲート電極には、制御信号
（Ｂ）が印加される。

【００４９】図１４に示す本実施の形態の低電圧用アン
プ回路２７２において、制御信号（Ａ）がＨレベル、制
御信号（Ｂ）がＬレベルの場合の回路構成を図１６に、
また、制御信号（Ａ）がＬレベル、制御信号（Ｂ）がＨ
レベルの場合の回路構成を図１７に示す。なお、図１
６、図１７には、図１６、図１７に示すアンプ回路を、
一般のオペアンプ記号を使用して表現した場合の回路構
成も合わせて図示してある。この図１６および図１７か
ら理解できるように、本実施の形態の低電圧用アンプ回
路２７２では、入力電圧（Ｖｉｎ）が印加される入力段
のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還
される入力段のＭＯＳトランジスタとを交互に切り替え
るようにしたものである。それにより、図１６の回路構
成では、下記（１）式に示すように、出力電圧（Ｖｏｕ
ｔ）は、入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆ
ｆ）が加算されたものとなる。

【００５０】

【数１】 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ ・・・・・・・・・・・・・・ （１） また、図１７の回路構成では、下記（２）式に示すよう
に、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）から
オフセット電圧（Ｖｏｆｆ）が減算されたものとなる。

【００５１】

【数２】 Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ ・・・・・・・・・・・・・・ （２） 図１８は、本実施の形態のドレインドライバ１３０の出
力段の構成を示す図であり、図１９は、本実施の形態の
ドレインドライバ１３０の動作を説明するためのタミン
グチャートである。図１９に示す出力電圧は、Ｖｏｆｈ
のオフセット電圧を持つ高電圧用アンプ回路２７１と、
Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２
７２とに接続されるドレイン信号線（Ｄ）に対して、当
該高電圧用アンプ回路２７１および低電圧用アンプ回路
２７２から出力される出力電圧を示すものであり、この
出力電圧において、ＶＨは高電圧用アンプ回路２７１が
オフセット電圧を持たない時に、高電圧用アンプ回路２
７１から出力される正規の階調電圧、ＶＬは低電圧用ア
ンプ回路２７２がオフセット電圧を持たない時に、低電
圧用アンプ回路２７２から出力される正規の階調電圧で
ある。

【００５２】また、図１９のタイムチャートに示すよう
に、図１８に示す制御回路１５２から出力される制御信
号（Ａ）および制御信号（Ｂ）は、２フレーム毎にその
位相が反転される。したがって、図１９に示すように、
Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２
７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アン
プ回路２７２とに接続されるドレイン信号線（Ｄ）に
は、１フレーム目の１ライン目に、高電圧用アンプ回路
２７１から（ＶＨ＋Ｖｏｆｈ）の電圧が出力されるが、
３フレーム目の１ライン目に、高電圧用アンプ回路２７
１から（ＶＨ−Ｖｏｆｈ）の電圧が出力されるので、対
応する画素において、高電圧用アンプ回路２７１のオフ
セット電圧（Ｖｏｆｈ）により生じる輝度の上昇および
減少は相殺される。また、２フレーム目の１ライン目
に、低電圧用アンプ回路２７２から（ＶＬ＋Ｖｏｆｌ）
の電圧が出力されるが、４フレーム目の１ライン目に、
低電圧用アンプ回路２７２から（ＶＬ−Ｖｏｆｌ）の電
圧が出力されるので、対応する画素において、低電圧用
アンプ回路２７２のオフセット電圧（Ｖｏｆｌ）により
生じる輝度の上昇および減少は相殺される。これによ
り、図２０に示すように、高電圧用アンプ回路２７１お
よび低電圧用アンプ回路２７２のオフセット電圧（Ｖｏ
ｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少
は、連続する４フレーム毎に相殺されるので、図１９に
示す出力電圧が印加される画素の輝度は、階調電圧に対
応する通常の輝度となる。

【００５３】なお、前記図１９に示すタイムチャートで
は、制御信号（Ａ）および制御信号（Ｂ）の位相を、２
フレーム毎に反転するようにしたが、制御信号（Ａ）お
よび制御信号（Ｂ）の位相を、各フレーム内で２ライン
毎、かつ２フレーム毎に反転させるようにしてもよい。
この場合の画素の輝度を、図２１、図２２に示す。図２
１は、制御信号（Ａ）がＨレベルの時に、高電圧用アン
プ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）
を、低電圧用アンプ回路２７２が（＋）のオフセット電
圧（Ｖｏｆｌ）を持つ場合であり、また、図２２は、制
御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２
７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧
用アンプ回路２７２が（−）のオフセット電圧（Ｖｏｆ
ｌ）を持つ場合である。いずれの場合においても、高電
圧用アンプ回路２７１および低電圧用アンプ回路２７２
のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる
輝度の上昇および減少は、連続する４フレーム毎に相殺
されるので、画素の輝度は、階調電圧に対応する通常の
輝度となる。しかしながら、制御信号（Ａ）および制御
信号（Ｂ）の位相を、各フレーム内で２ライン毎に反転
させることにより、図２１、図２２に示すように、列方
向の画素の輝度は、２ライン毎に、黒→白（または白→
黒）と変化するので、より液晶表示パネル１０に表示さ
れる表示画面中に縦筋が目立たなくなる。なお、図２１
または図２２では、１フレーム内で２ライン毎に制御信
号（Ａ）および制御信号（Ｂ）の位相を反転させて列方
向の画素の輝度を変化させ、それにより縦筋を目立たな
くしているが、２ライン毎でなくてもよいことはいうま
でもない。

【００５４】以下、本実施の形態において、制御信号
（Ａ）、および制御信号（Ｂ）を生成する方法を説明す
る。図２３は、本実施の形態のドレインドライバ１３０
内の制御回路１５２内の要部回路構成を示すブロック図
である。同図に示すように、本実施の形態のドレインド
ライバ１３０内の制御回路１５２内には、シフトレジス
タ１５３、制御信号生成回路４００、フレーム認識信号
生成回路４１０、シフトクロックイネーブル信号生成回
路４２０、シフト用クロック生成回路４３０、パルス生
成回路４４０、およびパルス選択回路４５０が設けられ
る。

【００５５】図２４は、図２３に示す制御信号生成回路
４００の回路構成を示す回路図であり、図２５は、図２
４に示す制御信号生成回路４００の動作を説明するため
のタイムチャートである。制御信号生成回路４００には
クロック（ＣＬ１）が入力される。このクロック（ＣＬ
１）は、図２５に示すように、Ｄ型フリップ・フロップ
回路（Ｆ１）で２分周されてクロック（ＨＣＬ１）とな
り、さらに、このクロック（ＨＣＬ１）はＤ型フリップ
・フロップ回路（Ｆ２）で２分周されて、クロック（Ｃ
Ｌ１）が４分周されたクロック（ＱＣＬ１）となる。ま
た、この制御信号生成回路には、各フレームを認識する
ためのフレーム認識信号（ＦＬＭＮ）が入力される。な
お、このフレーム認識信号（ＦＬＭＮ）の生成方法につ
いては後述する。フレーム認識信号（ＦＬＭＮ）は、イ
ンバータ（ＩＮＶ）で反転されて信号（ＦＬＭＩＰ）と
なる。この信号（ＦＬＭＩＰ）は、図２５に示すよう
に、Ｄ型フリップ・フロップ回路（Ｆ３）で２分周され
て信号（ＨＣＬ１）となり、さらに、この信号（ＨＣＬ
１）は、Ｄ型フリップ・フロップ回路（Ｆ４）で２分周
されて、フレーム認識信号（ＦＬＭＮ）が４分周された
信号（ＱＦＬＭ）となる。そして、クロック（ＱＣＬ
１）と、信号（ＱＦＬＭ）とは、排他的論理和回路（Ｅ
ＸＯＲ１）に入力され、排他的論理和回路（ＥＸＯＲ
１）から信号（ＣＨＯＰＡ）が出力され、また、この信
号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）で反転するこ
とにより信号（ＣＨＯＰＢ）が生成される。この信号
（ＣＨＯＰＡ，ＣＨＯＰＢ）はレベルシフト回路でレベ
ルシフトされて制御信号（Ａ）および制御信号（Ｂ）と
なる。

【００５６】これにより、制御信号（Ａ）および制御信
号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２
フレーム毎に反転させることができる。なお、制御信号
（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に
反転させる場合には、フレーム認識信号（ＦＬＭＮ）を
４分周した信号（ＱＦＬＭ）を、信号（ＣＨＯＰＡ）と
し、また、この信号（ＣＨＯＰＡ）をインバータ（ＩＮ
Ｖ）で反転して信号（ＣＨＯＰＢ）とすればよい。この
場合には、図２４に示す制御信号生成回路４００におい
て、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）、およ
び排他的論理和回路（ＥＸＯＲ１）は必要としない。ま
た、この制御信号生成回路４００では、Ｄ型フリップ・
フロップ回路（Ｆ１，Ｆ２）は、フレーム認識信号（Ｆ
ＬＭＮ）で初期化される。一方、Ｄ型フリップ・フロッ
プ回路（Ｆ３，Ｆ４）は、ＰＯＲＮ信号生成回路４０１
からの信号（ＰＯＲＮ）で初期化される。このＰＯＲＮ
信号生成回路４０１は、高電圧の電源電圧（ＶＤＤ）を
分圧する分圧回路４０２と、この分圧回路４０２の出力
が入力されるインバータ回路群４０３とで構成される。
この電源電圧（ＶＤＤ）は、図１に示す電源回路１２０
内のＤＣ／ＤＣコンバータ（図示せず）で生成される電
圧であり、この電源電圧（ＶＤＤ）は、液晶表示モジュ
ールに電源が投入された時点からしばらくして立ち上が
る。したがって、液晶表示モジュールの電源投入後、こ
のＰＯＲＮ信号生成回路４０１の信号（ＰＯＲＮ）は、
しばらくの間Ｌレベルとなるので、Ｄ型フリップ・フロ
ップ回路（Ｆ３，Ｆ４）は、液晶表示モジュールの電源
投入時に確実に初期化されることになる。

【００５７】次に、本実施の形態において、フレーム認
識信号（ＦＬＭＮ）を生成する方法を説明する。前記フ
レーム認識信号（ＦＬＭＮ）を生成するには、フレーム
の切り替わりを認識するための信号が必要である。そし
て、前記ゲートドライバ１４０には、表示制御装置１１
０からフレーム開始指示信号が出力されるので、このフ
レーム開始指示信号をドレインドライバ１３０にも入力
するようにすれば、容易にフレーム認識信号（ＦＬＭ
Ｎ）を生成することが可能となる。しかしながら、この
方法では、ドレインドライバ１３０を構成する半導体集
積回路（半導体チップ）の入力ピン数を増加させる必要
があり、これにより、プリント配線基板の配線パターン
を変更する必要がある。そして、プリント配線基板の配
線パターンの変更に伴い、液晶表示モジュールが発する
高周波ノイズ特性が変化し、ＥＭＩ（ｅｌｅｃｔｒｏｍ
ａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ）レベル低下
等が懸念される。さらに、半導体集積回路の入力ピン数
を増加させることは、入力ピンのコンパチビリティがな
くなる。

【００５８】そのため、本実施の形態では、表示制御装
置１１０からドレインドライバ１３０に出力するスター
トパルスのパルス幅を、各フレーム毎に、フレーム内で
最初のスタートパルス（以下、フレーム用スタートパル
スと称する。）と、それ以外のスタートパルス（以下、
フレーム内スタートパルスと称する。）とで異ならせ、
それにより、各フレームの切り替わりを認識し、フレー
ム認識信号（ＦＬＭＮ）を生成するようにしている。

【００５９】図２６は、図２３に示すフレーム認識信号
生成回路４１０の回路構成を示す回路図であり、図２７
は、図２６に示すフレーム認識信号生成回路４１０の動
作を説明するためのタイムチャートである。本実施の形
態では、フレーム用スタートパルスは、クロック信号
（ＣＬ２）の４周期分のパルス幅、フレーム内スタート
パルスは、クロック信号（ＣＬ２）の１周期分のパルス
幅を持つものとする。図２６において、Ｄ型フリップ・
フロップ回路（Ｆ１１〜Ｆ１３）は、クロック信号入力
端子にクロック（ＣＬ２）が入力される。したがって、
スタートパルスは、クロック（ＣＬ２）に同期してＤ型
フリップ・フロップ回路（Ｆ１１）にラッチされ、信号
（ＳＴＥＩＯ）となる。この信号（ＳＴＥＩＯ）は、ク
ロック（ＣＬ２）に同期してＤ型フリップ・フロップ回
路（Ｆ１２）にラッチされ、信号（Ｑ１）となり、さら
に、この信号（Ｑ１）は、クロック（ＣＬ２）に同期し
てＤ型フリップ・フロップ回路（Ｆ１３）にラッチさ
れ、信号（Ｑ２）となる。この信号（Ｑ２）は、Ｄ型フ
リップ・フロップ回路（Ｆ１４）のクロック信号入力端
子に入力され、また、Ｄ型フリップ・フロップ回路（Ｆ
１４）のデータ入力端子（Ｄ）には、信号（ＳＴＥＩ
Ｏ）が入力される。したがって、スタートパルスがクロ
ック信号（ＣＬ２）の４周期分のパルス幅を持つフレー
ム用スタートパルスであれば、このＤ型フリップ・フロ
ップ回路（Ｆ１４）のＱ出力はＨレベルとなる。ここ
で、Ｄ型フリップ・フロップ回路（Ｆ１４）のＱ出力
が、次ドレインドライバ用のスタートパルス選択信号
（ＦＳＴＥＮＢＰ）となるので、スタートパルス選択信
号（ＦＳＴＥＮＢＰ）はＨレベルとなる。また、Ｄ型フ
リップ・フロップ回路（Ｆ１４）のＱ出力と、信号（Ｓ
ＴＥＩＯ）とは、ナンド回路（ＮＡＮＤ１１）に入力さ
れ、このナンド回路（ＮＡＮＤ１１）の出力が、フレー
ム認識信号（ＦＬＭＮ）となるので、フレーム認識信号
（ＦＬＭＮ）は、クロック（ＣＬ２）の２周期分だけＬ
レベルとなる。一方、スタートパルスがクロック信号
（ＣＬ２）の１周期分のパルス幅を持つフレーム内スタ
ートパルスであれば、このＤ型フリップ・フロップ回路
（Ｆ１４）のＱ出力はＬレベルとなる。これにより、ス
タートパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルと
なり、また、フレーム認識信号（ＦＬＭＮ）は、Ｈレベ
ルを維持する。

【００６０】なお、各Ｄ型フリップ・フロップ回路（Ｆ
１１〜Ｆ１４）は、信号（ＲＥＳＥＴＮ）により初期化
される。本実施の形態においては、この信号（ＲＥＳＥ
ＴＮ）として、クロック（ＣＬ１）の反転信号を使用し
ている。また、本実施の形態では、フレーム用スタート
パルスは、クロック信号（ＣＬ２）の４周期分のパルス
幅を持つ場合について説明したが、これに限定されるも
のではなく、フレーム用スタートパルスが入力された時
にのみ、所定期間Ｌレベルとなるフレーム認識信号（Ｆ
ＬＭＮ）が生成可能であれば、フレーム用スタートパル
スのパルス幅は任意に設定可能である。

【００６１】本実施の形態において、第１番目のドレイ
ンドライバ１３０には、表示制御装置１１０からフレー
ム用スタートパルスおよびフレーム内スタートパルスが
入力され、前記した動作が行われる。しかし、第２番目
以降のドレインドライバ１３０には、表示制御装置１１
０からフレーム用スタートパルスおよびフレーム内スタ
ートパルスが入力されないので、第２番目以降のドレイ
ンドライバ１３０においても、前記した動作を行わせる
ためには、入力されるスタートパルスと同じパルス幅を
持つパルスをスタートパルスとして、次ドレインドライ
バ１３０へ出力する必要がある。そのため、本実施の形
態では、図２３に示すパルス生成回路４４０で、クロッ
ク信号（ＣＬ２）の４周期分のパルス幅を持つフレーム
用スタートパルスを生成し、入力されるスタートパルス
がフレーム用スタートパルスである場合に、当該パルス
生成回路４４０で生成されたフレーム用スタートパルス
を次ドレインドライバ１３０へ送出するようにしてい
る。

【００６２】以下、ドレインドライバ１３０内で、フレ
ーム用スタートパルスおよびフレーム内スタートパルス
を生成する方法について説明する。図２８は、図２３に
示す本実施の形態のドレインドライバ１３０内の制御回
路１５２の動作を説明するためのタイムチャートであ
る。図２８に示すように、シフトクロックイネーブル信
号生成回路４２０は、スタートパルスが入力されると、
Ｈレベルのイネーブル信号（ＥＥＮＢ）をシフト用クロ
ック生成回路４３０に出力する。これにより、シフト用
クロック生成回路４３０は、クロック（ＣＬ２）に同期
したシフト用クロックを生成し、シフトレジスタ回路１
５３に出力する。シフトレジスタ回路１５３回路の各フ
リップ・フロップ回路は、データ取り込み用信号（ＳＦ
Ｔ１〜ＳＦＴｎ＋３）を順次出力し、これにより、入力
レジスタ１５４に表示データがラッチされる。また、Ｓ
ＦＴｎのデータ取り込み用信号は、クロック（ＣＬ２）
の１周期分のパルス幅を持つ、次段のドレインドライバ
１３０のフレーム内スタートパルスとなる。ここで、Ｓ
ＦＴ１〜ＳＦＴｎのデータ取り込み用信号は、入力レジ
スタ１５４に１番目〜ｎ番目の表示データをラッチする
ために使用されるが、ＳＦＴｎ＋１〜ＳＦＴｎ＋３のデ
ータ取り込み用信号は、入力レジスタ１５４に表示デー
タをラッチするためには使用されない。このＳＦＴｎ＋
１〜ＳＦＴｎ＋３のデータ取り込み用信号は、次段のド
レインドライバ１３０のフレーム用スタートパルスを生
成するために使用される。即ち、図２８に示すように、
クロック生成回路４５０で、ＳＦＴｎ〜ＳＦＴｎ＋３の
データ取り込み用信号に基づき、クロック（ＣＬ２）の
４周期分のパルス幅を持つフレーム用スタートパルスを
生成する。前記したように、スタートパルスがフレーム
内スタートパルスであれば、スタートパルス選択信号
（ＦＳＴＥＮＢＰ）はＬレベルとなるので、パルス選択
回路４５０は、フレーム内スタートパルス（即ち、ＳＦ
Ｔｎのデータ取り込み用信号）を選択して、次ドレイン
ドライバ１３０に出力する。一方、スタートパルスがフ
レーム用スタートパルスであれば、スタートパルス選択
信号（ＦＳＴＥＮＢＰ）はＨレベルとなので、パルス選
択回路４５０は、フレーム用スタートパルスを選択し
て、次ドレインドライバ１３０に出力する。

【００６３】ここで、クロック生成回路４５０として
は、例えば、図２９に示すようなものが使用可能であ
る。この図２９に示すクロック生成回路４５０は、ＳＦ
Ｔｎのデータ取り込み用信号に基づき、Ｄ型フリップフ
ロップ回路（Ｆ２１）のＱ出力を反転させ、また、イン
バータ（ＩＮＶ）で反転されたＳＦＴｎ＋３のデータ取
り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ
２２）のＱ出力を反転させる。さらに、Ｆ２１とＦ２２
とのフリップフロップ回路のＱ出力を排他的論理和回路
（ＥＸＯＲ２）に入力し、この排他的論理和回路（ＥＸ
ＯＲ２）からクロック（ＣＬ２）の４周期分のパルス幅
を持つフレーム用スタートパルスを生成するようにした
ものである。

【００６４】このように、本実施の形態では、各ドレイ
ンドライバ１３０内において、フレーム用スタートパル
スと、フレーム内スタートパルスとを生成するようにし
たので、これにより、ドレインドライバ１３０を構成す
る半導体集積回路の入力ピン数を増加させず、入力ピン
のコンパチビリティを保ったまま、各ドレインドライバ
１３０において、各フレームの切り替わりを認識するこ
とが可能となる。

【００６５】［実施の形態２］本発明の実施の形態２の
液晶表示モジュールは、ドレインドライバ１３０内の高
電圧用デコーダ回路２７８または低電圧用デコーダ回路
２７９を構成するトランジスタの数を少なくするように
した点で、前記実施の形態１の液晶表示モジュールと相
違する。以下、本実施の形態のドレインドライバ１３０
について、前記実施の形態１との相違点を中心に説明す
る。

【００６６】図３０は、前記実施の形態１のドレインド
ライバ１３０内の高電圧用デコーダ回路２７８および低
電圧用デコーダ回路２７９の回路構成を示す回路図であ
る。なお、図３０には、正極性階調電圧生成回路１５１
ａ、および負極性階調電圧生成回路１５１ｂの概略回路
構成も合わせて図示している。高電圧用デコーダ回路２
７８は、出力端子に直列接続された６個の高耐圧ＰＭＯ
Ｓトランジスタと６個の高耐圧デプレッションＰＭＯＳ
トランジスタとで構成される６４個のトランジスタ列
（ＴＲＰ２）を有し、前記各トランジスタ列（ＴＲＰ
２）の出力端子と反対の端子には、階調電圧生成回路１
５１ａから電圧バスライン１５８ａを介して出力される
正極性の６４階調分の階調電圧が入力される。また、前
記各トランジスタ列（ＴＲＰ２）を構成する６個の高耐
圧ＰＭＯＳトランジスタと６個の高耐圧デプレッション
ＰＭＯＳトランジスタのそれぞれのゲート電極には、レ
ベルシフト回路１５６から出力される６ビットの表示用
データの各ビット値（Ｔ）あるいはその反転ビット値
（Ｂ）が所定の組み合わせに基づいて選択的に印加され
る。

【００６７】低電圧用デコーダ回路２７９は、出力端子
に直列接続された６個の高耐圧ＮＭＯＳトランジスタと
６個の高耐圧デプレッションＮＭＯＳトランジスタとで
構成される６４個のトランジスタ列（ＴＲＰ３）を有
し、前記各トランジスタ列（ＴＲＰ３）の出力端子と反
対の端子には、階調電圧生成回路１５１ｂから電圧バス
ライン１５８ｂを介して出力される負極性の６４階調分
の階調電圧が入力される。また、前記各トランジスタ列
（ＴＲＰ３）を構成する６個の高耐圧ＮＭＯＳトランジ
スタと６個の高耐圧デプレッションＮＭＯＳトランジス
タのそれぞれのゲート電極には、レベルシフト回路１５
６から出力される６ビットの表示用データの各ビット値
（Ｔ）あるいはその反転ビット値（Ｂ）が所定の組み合
わせに基づいて選択的に印加される。

【００６８】このように、前記実施の形態１の高電圧用
デコーダ回路２７８と低電圧用デコーダ回路２７９は、
６４階調毎に、１２個のＭＯＳトランジスタが縦続接続
される構成となっている。したがって、各ドレイン信号
線（Ｄ）当たりのＭＯＳトランジスタの総数は７６８個
（６４×１２）となる。

【００６９】近年、液晶表示装置においては、６４階調
表示から２５６階調表示へとより多階調表示が進みつつ
ある。しかしながら、従来の高電圧用デコーダ回路２７
８と低電圧用デコーダ回路２７９とを使用して、２５６
階調表示を行う場合には、各ドレイン信号線（Ｄ）当た
りのＭＯＳトランジスタの総数は４０９６個（２５６×
１６）となる。このため、デコーダ部２６１の占める面
積が増加し、前記ドレインドライバ１３０を構成する半
導体集積回路（ＩＣチップ）のチップサイズが大きくな
るという問題点があった。

【００７０】図３１は、本実施の形態２のドレインドラ
イバ１３０内の高電圧用デコーダ回路２７８と、正極性
階調電圧生成回路１５１ａとの回路構成を示す回路図で
ある。同図に示すように、正極性階調電圧生成回路１５
１ａは、前記実施の形態１のように、６４階調の階調電
圧を生成せず、正電圧生成回路１２１から入力される正
極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づい
て、正極性の１７階調の第１階調電圧を生成する。この
場合に、正極性階調電圧生成回路１５１ａを構成する抵
抗分圧回路の各分圧抵抗は、液晶層に印加する電圧と透
過率との関係に合わせて所定の重み付けが成されてい
る。高電圧用デコーダ回路２７８は、１７階調の第１階
調電圧の互いに隣接する第１階調電圧（ＶＯＵＴＡ，Ｖ
ＯＵＴＢ）を選択するデコーダ回路３０１と、当該デコ
ーダ回路３０１で選択された第１階調電圧（ＶＯＵＴ
Ａ）を端子（Ｐ１）あるいは端子（Ｐ２）に、また、当
該デコーダ回路３０１で選択された第１階調電圧（ＶＯ
ＵＴＢ）を端子（Ｐ２）あるいは端子（Ｐ１）に出力す
るマルチプレクサ３０２と、当該マルチプレクサ３０２
から出力される互いに隣接する第１階調電圧（ＶＯＵＴ
Ａ，ＶＯＵＴＢ）間の電位差（ΔＶ）を分圧して、Ｖ
ａ，Ｖａ＋１／４ΔＶ，Ｖａ＋２／４（＝１／２）Δ
Ｖ，Ｖａ＋３／４ΔＶの電圧を生成する第２階調電圧生
成回路３０３とを有する。

【００７１】デコーダ回路３０１は、奇数番目の第１階
調電圧の中から、６ビットの表示データの上位４ビット
（Ｄ２〜Ｄ５）に対応する第１階調電圧を選択する第１
デコーダ回路３１１と、偶数番目の第１階調電圧の中か
ら、６ビットの表示データの上位３ビット（Ｄ３〜Ｄ
５）に対応する第１階調電圧を選択する第２デコーダ回
路３１２とで構成される。第１デコーダ回路３１１は、
６ビットの表示データの上位４ビット（Ｄ２〜Ｄ５）に
より、第１番目の第１階調電圧（Ｖ１）と第１７番目の
第１階調電圧（Ｖ１７）とを１回、第３番目の第１階調
電圧（Ｖ３）ないし第１５番目の第１階調電圧（Ｖ１
５）を、それぞれ連続して２回選択するように構成され
る。しかしながら、第２デコーダ回路３１２は、６ビッ
トの表示データの上位３ビット（Ｄ３〜Ｄ５）により、
第２番目の第１階調電圧（Ｖ２）ないし第１６番目の第
１階調電圧（Ｖ１６）を、１回選択するように構成され
る。なお、図３１において、○はデータビットがＬレベ
ルでオンとなるスイッチ素子（例えば、ＰＭＯＳトラン
ジスタ）であり、また、●はデータビットがＨレベルで
オンとなるスイッチ素子（例えば、ＮＭＯＳトランジス
タ）である。

【００７２】ここで、Ｖ”０＜Ｖ”１＜Ｖ”２＜Ｖ”３
＜Ｖ”４であるので、表示データの３ビット（Ｄ２）の
ビット値がＬレベルの場合、階調電圧ＶＯＵＴＡとし
て、ＶＯＵＴＢの階調電圧よりも低電位の階調電圧が出
力され、また、表示データの３ビット（Ｄ２）のビット
値がＨレベルの場合、階調電圧ＶＯＵＴＡとして、ＶＯ
ＵＴＢの階調電圧よりも高電位の階調電圧が出力され
る。したがって、この表示データの３ビット（Ｄ２）目
のビット値のＨレベルおよびＬレベルに応じてマルチプ
レクサ３０２を切り換え、表示データの３ビット（Ｄ
２）目のビット値がＬレベルの時に端子（Ｐ１）にＶＯ
ＵＴＡの階調電圧を、端子（Ｐ２）にＶＯＵＴＢの階調
電圧を出力し、また、表示データの３ビット（Ｄ２）目
のビット値がＨレベルの時に端子（Ｐ１）にＶＯＵＴＢ
の階調電圧を、端子（Ｐ２）にＶＯＵＴＡの階調電圧を
出力する。これにより、端子（Ｐ１）の階調電圧を（Ｖ
ａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とするとき、
常に、Ｖａ＜Ｖｂとすることができ、第２階調電圧生成
回路３０３の設計が簡単となる。

【００７３】第２階調電圧生成回路３０３は、端子（Ｐ
１）と高電圧用アンプ回路２７１の入力端との間に接続
されるスイッチ素子（Ｓ１）と、一端が高電圧用アンプ
回路２７１の入力端に接続され、他端が、スイッチ素子
（Ｓ２）を介して端子（Ｐ１）に、また、スイッチ素子
（Ｓ５）を介して端子（Ｐ２）に接続されるコンデンサ
（Ｃ１）と、一端が高電圧用アンプ回路２７１の入力端
に接続され、他端が、スイッチ素子（Ｓ３）を介して端
子（Ｐ１）に、また、スイッチ素子（Ｓ４）を介して端
子（Ｐ２）に接続されるコンデンサ（Ｃ２）と、端子
（Ｐ２）と高電圧用アンプ回路２７１の入力端との間に
接続されるコンデンサ（Ｃ３）とで構成される。ここ
で、コンデンサ（Ｃ１）とコンデンサ（Ｃ３）との容量
値は同一に、コンデンサ（Ｃ２）の容量値は、コンデン
サ（Ｃ１）およびコンデンサ（Ｃ３）の容量値の２倍の
容量値とされる。また、各スイッチ素子（Ｓ１〜Ｓ５）
は、図３２に示すように、表示データの下位２ビット
（Ｄ０，Ｄ１）のビット値に応じてオン・オフされる。
なお、図３２には、表示データの下位２ビット（Ｄ０，
Ｄ１）のビット値に応じて、第２階調電圧生成回路３０
３から出力される階調電圧の値と、表示データの下位２
ビット（Ｄ０，Ｄ１）のビット値に応じた、第２階調電
圧生成回路３０３の回路構成とを合わせて図示してい
る。

【００７４】なお、低電圧用デコーダ回路２７９も、前
記高電圧用デコーダ回路２７８と同様に構成でき、この
場合に、低電圧用デコーダ回路２７９は、負極性階調電
圧生成回路１５１ｂから生成される負極性の１７階調の
第１階調電圧を選択する。また、負極性階調電圧生成回
路１５１ｂは、負電圧生成回路１２２から入力される負
極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づい
て、負極性の１７階調の第１階調電圧を生成し、さら
に、負極性階調電圧生成回路１５１ｂを構成する抵抗分
圧回路の各分圧抵抗は、液晶層に印加する電圧と透過率
との関係に合わせて所定の重み付けが成される。この低
電圧用デコーダ回路２７９では、Ｖ”５＞Ｖ”６＞Ｖ”
７＞Ｖ”８＞Ｖ”９となるので、端子（Ｐ１）の階調電
圧を（Ｖａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とす
るとき、常に、Ｖａ＞Ｖｂとなる。

【００７５】図３３は、図３１に示す高電圧用デコーダ
回路２７８、および図３１に示す高電圧用デコーダ回路
２７８と同様の回路構成の低電圧用デコーダ回路２７９
を使用した場合の、本実施の形態２の液晶表示モジュー
ルのドレインドライバ１３０内の出力段の概略構成を示
す図である。同図において、高電圧用アンプ回路２７１
には前記図１５に示す回路構成のアンプ回路が、また、
低電圧用アンプ回路２７２には前記図１４に示す回路構
成のアンプ回路が使用される。このように、本実施の形
態では、デコーダ回路を構成するスイッチング素子は、
第１デコーダ回路３１１で６４（＝（９＋７）×４）、
第２デコーダ回路３１２で２４（＝３×８）であるの
で、各ドレイン信号線（Ｄ）当たりのデコーダ回路を構
成するスイッチング素子（ＭＯＳトランジスタ）の総数
は８８となり、前記実施の形態１の各ドレイン信号線
（Ｄ）当たりのＭＯＳトランジスタの総数７６８個に比
べて大幅に少なくすることが可能となる。また、スイッ
チング素子を減少させることにより、ドレインドライバ
１３０の内部電流を低減させることができるので、液晶
表示モジュール（ＬＣＭ）全体の消費電力を低減するこ
とができ、それにより、液晶表示モジュール（ＬＣＭ）
の信頼性を向上させることが可能となる。

【００７６】図３４は、本実施の形態のドレインドライ
バ１３０内の高電圧用デコーダ回路２７８の他の例の回
路構成を示す回路図であり、同図において、○はＰＭＯ
Ｓトランジスタを、●はＮＭＯＳトランジスタを示して
いる。

【００７７】なお、図３４では、２５６階調の階調電圧
を生成する場合の回路構成の一例を示し、そのため、
（Ｄ０〜Ｄ７）の８ビットの表示データの各ビット値お
よびその反転値が、所定の組み合わせ組み合の基に各Ｐ
ＭＯＳトランジスタのゲート電極に印加されるようにな
っている。

【００７８】前記図３１に示す高電圧用デコーダ回路２
７８において、各デコード行毎に同じ電圧がゲート電極
に印加されるＭＯＳトランジスタは、表示データの上位
ビット程連続している。したがって、この各桁毎に同じ
電圧がゲート電極に印加され、且つ各デコード行毎に連
続するＭＯＳトランジスタを１個のＭＯＳトランジスタ
に置換しても、機能的には何ら問題はない。

【００７９】図３４に示す高電圧用デコーダ回路２７８
は、この各桁毎に同じ電圧がゲート電極に印加され、且
つ各デコード行毎に連続するＭＯＳトランジスタを１個
のＭＯＳトランジスタに置換したのである。さらに、図
３４に示す高電圧用デコーダ回路２７８では、最小サイ
ズのＭＯＳトランジスタのゲート電極のゲート幅をＷと
する時、その最小サイズのＭＯＳトランジスタの上位桁
のＭＯＳトランジスタのゲート電極のゲート幅を２Ｗ、
さらに、その上位桁のＭＯＳトランジスタのゲート電極
のゲート幅を４Ｗと、表示データの上位ビットがゲート
電極に印加されるＭＯＳトランジスタ（上位ビット側の
ＭＯＳトランジスタ）のゲート電極のゲート幅（Ｗ）を
最小サイズのＭＯＳトランジスタのゲート電極のゲート
幅の２の（ｍ−ｊ）乗倍としている。ここで、ｍは表示
データのビット数、ｊは最小サイズのＭＯＳトランジス
タで構成されるビットの中で最上位ビットのビット番号
である。

【００８０】図３４に示す高電圧用デコーダ回路２７８
において、最小サイズのＭＯＳトランジスタの抵抗をＲ
とするとき、各デコード行のＭＯＳトランジスタの合成
抵抗は、デコーダ回路３１１で約２Ｒ（≒Ｒ＋Ｒ／２＋
Ｒ／４＋Ｒ／８＋Ｒ／１６）、デコーダ回路３１２で約
２Ｒ（≒Ｒ＋Ｒ／２＋Ｒ／４＋Ｒ／８）となる。なお、
図３４に、最小サイズのＭＯＳトランジスタの抵抗をＲ
とした時の、各桁のＭＯＳトランジスタの抵抗を合わせ
て図示している。したがって、図３４に示す高電圧用デ
コーダ回路２７８では、各デコード行のＭＯＳトランジ
スタの合成抵抗を低減することができ、第２階調電圧生
成回路３０３を構成する各コンデンサに電荷を再配分す
る際に大電流の充放電を流すことができるので、デコー
ダ回路を高速化することができるとともに、デコーダ回
路３１１とデコーダ回路３１２との合成抵抗値を同等に
できるため、生成される２階調の速度差を低減すること
ができる。

【００８１】また、一般に、ＭＯＳトランジスタでは、
基板・ソース間電圧（Ｖ_BS）により、しきい値電圧（Ｖ
th）が正の方向に変化し、それにより、ドレイン電流
（Ｉ_DS）が減少する。即ち、ＭＯＳトランジスタの抵抗
が増大する。

【００８２】そのため、図３４に示す高電圧用デコーダ
回路２７８では、基板・ソース間電圧（Ｖ_BS）が同等と
なる階調電圧（図３４では、Ｖ１６（またはＶ１８）、
Ｖ１５（またはＶ１７）の階調電圧）を境にして、ＰＭ
ＯＳトランジスタ領域と、ＮＭＯＳトランジスタ領域と
に分離するようにしている。これにより、図３４に示す
高電圧用デコーダ回路２７８では、デコーダ回路を構成
するＭＯＳトランジスタにおける、基板バイアス効果に
よる抵抗の増加を抑制することができる。

【００８３】図３５は、本実施の形態のドレインドライ
バ１３０内の低電圧用デコーダ回路２７９の他の例の回
路構成を示す回路図である。図３５に示す低電圧用デコ
ーダ回路２７９は、図３４に示す高電圧用デコーダ回路
２７８と同様な回路構成としたものである。しかしなが
ら、低電圧用デコーダ回路２７９では、基板・ソース間
電圧（Ｖ_BS）が同等となる階調電圧（図３４では、Ｖ１
６（またはＶ１８）、Ｖ１５（またはＶ１７）の階調電
圧）を境にして、ＰＭＯＳトランジスタ領域と、ＮＭＯ
Ｓトランジスタ領域とを分離する際に、ＰＭＯＳトラン
ジスタ領域と、ＮＭＯＳトランジスタ領域とが、高電圧
用デコーダ回路２７８と反対になっている。但し、各電
圧は、Ｖ１＞Ｖ２＞Ｖ３‥‥‥＞Ｖ３２＞Ｖ３３とす
る。

【００８４】なお、前記各実施の形態において、デコー
ド回路３０１を構成する各ＭＯＳトランジスタは、高耐
圧ＭＯＳトランジスタで構成されるか、あるいは、ゲー
ト電極電極部のみ高耐圧構造としたＭＯＳトランジスタ
で構成される。さらに、デコード回路３０１の低ビット
側のＭＯＳトランジスタは、ドレイン・ソース間耐圧が
低いＭＯＳトランジスタを使用することができ、この場
合には、デコーダ回路３０１部分のサイズをより小さく
することが可能となる。

【００８５】図３６は、図３４に示す高電圧用デコーダ
回路２７８に使用される第２階調電圧生成回路３０３の
回路構成の一例を示す回路図である。図３６に示す第２
階調電圧生成回路３０３において、コンデンサ（Ｃｏ
１）とコンデンサ（Ｃｏ２）との容量値は同一、コンデ
ンサ（Ｃｏ３）の容量値は、コンデンサ（Ｃｏ１）の容
量値の２倍の容量値、コンデンサ（Ｃｏ４）の容量値
は、コンデンサ（Ｃｏ１）の容量値の４倍の容量値とさ
れる。また、各スイッチ制御回路（ＳＧ１〜ＳＧ３）
は、ナンド回路（ＮＡＮＤ）、アンド回路（ＡＮＤ）、
およびノア回路（ＮＯＲ）を備える。表２に、このナン
ド回路（ＮＡＮＤ）、アンド回路（ＡＮＤ）、およびノ
ア回路（ＮＯＲ）の真理値表を示す。

【００８６】

【表２】

【００８７】リセットパルス（／ＣＲ）がＬレベルであ
ると、スイッチ素子（ＳＳ１）はオン、また、ノア回路
（ＮＯＲ）の出力はＬレベルとなり、各スイッチ素子
（Ｓ０２，Ｓ１２，Ｓ２２）はオンとなる。

【００８８】この場合に、タイミングパルス（／ＴＣ
Ｋ）はＨレベルであり、ナンド回路（ＮＡＮＤ）の出力
はＨレベルとなり、各スイッチ素子（Ｓ０１，Ｓ１１，
Ｓ２１）はオフとなる。これにより、各コンデンサ（Ｃ
ｏ１〜Ｃｏ４）の両端は端子（Ｐ２）に接続されるの
で、各コンデンサ（Ｃｏ１〜Ｃｏ４）は充放電されて、
その電位差が０ボルトの状態にされる。

【００８９】次に、リセットパルス（／ＣＲ）がＨレベ
ルで、タイミングパルス（／ＴＣＫ）がＬレベルになる
と、表示データの下位３ビット（Ｄ０〜Ｄ２）のそれぞ
れのビット値に応じて、各スイッチ素子（Ｓ０１，Ｓ０
２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２）は、オンあるい
はオフとされる。

【００９０】これにより、端子（Ｐ１）の階調電圧を
（Ｖａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とする
と、この第２階調電圧生成回路３０２から、Ｖａ＋１／
８Δ、Ｖａ＋２／８Δ、…Ｖｂ（Ｖａ＋８／８Δ）の階
調電圧が出力される。

【００９１】また、第２階調電圧生成回路３０３は、コ
ンデンサに代えて抵抗を使用することも可能であるが、
この場合には、高抵抗値の抵抗を使用し、さらに、各抵
抗の抵抗値の大小関係は、コンデンサと逆にする必要が
ある。

【００９２】例えば、図３１に示す第２階調電圧生成回
路３０３において、コンデンサに代えて抵抗を使用する
場合、コンデンサ（Ｃ１）およびコンデンサ（Ｃ３）と
置換される抵抗の抵抗値は、コンデンサ（Ｃ２）と置換
される抵抗の抵抗値の２倍の抵抗値とする必要がある。

【００９３】［実施の形態３］本発明の実施の形態３の
液晶表示モジュールは、ドレインドライバ１３０内の高
電圧用アンプ回路２７１および低電圧用アンプ回路２７
２として反転増幅回路を用いる点で、前記実施の形態２
の液晶表示モジュールと相違する。以下、本実施の形態
のドレインドライバ１３０について、前記実施の形態２
との相違点を中心に説明する。図３７は、図３１に示す
高電圧用デコーダ回路２７８、および図３１に示す高電
圧用デコーダ回路２７８と同様の回路構成の低電圧用デ
コーダ回路２７９を使用した場合の、本実施の形態３の
液晶表示モジュールのドレインドライバ１３０内の出力
段の概略構成を示す図である。同図において、高電圧用
アンプ回路２７１には前記図１５に示す差動増幅回路
が、また、低電圧用アンプ回路２７２には前記図１４に
示す差動増幅回路が使用される。図３８は、図３７に示
す高電圧用アンプ回路２７１、または低電圧用アンプ回
路２７２の一つと、その入力段に接続されるスイッチド
キャパシタ回路３１３とを示す図である。図３８に示す
ように、オペアンプ（ＯＰ２）の反転入力端子（−）と
出力端子との間にはスイッチ回路（ＳＷＡ０１）とコン
デンサ（ＣＡ１）の並列回路が接続され、また、オペア
ンプ（ＯＰ２）の反転入力端子（−）には、各コンデン
サ（ＣＡ２〜ＣＡ４）の一方の端子が接続される。この
各コンデンサ（ＣＡ２〜ＣＡ４）の他方の端子には、各
スイッチ回路（ＳＷＡ１１〜ＳＷＡ３１）を介して、互
いに隣接する第１階調電圧の一つ、即ち、図３１に示す
端子（Ｐ１）に出力される第１階調電圧（Ｖａ）が、ま
た、各スイッチ回路（ＳＷＡ１２〜ＳＷＡ３２）を介し
て、互いに隣接する第１階調電圧の一つ、即ち、図３１
に示す端子（Ｐ２）に出力される第１階調電圧（Ｖｂ）
が印加される。さらに、オペアンプ（ＯＰ２）の非反転
入力端子（＋）には、互いに隣接する第１階調電圧の一
つ（図３１に示す端子（Ｐ２）に出力される第１階調電
圧（Ｖｂ））が印加される。ここで、コンデンサ（ＣＡ
２）とコンデンサ（ＣＡ４）との容量値は同一に、コン
デンサ（ＣＡ３）の容量値は、コンデンサ（ＣＡ２）の
容量値の２倍の容量値、コンデンサ（ＣＡ１）の容量値
は、コンデンサ（ＣＡ２）の容量値の４倍の容量値とさ
れる。

【００９４】この反転増幅回路では、リセット動作時
に、スイッチ回路（ＳＷＡ０１）およびスイッチ回路
（ＳＷＡ１１〜ＳＷＡ３１）がオン、スイッチ回路（Ｓ
ＷＡ１２〜ＳＷＡ３２）がオフとなる。この状態では、
コンデンサ（ＣＡ１）がリセットされ、また、オペアン
プ（ＯＰ２）はボルテージホロワ回路を構成し、オペア
ンプ（ＯＰ２）の出力端子および反転入力端子（−）の
電位は第１階調電圧（Ｖｂ）となるので、各コンデンサ
（ＣＡ２〜ＣＡ４）は、（Ｖｂ−Ｖａ＝ΔＶ）の電圧に
充電される。また、通常の状態では、スイッチ回路（Ｓ
ＷＡ０１）がオフとなり、また、スイッチ回路（ＳＷＡ
１１〜ＳＷＡ３１）およびスイッチ回路（ＳＷＡ１２〜
ＳＷＡ３２）は、所定の組み合わせにしたがってオンあ
るいはオフとなる。これにより、Ｖａの第１階調電圧が
第１階調電圧（Ｖｂ）を基準にして反転増幅され、オペ
アンプ（ＯＰ２）の出力端子から、Ｖｂ＋Ｖａ，Ｖｂ＋
Ｖａ＋１／４ΔＶ，Ｖｂ＋Ｖａ＋１／２ΔＶ，Ｖｂ＋Ｖ
ａ＋３／４ΔＶの電圧が出力される。

【００９５】［実施の形態４］本発明の実施の形態４の
液晶表示モジュールは、電源回路１２０より負極性の階
調基準電圧（Ｖ”５〜Ｖ”９）をドレインドライバ１３
０に出力し、また、ドレインドライバ１３０において、
この負極性の階調基準電圧（Ｖ”５〜Ｖ”９）から負極
性の３２階調の階調電圧を生成し、さらに、高電圧用ア
ンプ回路２７１として反転増幅回路を用い、前記負極性
の階調電圧を反転増幅回路で反転増幅して正極性の階調
電圧をドレイン信号線（Ｄ）に印加するようにした点
で、前記実施の形態１の液晶表示モジュールと相違す
る。以下、本実施の形態のドレインドライバ１３０につ
いて、前記実施の形態１との相違点を中心に説明する。
図３９は、本実施の形態３の液晶表示モジュールのドレ
インドライバ１３０内の出力段の概略構成を示す図であ
る。同図において、高電圧用アンプ回路２７１には前記
図１５に示す差動増幅回路が、また、低電圧用アンプ回
路２７２には前記図１４に示す差動増幅回路が使用され
る。本実施の形態の高電圧用アンプ回路２７１では、オ
ペアンプ（ＯＰ３）は反転増幅回路を構成する。そのた
め、このオペアンプ（ＯＰ３）の入力段には、図６に示
す高電圧用デコーダ回路２７８に代えて、図６に示す低
電圧用デコーダ回路２７９が接続される。即ち、本実施
の形態では、図６に示すデコーダ部２６１は、全て低電
圧用デコーダ回路２７９が使用される。それに伴い、図
示していないが、本実施の形態では、電源回路１２０内
の正電圧生成回路１２１、およびドレインドライバ１３
０内の正極性階調電圧生成回路１５１ａは必要ではな
い。

【００９６】図３９に示すように、オペアンプ（ＯＰ
３）の反転入力端子（−）と出力端子との間には、スイ
ッチ回路（ＳＷＢ１）とコンデンサ（ＣＢ１）の並列回
路が接続され、また、オペアンプ（ＯＰ３）の反転入力
端子（−）には、コンデンサ（ＣＢ２）の一方の端子が
接続される。コンデンサ（ＣＢ２）の他方の端子には、
スイッチ（ＳＷＢ３）を介して低電圧用デコーダ回路２
７２からの階調電圧が、また、スイッチ（ＳＷＢ２）を
介して基準電位（Ｖｒｅｆ）が印加される。さらに、オ
ペアンプ（ＯＰ３）の非反転入力端子（＋）には基準電
位（Ｖｒｅｆ）が印加される。ここで、この基準電位
（Ｖｒｅｆ）は、コモン電極（ＩＴＯ２）に印加される
液晶駆動電圧（Ｖｃｏｍ）の電位でもある。

【００９７】この反転増幅回路は、リセット動作時に、
スイッチ回路（ＳＷＢ１）およびスイッチ回路（ＳＷＢ
２）がオン、スイッチ回路（ＳＷＢ３）がオフとなる。
この状態では、オペアンプ（ＯＰ３）はボルテージホロ
ワ回路を構成し、オペアンプ（ＯＰ３）の出力端子およ
び反転入力端子の電位は基準電位（Ｖｒｅｆ）となり、
また、コンデンサ（ＣＢ２）の他方の端子にも、基準電
位（Ｖｒｅｆ）が印加されるので、コンデンサ（ＣＢ
１）およびコンデンサ（ＣＢ２）はリセットされる。ま
た、通常の状態では、スイッチ回路（ＳＷＢ１）および
スイッチ回路（ＳＷＢ２）がオフ、スイッチ回路（ＳＷ
Ｂ３）がオンとなり、コンデンサ（ＣＡ２）を介して入
力される負極性の階調電圧は、基準電位（Ｖｒｅｆ）を
基準にして反転増幅され、オペアンプ（ＯＰ３）の出力
端子から正極性の階調電圧が出力される。本実施の形態
では、図６に示す高電圧用デコーダ回路２７１に代え
て、図６に示す低電圧用デコーダ回路２７２が使用さ
れ、さらに、電源回路１２０内の正電圧生成回路１２
１、およびドレインドライバ１３０内の正極性階調電圧
生成回路１５１ａが不要となるので、構成が簡略化する
ことが可能となる。

【００９８】［実施の形態５］本発明の実施の形態５の
液晶表示モジュールは、高電圧用アンプ回路２７１およ
び低電圧用アンプ回路２７２として、単一のアンプ回路
２７３を使用する点で、前記実施の形態１と相違する。
以下、本実施の形態のドレインドライバ１３０につい
て、前記実施の形態１との相違点を中心に説明する。図
４０は、本実施の形態３の液晶表示モジュールのドレイ
ンドライバ１３０内の出力段の概略構成を示す図であ
る。同図において、２７３は負極性および正極性の階調
電圧を出力する単一のアンプ回路であり、本実施の形態
では、このアンプ回路２７３から負極性および正極性の
階調電圧を出力する。したがって、このアンプ回路２７
３には、高電圧用デコーダ回路２７８で選択された正極
性の階調電圧、あるいは負電圧用デコーダ回路２７９で
選択された負極性の階調電圧を入力する必要がある。そ
れに伴い、図４１に示すように、本実施の形態では、ス
イッチ部（２）２６４は、デコーダ部２６１とアンプ回
路対２６３との間に設ける必要がある。

【００９９】図４２は、図４１に示すアンプ回路２７３
に使用される差動増幅回路の一例の回路構成を示す図で
ある。図４２に示すアンプ回路２７３において、●はス
イッチングトランジスタを示し、図面中でＡと添え書き
記載されている●は制御信号（Ａ）でオンするスイチン
グトランジスタを、Ｂと添え書き記載されている●は制
御信号（Ｂ）でオンするスイチングトランジスタを示し
ている。図４２に示すアンプ回路２７３は、出力段をプ
ッシュプル構成とし、それにより、単一のアンプ回路
で、負極性および正極性の階調電圧を出力することを可
能としている。また、図４２に示すアンプ回路２７３
は、電流（Ｉ１，Ｉ２）がオフの時でも、電流（Ｉ
１’，Ｉ２’）を流すことができるので、ダイナミック
レンジが広いという特性を有している。

【０１００】本実施の形態では、各ドレイン信号線
（Ｄ）毎に単一のアンプ回路から負極性および正極性の
階調電圧を出力するようにされており、各画素の輝度
は、コモン電極（ＩＴＯ２）に印加されるコモン電位
（Ｖｃｏｍ）からの電位で決定されるため、正極性の階
調電圧（ＶＨ）とコモン電極（ＩＴＯ２）の電位（Ｖｃ
ｏｍ）との間の電圧（｜ＶＨ−Ｖｃｏｍ｜）と、負極性
の階調電圧（ＶＬ）とコモン電極（ＩＴＯ２）の電位
（Ｖｃｏｍ）との間の電圧（｜ＶＬ−Ｖｃｏｍ｜）とが
等しい（｜ＶＨ−Ｖｃｏｍ｜＝｜ＶＬ−Ｖｃｏｍ｜）場
合であれば、縦筋の問題はないが、多くの場合、液晶層
の極性による対称性、あるいはゲートドライバ１４０の
カップリングにより、正極性の階調電圧（ＶＨ）と負極
性の階調電圧（ＶＬ）とは一致しないので、本実施の形
態においても本発明は有用である。

【０１０１】なお、前記各実施の形態では、縦電界方式
の液晶表示パネルに本発明を適用した実施の形態につい
て説明したが、これに限定されず、本発明は、図４９に
示す横電界方式の液晶表示パネルにも適用可能である。
図４３は、電界方式の液晶表示パネルの等価回路を示す
図である。図２または図３に示す縦電界方式の液晶表示
パネルでは、カラーフィルタ基板にコモン電極（ＩＴＯ
２）が設けられるのに対して、横電界方式の液晶表示パ
ネルでは、ＴＦＴ基板に対向電極（ＣＴ）、および対向
電極（ＣＴ）に駆動電圧（ＶＣＯＭ）を印加するための
対向電極信号線（ＣＬ）が設けられる。そのため、液晶
容量（Ｃpix）は、画素電極（ＰＸ）と対向電極（Ｃ
Ｔ）と間に等価的に接続される。また、画素電極（Ｐ
Ｘ）と対向電極（ＣＴ）と間には蓄積容量（Ｃstg）も
形成される。また、前記各実施の形態では、駆動方法と
してドット反転方式が適用される実施の形態について説
明したが、これに限定されず、本発明は、１ライン毎、
あるいは１フレーム毎に、画素電極（ＩＴＯ１）および
コモン電極（ＩＴＯ２）に印加する駆動電圧を反転する
コモン反転法にも適用可能である。

【０１０２】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１０３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１０４】本発明によれば、映像信号線駆動手段のア
ンプ回路のオフセット電圧により、液晶表示素子の表示
画面中に黒または白の縦筋が生じるのを防止して、液晶
表示素子に表示される表示画面の表示品質を向上させる
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示
モジュールの概略構成を示すブロック図である。

【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。

【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。

【図４】液晶表示モジュールの駆動方法として、ドット
反転法を使用した場合において、ドレインドライバから
ドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性
を説明するための図である。

【図５】図１に示すドレインドライバの一例の概略構成
示すブロック図である。

【図６】出力回路の構成を中心に、図５に示すドレイン
ドライバの構成を説明するためのブロック図である。

【図７】図６に示すスイッチ部（２）の一スイッチ回路
の回路構成を示す回路図である。

【図８】図６に示す高電圧用アンプ回路、および低電圧
用アンプ回路として使用されるボルテージホロワ回路を
示す回路図である。

【図９】図６に示す低電圧用アンプ回路に使用されるオ
ペアンプを構成する差動増幅回路の一例を示す回路図で
ある。

【図１０】図６に示す高電圧用アンプ回路に使用される
オペアンプを構成する差動増幅回路の一例を示す回路図
である。

【図１１】図１１は、オフセット電圧（Ｖｏｆｆ）を考
慮したオペアンプの等価回路を示す図である。

【図１２】オフセット電圧（Ｖｏｆｆ）がある場合、お
よびオフセット電圧（Ｖｏｆｆ）がない場合に、ドレイ
ン信号線（Ｄ）に印加される液晶駆動電圧を説明するた
めの図である。

【図１３】オフセット電圧（Ｖｏｆｆ）により液晶表示
パネルに縦筋が生じる理由を説明するたの図である。

【図１４】本実施の形態１の低電圧用アンプ回路の回路
構成を示す回路図である。

【図１５】本実施の形態１の高電圧用アンプ回路の回路
構成を示す回路図である。

【図１６】本実施の形態１の低電圧用アンプ回路におい
て、制御信号（Ａ）がＨレベルの場合の回路構成を示す
回路図である。

【図１７】本実施の形態１の低電圧用アンプ回路におい
て、制御信号（Ｂ）がＨレベルの場合の回路構成を示す
回路図である。

【図１８】本実施の形態１のドレインドライバの出力段
の構成を示す図である。

【図１９】本実施の形態１のドレインドライバの動作を
説明するためのタイミングチャートである。

【図２０】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。

【図２１】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。

【図２２】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。

【図２３】本実施の形態１のドレインドライバ内の制御
回路の要部回路構成を示すブロック図である。

【図２４】図２３に示す制御信号生成回路の回路構成を
示す回路図である。

【図２５】図２４に示す制御信号生成回路の動作を説明
するためのタイミングチャートである。

【図２６】図２３に示すフレーム認識信号生成回路の回
路構成を示す回路図である。

【図２７】図２６に示すフレーム認識信号生成回路の動
作を説明するためのタイミングチャートである。

【図２８】本実施の形態１の制御回路の動作を説明する
ためのタイミングチャートである。

【図２９】図２８に示すクロック生成回路の一例を示す
回路図である。

【図３０】本実施の形態１のドレインドライバ内の高電
圧用デコーダ回路および低電圧用デコーダ回路の回路構
成を示す回路図である。

【図３１】本実施の形態２のドレインドライバ内の高電
圧用デコーダ回路の一例の回路構成を示す回路図であ
る。

【図３２】図３１に示す第２階調電圧生成回路の動作を
説明するための図である。

【図３３】本実施の形態２のドレインドライバの出力段
の構成を示す図である。

【図３４】本実施の形態２のドレインドライバ内の高電
圧用デコーダ回路の他の例の回路構成を示す回路図であ
る。

【図３５】本実施の形態２のドレインドライバ内の低電
圧用デコーダ回路の他の例の回路構成を示す回路図であ
る。

【図３６】図３４に示す高電圧用デコーダ回路において
使用される第２階調電圧生成回路の一例を示す図であ
る。

【図３７】本実施の形態３のドレインドライバの出力段
の構成を示す図である。

【図３８】図３７に示す高電圧用アンプ回路、または低
電圧用アンプ回路の一つと、その入力段に接続されるス
イッチドキャパシタ回路とを示す図である。

【図３９】本実施の形態４のドレインドライバの出力段
の構成を示す図である。

【図４０】本実施の形態５のドレインドライバの出力段
の構成を示す図である。

【図４１】出力回路の構成を中心に、本実施の形態５の
ドレインドライバの構成を説明するためのブロック図で
ある。

【図４２】図４７に示すアンプ回路に使用される差動増
幅回路の一例の回路構成を示す回路図である。

【図４３】電界方式の液晶表示パネルの等価回路を示す
図である。

【符号の説明】

１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、１００…イ
ンタフェース部、１１０…表示制御装置、１２０…電源
回路、１２１，１２２…電圧生成回路、１２３…コモン
電極電圧生成回路、１２４…ゲート電極電圧生成回路、
１３０…ドレインドライバ、１３１，１３２，１３４，
１３５，１４１，１４２…信号線、１３３…表示データ
のバスライン、１４０…ゲートドライバ、１５１ａ，１
５１ｂ…階調電圧生成回路、１５２…制御回路、１５３
…シフトレジスタ回路、１５４…入力レジスタ回路、１
５５…ストレージレジスタ回路、１５６…レベルシフト
回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バ
スライン、２６１…デコーダ部、２６２，２６４…スイ
ッチ部、２６３…アンプ回路対、２６５…データラッチ
部、２７１…高電圧用アンプ回路、２７２…低電圧用ア
ンプ回路、２７３…高電圧・低電圧用アンプ回路、２７
８，２７９，３０１，３１１，３１２…デコーダ回路、
３０２…マルチプレクサ、３０３…第２階調電圧生成回
路、４００…制御信号生成回路、４０１…ＰＯＲＮ信号
生成回路、４０２…分圧回路、４０３…インバータ回路
群、４１０…フレーム認識信号生成回路、４２０…シフ
トクロックイネーブル信号生成回路、４３０…シフト用
クロック生成回路、４４０…パルス生成回路、４５０…
パルス選択回路、Ｄ…ドレイン信号線（映像信号線また
は垂直信号線）、Ｇ…ゲート信号線（走査信号線または
水平信号線）、ＩＴＯ１，ＣＸ…画素電極、ＩＴＯ２…
コモン電極、ＣＴ…対向電極、ＣＬ…対向電極信号線、
ＴＦＴ…薄膜トランジスタ、ＣLC，Ｃpix…液晶容量、
ＣＳＴＧ…保持容量、ＣADD…付加容量、Ｃstg…蓄積容
量、Ｓ，ＳＷＡ，ＳＷＢ…スイッチ素子、ＰＭ，ＰＡ，
ＰＢ，…ＰＭＯＳトランジスタ、ＮＭ，ＮＡ，ＮＢ，…
ＮＭＯＳトランジスタ、Ｃ，Ｃｏ，ＣＡ，ＣＢ…コンデ
ンサ、ＳＧ１〜ＳＧ３…スチッチ制御回路、ＮＡＮＤ…
ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…ノア回路、
ＩＮＶ…インバータ、ＯＰ…オペアンプ、Ｆ…フリップ
・フロップ回路、ＥＸＯＲ…排他的論理和回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 充 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 片柳 浩 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 尾手 幸秀 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 斎藤 良幸 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 小寺 浩一 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の映像信号線により表示データに対
   応する映像信号電圧が印加される複数の画素を有する液
   晶表示素子と、表示データに対応する映像信号電圧を各
   映像信号線に供給する映像信号線駆動手段とを具備する
   液晶表示装置であって、 前記映像信号線駆動手段は、入力される入力映像信号を
   増幅して表示データに対応する映像信号電圧を各映像信
   号線に出力する複数のアンプ回路を有する液晶表示装置
   の駆動方法において、 前記各アンプ回路から、所定周期毎に、入力映像信号に
   オフセット電圧が加算された映像信号電圧、あるいは、
   入力映像信号からオフセット電圧が減算された映像信号
   電圧を、交互に各映像信号線に出力することを特徴とす
   る液晶表示装置の駆動方法。
2. 【請求項２】 前記各アンプ回路から、ｎフレーム毎
   に、入力映像信号にオフセット電圧が加算された映像信
   号電圧、あるいは、入力映像信号からオフセット電圧が
   減算された映像信号電圧を、交互に出力することを特徴
   とする請求項１に記載の液晶表示装置の駆動方法。
3. 【請求項３】 前記各アンプ回路から、各フレーム内で
   ｎライン毎、かつ、ｎフレーム毎に、入力映像信号にオ
   フセット電圧が加算された映像信号電圧、あるいは、入
   力映像信号からオフセット電圧が減算された映像信号電
   圧を、交互に出力することを特徴とする請求項１に記載
   の液晶表示装置の駆動方法。
4. 【請求項４】 前記各アンプ回路に入力される任意の一
   対の入力映像信号を交互に切り替えることを特徴とする
   請求項１ないし請求項３のいずれか１項に記載の液晶表
   示装置の駆動方法。
5. 【請求項５】 前記複数のアンプ回路は、一対が正極性
   の映像信号電圧を出力する第１のアンプ回路と、負極性
   の映像信号電圧を出力する第２のアンプ回路とで構成さ
   れる複数対のアンプ回路対で構成されることを特徴とす
   る請求項１ないし請求項４のいずれか１項に記載の液晶
   表示装置の駆動方法。
6. 【請求項６】 前記各アンプ回路対に入力される任意の
   一対の入力映像信号を交互に切り替え、前記各アンプ回
   路対から出力される映像信号電圧を、前記任意の一対の
   入力映像信号の切り替えに応じて交互に切り替えること
   を特徴とする請求項５に記載の液晶表示装置の駆動方
   法。
7. 【請求項７】 前記各アンプ回路は、ボルテージホロワ
   回路で構成されることを特徴とする請求項１ないし請求
   項６のいずれか１項に記載の液晶表示装置の駆動方法。
8. 【請求項８】 前記各アンプ回路対は、ボルテージホロ
   ワ回路と反転増幅回路とで構成されることを特徴とする
   請求項５または請求項６に記載の液晶表示装置の駆動方
   法。