JPH11238032A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡ制御回路内蔵型のマイコンにおいて、Ｃ
ＰＵおよびＤＭＡ制御回路の並列処理を可能とし、それ
らの性能を十分に発揮させる。 【解決手段】バス１２に接続されたＤＭＡ回路１１、Ｃ
ＰＵ１３、ＲＯＭ１４およびＢＩＵ１７と、バスをＣＰ
Ｕ側とＤＭＡ回路側に分ける位置に挿入されてスイッチ
制御されるバススイッチ回路２３と、ＣＰＵ側バス部１
２１に接続され、ＣＰＵが外部デバイスをアクセスしな
いと宣言した特定領域を表わすアドレスデータを記憶し
ておくレジスタ２４と、ＣＰＵ出力アドレスとレジスタ
の格納データとを比較し、現在のＣＰＵ出力アドレスが
特定領域内か否かを判定し、判定信号をＣＰＵに供給
し、判定信号を用いてバススイッチ回路をオフ制御する
アドレス比較回路２５と、ＤＭＡ回路からＣＰＵにフラ
グ信号を供給するための信号線２０を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（マイコン）に係り、特に中央処理装置（ＣＰＵ）
とダイレクトメモリアクセス（ＤＭＡ）回路を１チップ
上に搭載したマイコンにおいてＣＰＵとＤＭＡ制御回路
が共用しているバスを制御するためのバスコントロール
回路に関する。

【０００２】

【従来の技術】マイコンを用いたシステムにおいて、マ
イコン外部のメモリと入出力（Ｉ／Ｏ）装置などとの間
で直接にデータ通信を行わせるためのホストとしてＤＭ
Ａ制御回路が用いられる。

【０００３】図３乃至図６は、それぞれ例えば１６ビッ
ト処理が可能なマイコンシステムの従来例を示してい
る。図３のマイコンシステムは、マイコンにＤＭＡ制御
回路（ＤＭＡ制御用集積回路）が外付け接続されてお
り、図４乃至図６のマイコンシステムは、ＤＭＡ制御回
路がマイコンに内蔵されている。

【０００４】即ち、図３中のマイコン５０において、５
１はＣＰＵ、５２はプログラムＲＯＭ、５３はデータＲ
ＡＭ、５４１〜５４ｎは複数の内部Ｉ／Ｏ装置（例えば
キー処理回路、タイマー回路など）、５５は外部バスイ
ンターフェースユニット（ＢＩＵ）であり、これらはＣ
ＰＵバス５６に接続されている。

【０００５】５７はＢＩＵ５５に接続されているマイコ
ン外部の外部バスであり、この外部バス５７には、外部
メモリ（例えばデータＲＡＭ）５８、外部Ｉ／Ｏ装置
（例えばフロッピーディスク駆動装置、ハードディスク
駆動装置、シリアル入出力装置など）５９、外部ＤＭＡ
制御回路４０が接続されている。また、上記外部ＤＭＡ
制御回路４０はＢＩＵ５５にも接続されている。

【０００６】図４中のマイコン６０は、図３中のマイコ
ン５０と比べて、ＤＭＡ制御回路６１がマイコン６０に
内蔵されてＣＰＵバス５６およびＣＰＵ５１に接続され
ており、ＤＭＡ制御回路６１にＤＭＡ要求入力端子６２
が接続されている点などが異なり、図３中と同一部分に
は同一符号を付している。

【０００７】図７は、図４に示したマイコンシステムに
おけるバスコントロール動作のタイミングの一例を示し
ている。いま、マイコン内部のＣＰＵ５１が外部バス５
７を使用して動作している途中でＤＭＡ制御回路６１か
ら内部ＤＭＡバス開放要求が入力すると、所定の応答時
間後に、ＣＰＵ５１が動作を停止するとともにＤＭＡ制
御回路６１が外部バス５７を使用するようになる。そし
て、上記ＤＭＡ制御回路６１の動作が終了すると、ＣＰ
Ｕ５１が動作を再開して外部バス５７を使用するように
なる。

【０００８】しかし、上記したように図４に示した従来
のマイコンシステムにおいては、ＣＰＵ５１からアクセ
スされるバスとＤＭＡ制御回路６１からアクセスされる
バスとは同一のＣＰＵバス５６を共用しているので、Ｃ
ＰＵ５１またはＤＭＡ制御回路６１のどちらか一方が動
作している時には他方の動作を停止しなければならず、
ＣＰＵ５１およびＤＭＡ制御回路６１の並列処理ができ
ないので、それらの性能を十分に発揮することができな
かった。

【０００９】図５中のマイコン７０は、図４中のマイコ
ン６０と比べて、ＤＭＡ制御回路７１はＣＰＵバス５６
を介してのみＣＰＵ５１に接続されており、さらに、Ｄ
ＭＡ制御回路７１には第２のＢＩＵ７２が接続されてい
る点、２ポートタイプの外部メモリ７３がＤＭＡ制御専
用の外部ローカルバス７４を介して第２のＢＩＵ７２に
接続されるとともに外部バス５７に接続されている点が
異なり、その他は同じである。

【００１０】しかし、図５に示した従来のマイコンシス
テムにおいては、マイコン外部にＤＭＡ制御専用のロー
カルバス７４およびマルチポート（２ポート）タイプの
外部メモリ７３を必要とするので、外部システムの複雑
化、コストアップをまねく。

【００１１】図６中のマイコン８０は、図４中のマイコ
ン６０と比べて、ＣＰＵバスは命令フェッチ用のプログ
ラムバス５６１とデータアクセス用のデータバス５６２
に分離されており、ＣＰＵ８２はハーバードアーキテク
チャーを採用し、プログラムバス５６１およびデータバ
ス５６２に接続されている点、プログラムバス５６１に
はプログラムＲＯＭ５２が接続され、データＲＡＭ５
３、複数の内部Ｉ／Ｏ装置５４１〜５４ｎ、ＢＩＵ５
５、ＤＭＡ制御回路８３はデータバス５６２に接続され
ている点が異なり、その他は同じである。しかし、図６
に示した従来のマイコンシステムにおいては、ＣＰＵ８
２の回路負担の増大、大型化をまねく。

【００１２】

【発明が解決しようとする課題】上記したようにＤＭＡ
制御回路内蔵タイプの従来のマイコンは、ＣＰＵからア
クセスされるバスとＤＭＡ制御回路からアクセスされる
バスとが同一のバスを共用している場合には、バスをＣ
ＰＵまたはＤＭＡ制御回路のどちらか一方しか使用でき
ず、ＣＰＵおよびＤＭＡ制御回路の並列処理ができない
ので、それらの性能を十分に発揮することができないと
いう問題があった。

【００１３】また、ＤＭＡ制御専用の外部ローカルバス
を使用する従来のＤＭＡ制御回路内蔵タイプのマイコン
は、マイコン外部にＤＭＡ制御専用のローカルバスおよ
び２ポートタイプの外部メモリを必要とするので、外部
システムの複雑化、コストアップをまねくという問題が
あった。

【００１４】また、ＣＰＵにハーバードアーキテクチャ
ーを採用した従来のＤＭＡ制御回路内蔵タイプのマイコ
ンは、ＣＰＵの大型化をまねくという問題があった。本
発明は上記の問題点を解決すべくなされたもので、ＣＰ
ＵおよびＤＭＡ制御回路の並列処理が可能になり、それ
らの性能を十分に発揮することができるようになるマイ
クロコンピュータを提供することを目的とする。

【００１５】また、本発明の他の目的は、ＤＭＡ制御回
路による外部バスの使用が可能な待機状態において、Ｃ
ＰＵがＤＭＡバス開放要求を受けてからＤＭＡ制御回路
がＤＭＡ制御動作を開始するまで応答時間（オーバーヘ
ッド）を短縮し得るマイクロコンピュータを提供するこ
とにある。

【００１６】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、アドレス／データ／制御信号線を含むバス
と、前記バスに接続されているＣＰＵ、プログラムＲＯ
Ｍ、ＤＭＡ制御回路および外部バスインターフェースユ
ニットと、前記ＣＰＵおよびプログラムＲＯＭが接続さ
れているＣＰＵ側バス部と前記ＤＭＡ制御回路および外
部バスインターフェースユニットが接続されているＤＭ
Ａ側バス部との間に挿入され、前記ＣＰＵ側バス部とＤ
ＭＡ側バス部との電気的接続をオン状態またはオフ状態
に設定するようにスイッチ制御されるバススイッチ回路
と、前記ＣＰＵ側バス部に接続され、前記プログラムＲ
ＯＭにおいてＣＰＵが外部デバイスに対してアクセスし
ないと宣言した特定領域を表わすアドレスデータを記憶
しておくアドレス指定レジスタ回路と、前記ＣＰＵ側バ
ス部に接続され、前記ＣＰＵ側バス部を介して与えられ
るアドレスデータと前記アドレス指定レジスタ回路の格
納データとを比較し、現在のＣＰＵ出力アドレスが前記
特定領域内か否かを判定し、判定信号を前記ＣＰＵ及び
前記バススイッチ回路に供給するアドレス比較回路と、
前記ＤＭＡ制御回路からＣＰＵにＤＭＡ制御回路の動作
状態を表わすフラグ信号を供給するためのＤＭＡフラグ
信号線とを具備することを特徴とする。

【００１７】また、本発明のマイクロコンピュータにお
いて、前記ＣＰＵは、（ａ）ＣＰＵ外部アクセス禁止信
号として前記アドレス比較回路から特定領域判定信号が
供給されている場合に、前記ＤＭＡ制御回路からの内部
ＤＭＡバス開放要求あるいは前記ＢＩＵから外部ＤＭＡ
バス開放要求／許可信号線を受けるとバス開放許可信号
を出力し、（ｂ）前記ＣＰＵ外部アクセス禁止信号が供
給されなくなると外部バスを使用する状態になり、
（ｃ）ビジー信号が供給されている期間に前記ＣＰＵ外
部アクセス禁止信号が解除されるとウエイト状態にな
り、ＤＭＡ動作が終了した後に外部バスを使用すること
が可能な状態になり、前記ＤＭＡ制御回路は、（ａ）前
記ＣＰＵから内部ＤＭＡバス開放許可信号を受けると、
前記バススイッチ回路がオフ設定状態であれば、ＤＭＡ
動作を開始して外部バスを使用すると同時にビジー信号
をＣＰＵに供給し、（ｂ）ＤＭＡ動作が終了すると、外
部バスをＤＭＡ制御回路から開放すると同時にＣＰＵへ
のビジー信号の供給を停止することを特徴とする。

【００１８】さらに、本発明のマイクロコンピュータに
おいて、前記アドレス指定レジスタ回路は、前記ＣＰＵ
側バス部に接続されたデータＲＡＭの一部が割り当てら
れていることを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る例えば１６ビット処理が可能なＤＭＡ制
御回路内蔵タイプのマイコンシステムの一部を示してい
る。

【００２０】図１のマイコンシステムにおいて、１０は
外部デバイス間のデータ転送を制御するＤＭＡ制御回路
１１を内蔵したタイプのマイコンである。このマイコン
１０において、１２はアドレス／データ／制御信号線を
含むバスであり、このバス１２には、ＣＰＵ１３、プロ
グラムＲＯＭ１４、データＲＡＭ１５、複数の内部Ｉ／
Ｏ装置（例えばキー処理回路、タイマー回路など）１６
１〜１６ｎが接続されており、さらに、ＤＭＡ制御回路
１１、外部バスインターフェースユニット（ＢＩＵ）１
７が接続されている。

【００２１】ＤＭＡ制御回路１１には外部からＤＭＡ要
求信号を入力するためのＤＭＡ要求入力端子１８が接続
されており、ＤＭＡ制御回路１１とＣＰＵ１３との間は
ＤＭＡフラグ信号線２０により接続されており、ＤＭＡ
制御回路１１とＣＰＵ１３との間は内部ＤＭＡバス開放
要求／許可信号線２１により接続されており、ＢＩＵ１
７とＣＰＵ１３との間は外部ＤＭＡバス開放要求／許可
信号線２２により接続されている。

【００２２】３１はＢＩＵ１７に接続されているマイコ
ン外部の外部バスであり、この外部バス３１には、外部
メモリ（例えばデータＲＡＭ）３２、外部Ｉ／Ｏ装置
（例えばフロッピーディスク駆動装置、ハードディスク
駆動装置、シリアル入出力装置など）３３が接続されて
いる。

【００２３】さらに、本実施例では、バス１２をＣＰＵ
・プログラムＲＯＭが接続されているＣＰＵ側バス部１
２１とＤＭＡ制御回路・ＢＩＵが接続されているＤＭＡ
側バス部１２２との間に区分する位置にバススイッチ回
路２３が挿入されている。このバススイッチ回路２３
は、ＣＰＵ側バス部１２１とＤＭＡ側バス部１２２との
電気的接続をオン状態またはオフ状態に設定するように
スイッチ制御される。

【００２４】さらに、本実施例では、バススイッチ回路
２３のＣＰＵ側バス１２１には、アドレス指定レジスタ
回路２４、アドレス比較回路２５が接続されている。上
記アドレス指定レジスタ回路２４は、プログラムＲＯＭ
１４においてＣＰＵ１３が外部デバイスに対してアクセ
スしないと宣言した特定領域を表わすアドレスデータを
記憶しておくものであり、例えばデータＲＡＭ１５の一
部を割り当ててもよい。

【００２５】特定領域を表わすアドレスデータの例とし
ては、特定領域のスタートアドレスデータとストップア
ドレスデータとの対でもよく、または、特定領域のスタ
ートアドレスデータと特定領域アドレス数データとの対
でもよい。

【００２６】そして、アドレス比較回路２５は、ＣＰＵ
１３からＣＰＵ側バス部１２１を介して与えられるアド
レスデータとアドレス指定レジスタ回路２４の格納デー
タとを比較し、現在のＣＰＵ出力アドレスが特定領域内
か否かを判定し、判定信号を特定領域判定信号線２６を
介してＣＰＵ１３およびバススイッチ回路２３に供給す
るものである。

【００２７】さらに、バススイッチ回路２３とＢＩＵ１
７との間はＤＭＡバスドライブ許可信号線２７により接
続されており、ＤＭＡ制御回路１１とバススイッチ回路
２３との間は状態問い合わせ信号線２８により接続され
ており、バススイッチ回路２３とＤＭＡ制御回路１１と
の間は状態応答信号線２９が接続されている。

【００２８】図２は、図１に示したマイコンシステムに
おけるバスコントロール動作のタイミングの一例を示し
ている。次に、図２を参照しながら、図１のマイコンシ
ステムにおけるバスコントロール動作を説明する。

【００２９】ＣＰＵ１３が動作している時に現在のＣＰ
Ｕ出力アドレスがアドレス指定レジスタ回路２４に記憶
されている特定領域内であることをアドレス比較回路２
５が判定した場合、バススイッチ回路２３は、アドレス
比較回路２５の出力信号（特定領域判定信号、ＣＰＵ外
部アクセス禁止信号）の活性化期間にＣＰＵ側バス部１
２１とＤＭＡ側バス部１２２との電気的接続をオフ状態
に設定することにより、ＣＰＵ１３とＢＩＵ１７との電
気的接続をオフ状態に設定する。

【００３０】これにより、ＣＰＵ１３がＣＰＵ側バス部
１２１を使用する動作状態が継続したままで、外部バス
３１がＣＰＵ１３から開放された状態（ハイインピーダ
ンス状態あるいは非活性状態）になり、以下に述べるよ
うにＤＭＡ制御回路１１が外部バス３１を使用すること
が可能な状態になる。

【００３１】この時、バススイッチ回路２３は、ＤＭＡ
バスドライブ許可信号をＤＭＡバスドライブ許可信号線
２７を介してＢＩＵ１７に供給し、ＢＩＵ１７はＤＭＡ
制御回路１１によるバスドライブが可能な状態になる。

【００３２】ＤＭＡ制御回路１１は、動作状態（ビジ
ー；Ｂｕｓｙ）であるか否かを表わすＤＭＡフラグ信号
をＤＭＡフラグ信号線２０を介してＣＰＵ１３に供給し
ており、ＤＭＡ要求入力端子１８からＤＭＡ要求信号を
受けると、内部ＤＭＡバス開放要求信号を内部ＤＭＡバ
ス開放要求／許可信号線２１を介してＣＰＵ１３に供給
する。

【００３３】また、この時、ＤＭＡ制御回路１１は、バ
ススイッチ回路２３に状態の問い合わせを行い、バスス
イッチ回路２３がオフ設定状態であるか否かを判定す
る。ＣＰＵ１３は、ＣＰＵ外部アクセス禁止信号として
アドレス比較回路２５から特定領域判定信号が特定領域
判定信号線２６を介して供給されている場合に、内部Ｄ
ＭＡバス開放要求／許可信号線２１を介してＤＭＡ制御
回路１１から内部ＤＭＡバス開放要求あるいは外部ＤＭ
Ａバス開放要求／許可信号線２２を介してＢＩＵ１７か
ら外部ＤＭＡバス要求／許可信号を受けると、ＤＭＡバ
ス開放要求のレベルに応じて内部ＤＭＡバス開放要求／
許可信号線２１あるいは外部ＤＭＡバス開放要求／許可
信号線２２にバス開放許可信号を出力する。

【００３４】そして、ＤＭＡ制御回路１１は、ＣＰＵ１
３から内部ＤＭＡバス許可信号を受けると、バススイッ
チ回路２３がオフ設定状態であれば、ＤＭＡ動作を開始
して外部バス３１を使用するようになり、同時に、ビジ
ー信号をＤＭＡフラグ信号線２０を介してＣＰＵ１３に
供給する。

【００３５】上記ＤＭＡ動作が終了すると、外部バス３
１がＤＭＡ制御回路１１から開放された状態（ハイイン
ピーダンス状態あるいは非活性状態）になり、同時に、
ＤＭＡ制御回路１１はビジー信号をＣＰＵに供給しなく
なる。

【００３６】このようにＣＰＵ１３にビジー信号が供給
されなくなった後、ＣＰＵ１３にＣＰＵ外部アクセス禁
止信号が供給されなくなると、ＣＰＵ１３が外部バス３
１を使用することが可能な状態になる。

【００３７】なお、ＣＰＵ１３にビジー信号が供給され
ている期間（ＤＭＡ動作中）にＣＰＵ外部アクセス禁止
信号が解除されると、ＣＰＵ１３はウエイト状態にな
り、ＤＭＡ動作が終了した後にＣＰＵ１３が外部バス３
１を使用することが可能な状態になる。

【００３８】即ち、上記した実施例のマイコン１０にお
いては、ＣＰＵ１３が動作している時に現在のＣＰＵ出
力アドレスのプログラム内容がＣＰＵ１３の外部アクセ
スを禁止する特定領域内である場合（つまり、ＣＰＵ１
３が外部アクセスをしない期間）に、ＣＰＵ１３が内部
バスを使用する動作状態が継続したままで、ＣＰＵ１３
とＤＭＡ制御回路１１・外部バス３１との間のバス経路
が遮断されて外部バス３１がＣＰＵ１３から開放された
状態になり、ＤＭＡ制御回路１１による外部バス３１の
使用が可能な待機状態になる。

【００３９】この状態でＤＭＡ制御回路１１がＣＰＵ１
３からバス許可信号を受けると、ＤＭＡ動作を開始して
外部バス３１を使用するようになる。これにより、ＣＰ
Ｕ１３およびＤＭＡ制御回路１１の並列処理が可能にな
り、それらの性能を十分に発揮することができるように
なる。

【００４０】また、ＤＭＡ制御回路１１による外部バス
３１の使用が可能な待機状態において、ＣＰＵ１３がＤ
ＭＡバス開放要求を受けてからＤＭＡ制御回路１１がＤ
ＭＡ制御動作を開始するまで応答時間（オーバーヘッド
タイム）は、従来例よりも短縮される。

【００４１】従って、上記実施例のマイコン１０によれ
ば、図４に示した従来のＤＭＡ制御回路内蔵タイプのマ
イコン６０に、バススイッチ回路２３、アドレス指定レ
ジスタ回路２４、アドレス比較回路２５などの比較的小
規模の回路とそれに関係する複数本の制御信号線を追加
するだけで、ＣＰＵ１３およびＤＭＡ制御回路１１の並
列処理が可能になり、それらの性能を十分に発揮するこ
とができるようになり、従来と同様の外部システムに対
しても容易に性能を向上させることができる。

【００４２】また、図５に示したＤＭＡ制御専用の外部
ローカルバス７４を使用する従来のＤＭＡ制御回路内蔵
タイプ７０のマイコンと比べて、マイコン外部にＤＭＡ
制御専用のローカルバス７４および２ポートタイプの外
部メモリ７３を必要としないので、外部システムの複雑
化、コストアップをまねくという問題は生じない。

【００４３】また、図６に示したＣＰＵにハーバードア
ーキテクチャーを採用した従来のＤＭＡ制御回路内蔵タ
イプのマイコン８０と比べて、ＣＰＵの回路負担の増
大、大型化をまねくという問題は生じない。

【００４４】なお、上記実施例では、アドレス比較回路
２５から出力するＣＰＵ外部アクセス禁止信号により直
接にバススイッチ回路２３を制御したが、これに限ら
ず、上記ＣＰＵ外部アクセス禁止信号とＤＭＡ動作に関
する信号との論理処理（例えばアンド処理）を行った信
号によりバススイッチ回路２３を制御する、つまり、特
定領域判定信号（ＣＰＵ外部アクセス禁止信号）を用い
てバススイッチ回路２３をオフ状態に制御するように変
更してもよい。

【００４５】

【発明の効果】上述したように本発明のマイクロコンピ
ュータによれば、ＣＰＵおよびＤＭＡ制御回路の並列処
理が可能になり、それらの性能を十分に発揮することが
できるようになるマイクロコンピュータを提供すること
ができる。

【００４６】また、本発明のマイクロコンピュータによ
れば、ＤＭＡ制御回路による外部バスの使用が可能な待
機状態において、ＣＰＵがＤＭＡバス開放要求を受けて
からＤＭＡ制御回路がＤＭＡ制御動作を開始するまで応
答時間（オーバーヘッド）を短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るマイコンシス
テムの一部を示すブロック図。

【図２】図１のマイコンシステムにおけるバスコントロ
ール動作の一例を示すタイミング波形図。

【図３】従来のＤＭＡ制御回路外付けタイプのマイコン
システムを示すブロック図。

【図４】従来のＤＭＡ制御回路内蔵タイプのマイコンシ
ステムの一例を示すブロック図。

【図５】従来のＤＭＡ制御回路内蔵タイプのマイコンシ
ステムの他の例を示すブロック図。

【図６】従来のＤＭＡ制御回路内蔵タイプのマイコンシ
ステムのさらに他の例を示すブロック図。

【図７】図４のマイコンシステムのバスコントロール動
作の一例を示すタイミング波形図。

【符号の説明】

１０…マイコン、 １１…ＤＭＡ制御回路、 １２…アドレス／データ／制御信号線を含むバス、 １２１…ＣＰＵ側バス部、 １２２…ＤＭＡ側バス部、 １３…ＣＰＵ、 １４…プログラムＲＯＭ、 １５…データＲＡＭ、 １６１〜１６ｎ…内部Ｉ／Ｏ装置（キー処理回路、タイ
マー回路など）、 １７…外部バスインターフェースユニット（ＢＩＵ）、 １８…ＤＭＡ要求入力端子、 ２０…ＤＭＡフラグ信号線、 ２１…内部ＤＭＡバス開放要求／許可信号線、 ２２…外部ＤＭＡバス開放要求／許可信号線、 ２３…バススイッチ回路、 ２４…アドレス指定レジスタ回路、 ２５…アドレス比較回路、 ２６…特定領域判定信号線、 ２７…ＤＭＡバスドライブ許可信号線、 ２８…状態問い合わせ信号線、 ２９…状態応答信号線、 ３１…外部バス、 ３２…外部メモリ（データＲＡＭ）、 ３３…外部Ｉ／Ｏ装置（フロッピーディスク駆動装置、
ハードディスク駆動装置、シリアル入出力装置など）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶 美智雄 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 (72)発明者 阿藤 正巳 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス／データ／制御信号線を含むバ
   スと、 前記バスに接続されているＣＰＵ、プログラムＲＯＭ、
   ＤＭＡ制御回路および外部バスインターフェースユニッ
   トと、 前記ＣＰＵおよびプログラムＲＯＭが接続されているＣ
   ＰＵ側バス部と前記ＤＭＡ制御回路および外部バスイン
   ターフェースユニットが接続されているＤＭＡ側バス部
   との間に挿入され、前記ＣＰＵ側バス部とＤＭＡ側バス
   部との電気的接続をオン状態またはオフ状態に設定する
   ようにスイッチ制御されるバススイッチ回路と、 前記ＣＰＵ側バス部に接続され、前記プログラムＲＯＭ
   においてＣＰＵが外部デバイスに対してアクセスしない
   と宣言した特定領域を表わすアドレスデータを記憶して
   おくアドレス指定レジスタ回路と、 前記ＣＰＵ側バス部に接続され、前記ＣＰＵ側バス部を
   介して与えられるアドレスデータと前記アドレス指定レ
   ジスタ回路の格納データとを比較し、現在のＣＰＵ出力
   アドレスが前記特定領域内か否かを判定し、判定信号を
   前記ＣＰＵ及び前記バススイッチ回路に供給するアドレ
   ス比較回路と、 前記ＤＭＡ制御回路からＣＰＵにＤＭＡ制御回路の動作
   状態を表わすフラグ信号を供給するためのＤＭＡフラグ
   信号線とを具備することを特徴とするマイクロコンピュ
   ータ。
2. 【請求項２】 請求項１記載のマイクロコンピュータに
   おいて、さらに、 前記バススイッチ回路から外部バスインターフェースユ
   ニットに前記ＤＭＡ制御回路によるバスドライブが可能
   な状態に許可するためのＤＭＡバスドライブ許可信号を
   供給するためのＤＭＡバスドライブ許可信号線と、 前記ＤＭＡ制御回路に接続され、外部からＤＭＡ要求信
   号を入力するためのＤＭＡ要求入力端子と、 前記ＤＭＡ制御回路とＣＰＵとの間に接続され、前記Ｄ
   ＭＡ制御回路が前記ＤＭＡ要求入力端子からＤＭＡ要求
   信号を受けると内部ＤＭＡバス開放要求信号を前記ＣＰ
   Ｕに供給し、前記ＣＰＵが内部ＤＭＡバス開放要求を許
   可するための内部ＤＭＡバス開放許可信号を前記ＤＭＡ
   制御回路に供給するための内部ＤＭＡバス開放要求／許
   可信号線と、 前記外部バスインターフェースユニットとＣＰＵとの間
   に接続された外部ＤＭＡバス開放要求／許可信号線と、 前記ＤＭＡ制御回路とバススイッチ回路との間に接続さ
   れ、前記ＤＭＡ制御回路からバススイッチ回路に状態の
   問い合わせを行い、前記バススイッチ回路から状態の応
   答を行うための状態問い合わせ／応答信号線とを具備す
   ることを特徴とするマイクロコンピュータ。