JPH11220481A - Ｐｃｍリレーにおけるサンプリング同期方式とサンプリングデータ同期方式および異常通知方式 - Google Patents

Abstract

(57)【要約】 【課題】 サンプリングデータ処理のオーバヘッドを吸
収し、収集したデータを早く処理する。 【解決手段】 ＭＦｎはマルチフレームタイミング（フ
レーム送信タイミング）、ＳＰｎはサンプリングタイミ
ングである。従来はＳＰｎをデータサンプリングタイミ
ングとしていた。ＭＦｎとＳＰｎとの位相差は局・伝送
遅延量により一定ではない。この発明は、データサンプ
リングタイミングをＳＰｎからＭＳＰｎに移動させるこ
とにより、このサンプリングタイミングによるデータを
ＭＦｎで送信する。親局がこのタイミングにて送信でき
れば、ＭＳＰｎは全局共通タイミングのため、子局も同
様に同一フレームへの送信が可能になる。具体的には、
１／２Ｄｅｌｙ＋ｔｓｐの遅延量をレジスタで設定し、
レジスタ・カウンタなどの遅延回路を用いてサンプリン
グ同期信号を遅らせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスタ局１局・複
数のリモート局及びそれらを接続するシリアル伝送路か
ら構成されるネットワークシステムをベースとしたＰＣ
Ｍ電流差動リレーにおける、サンプリングタイミング方
式とサンプリングデータ同期方式および異常通知方式に
関する。

【０００２】

【従来の技術】図１２に、ＰＣＭ電流差動リレーの伝送
路形態例を示す。図中、ＭＳは親局，ＲＳ０〜ＲＳ４は
リモート局（子局）を示す。マスタ局（親局）ＭＳは、
全局間でデータを交換するための情報フレームを連続的
に生成する。フレームは、図中の下りルートを伝搬し、
折り返し局ＲＳ４に到達し、そこから上りルートを経由
して再び親局ＭＳに帰ってくる。

【０００３】各フレームを生成した際、親局ＭＳは、フ
レームにＩＤを付加する。このＩＤは、フレームアドレ
スと呼ばれるもので、情報フィールドに格納される。各
局は、自局がアクセスし、データを格納すべきフレーム
アドレスを認識している。あるフレームを受信した局
は、情報フィールドからフレームアドレスを抽出し、自
局がアクセスすべきフレームかをチェックする。そうで
あった場合は、そのフレームに自局の情報を格納する。
そうでないときは、そのまま次の局へ送信する。

【０００４】この様に、各局がフレームアドレスを認識
して各該当フレームにデータを格納する動作を、データ
多重方式と称する。親局ＭＳが生成したフレーム列に各
局が続々とデータを多重し、折り返し局ＲＳ４に到達す
る。ここで、全局分のデータが揃っている状態になる。
ここまでのルートが下りルートである。

【０００５】折り返し局ＲＳ４から、再び親局ＭＳに帰
るまでのルートが上りルートで、各局はここで全局分の
データを収集する。親局に到達した上りデータは親局で
のデータ収集の後廃棄される。

【０００６】この伝送システムは、各局の情報をフレー
ムと呼ばれる規定のフォーマットに書き込み、他の局は
伝送路を介して伝わってきたフレームを読むことによ
り、情報を取り入れる。図１３にそのフレームフォーマ
ットを示す。

【０００７】図１３について、フレームはＨＤＬＣなど
に従っているビット列である。フレーム受信部は、フレ
ーム先頭のフラグパターンを認識し、ここをフレームの
始まりとする。フラグパターンは、他の部分には出現し
ないユニークなビット列を定義する。情報フィールド等
でそのパターンが出現するときは、“１”又は“０”の
ビットを挿入し、フラグのユニーク性を確保する。

【０００８】情報フィールドには、仕様で定義される情
報がアサインされる。その中で、フレームのＩＤとして
フレームアドレスＦＡが格納される。フレームアドレス
は、ある範囲内のサイクリックな数値が定義される。そ
の範囲は、フレームの集合が表す論理的な意味あいによ
り異なる。ＦＣＳは、フレームの信頼性を確保するため
の冗長部分である。ＣＲＣ符号などが使用される。

【０００９】図１４に各局の基本構成を示す。１局は上
り，下りルートで、図１４のブロック（２１〜２８）２
組で構成される。図中、２１はシリアルデータの受信部
で、受信データ・受信クロックを受信する。２２はデー
タ分離部で、受信クロック・フレームのフラグ部を基に
してタイミングを作り、情報フィールド・ＦＣＳなどを
抽出する。２３はＦＡ検出部で、検出したフレームアド
レスＦＡを自局登録分と比較する。ただ下りルートの
み。２４は受信バッファで、分離された情報フィールド
内のデータが格納される。２５はフレーム生成部で、マ
スタ局下りルートのみ、フレームを連続的に生成する。
２６はデータ多重部で、送信データをＨＤＬＣフォーマ
ットのフレームに構成する。他局フレームも通過する。
２７は送信バッファで、自局多重フレームに格納する送
信データを格納する。ただし下りルートのみ。２８はシ
リアルデータの送信部で、送信データ・送信クロックを
送出する、ものである。

【００１０】各局間のデータ多重化の流れを図１５に示
す。下りルートでデータを収集し、上りルートでデータ
を分配する。分配されたデータを基に、判定が全端子
（局）で行われる。伝送データ・フォーマットは、ＨＤ
ＬＣフレーム・フォーマットである。このシステムの多
重方式は、フレームを最小単位としている。

【００１１】図１５において多重されるＩ_Xは、１つ以
上のフレームに相当する。（１局で２フレーム以上多重
する場合もある。）以下に、ルート別の多重・分配・判
定の過程を示す。

【００１２】（１）下りルート 各局がデータをフレームに多重するルートである。

【００１３】親局ＭＳは、自ら生成するフレームタイミ
ングを基にして、フレームを絶えず生成し、下りルート
に送信する。

【００１４】これにより、リモート局における多重タイ
ミング（フレーム単位のタイム・スロット）が確保され
る。ここで親局自ら、データを多重する場合もある。

【００１５】生成されるフレームのＩＤは、フレーム単
位のフレームアドレスである。

【００１６】リモート局ＲＳは、これらのフレームを受
けて同期を確立した後に、あらかじめ設定されたフレー
ムアドレスから、自局が多重すべきフレームを検出し
て、自局データを多重する。

【００１７】折り返し局まで到達したフレームの流れ
は、そこでも他局と同様にデータが多重され、上りルー
トへ送信される。

【００１８】（２）上りルート 全局分の多重データを各局が分配・判定を行う。

【００１９】折り返し局からのフレームは、各リモート
局を経て親局へ戻る。各局では受信したデータがバッフ
ァに蓄えられ、端子内のホストコンピュータで処理（判
定）される。親局に到達したデータはチェックを受けた
後、廃棄される。

【００２０】上記従来のデータ伝送システムにおいて、
伝送路障害時のリカバリーとして、親局機能が交替し、
伝送路の再構成により情報の透過性を確保するが、親局
が交替するとき、仮親局を基準に上り，下りの伝送路が
確定するため、伝送路障害前後での伝送フレームの連続
性が損なわれる。この結果、親局によるサンプリング同
期と、仮親局によるサンプリング同期時刻とは異なる位
相から開始されてしまう。

【００２１】つまり、親局と仮親局のサンプリング同期
に関するクロック源に、同期をとるメカニズムが存在し
ないので、再びサンプリング同期を取り直すこととな
る。この取り直しの間、サンプリング周期の時間歪（一
定周期でない期間が存在する）の発生の仕方によって
は、このサンプリング周期で処理を行っている処理に遅
延が生じてしまい、正常な保護動作ができなくなる恐れ
がある。

【００２２】そのため、出願人は先にサンプリング同期
の時間歪を小さく正常な保護動作をなしうるＰＣＭリレ
ーにおけるサンプリング同期方式を提案した（特願平８
−２０７５０５号）。

【００２３】上記、先提案のサンプリング同期方式につ
いて説明する。図１２に示すＰＣＭ電流動作リレーのデ
ータ・伝送システムにおいて、各局で収集・分配される
端子データは、データの同時性が要求されている。同時
性とは、次の２点である。

【００２４】（１）全局間で、データサンプリングタイ
ミングの同期をとること。（サンプリングクロックの同
期化） （２）全局、同一のサンプリングクロックエッジで収集
した端子データを、同一のマルチフレームに多重するこ
と。（データの同期化） 上記（１）は、伝送遅延時間から算出した値で動作する
基準クロックで、自局のサンプリングクロックに従属同
期をかけることにより、全局間同期を実現する。

【００２５】上記（２）の実現のため、サンプリング信
号に同期した、ナンバリング信号を生成する。これを自
局のデータ収集モジュールが受け取ることにより、サン
プリングタイミング及び、ナンバリングの双方を認識で
きる。

【００２６】図１６に親局から折返局往復の、伝送時間
を示す。時間ｔ１で親局から送信されたフレームは、折
返局を経て時間ｔ２に親局に帰ってくる。伝送仕様上、
この中間点は全局で一致していることになる。この点を
サンプリング同期点と定め、サンプリングクロックの基
準とする。

【００２７】伝送遅延時間ｔ１〜ｔ２は、各共通フレー
ム内・サンプリングアドレス（ＳＡ）の送受信を基準に
測定する。共通フレームの送信間隔は、サンプリング間
隔に等しい（位相は異なる）ので、全ＳＡに関するサン
プリング（ＳＰ）同期点を求めることにより、全局間で
同期した、サンプリングクロックの基準信号を作ること
ができる。

【００２８】各局は、サンプリングクロック用発振器を
備えている。これに基準クロックで従属同期をかけるこ
とにより、各局同一タイミングのデータサンプリング信
号を得ることができる。

【００２９】この信号は、サンプリング同期信号（ＳＹ
ＮＣ１）と呼ばれる。系統周波数の１周期は１２サンプ
リングされるので、これに０…１１のナンバをつける。
このため、１２個おきのＳＹＮＣ１に同期してアサート
される。ＳＹＮＣ４信号（サンプリング同期ナンバリン
グ信号）を定義する。（図１７） 各局のリレーモジュールは、ＳＹＮＣ１をサンプリング
トリガとし、ＳＹＮＣ４で順番を知る。ＳＹＮＣ４がア
サートされているときのＳＹＮＣ１でのサンプリングデ
ータに、サンプリングナンバ♯０のタグをつける。それ
以降、１１までのシーケンシャルなタグをサンプリング
データに付加していくタグ♯０を最初に付けるタイミン
グを全局で合わせれば、データの同期性が確保できる。

【００３０】図１８に上記サンプリング同期方式の主要
部回路ブロックを示す。図１８において、１は位相比較
の基準クロックを発生する基準クロック生成部、２は従
属同期の対象となるベースクロック（１．５４４ＭＨ
ｚ）を発生するクロック源、３は基準クロックと位相比
較し、ベースクロックを分周して従属同期信号を出力す
る従属同期部、４はこの分周出力とＳＹＮＣ４強制同期
信号からＳＰ同期信号を生成するＳＹＮＣ信号生成部で
ある。

【００３１】図１９に基準クロック生成部の回路ブロッ
クを示す。図１９において、１０は伝送遅延測定カウン
タ、１１はＳＡラッチ部、１２および１４は下り多重部
及び上り分離部の受信ＳＡ保持用レジスタ、１３及び１
５は伝送遅延測定カウント値のラッチ用カウンタ、１６
は発生する補正値（遅延時間）算出部、１７はＳＡ−補
正値テーブル、１８は基準クロックを出力するコンパレ
ータである。

【００３２】伝送遅延測定カウンタ１０は、１スーパー
フレーム時間の周期を持ち、図２０のようにフルカウン
トでゼロに戻る、自走カウンタである。１スーパーフレ
ームは２５７０４ビットなので、伝送レートから周期を
求めると、約１６．６ｍＳとなる。カウンタ刻み（補正
値精度）は、約６４０ｎＳとなる。カウンタ幅は、１５
ビットである。カウンタ周期は、スーパーフレーム周期
と等しいが、位相関係は不定である。

【００３３】カウンタ１３，１５はＳＡ送信・受信タイ
ミングでカウンタ１０の出力をラッチし、補正値算出部
１６はこのカウンタ値からＳＰ同期カウンタ値を求め
る。この値は、伝送遅延時間の中間点に相当する、カウ
ンタ上の値である。これを補正値と称する。各ＳＡ毎の
補正値は、ＳＡをインデックスで参照されるテーブル１
７で管理する。

【００３４】この補正値とカウンタ値をコンパレータ１
８に設定しておくと、カウンタ１０が一周した後に補正
値と一致する。ここが、あるサンプリングアドレス（Ｓ
Ａｎ）に対応するＳＰ同期点である。このタイミングで
コンパレータ１８は基準クロック・補正値一致割り込み
を発生させる。一致割り込み発生毎にテーブル上の補正
値を更新して行くと、基準クロックが、サンプリング周
期で発生する。

【００３５】図２０に伝送遅延時間と、カウンタ値の関
係を示す。図の上側はフレームの時間対距離のパスとＳ
Ｐ同期点との関係である。ｔ１で送信された共通フレー
ムにのみ存在しＦＡの次のフィールドに位置するフレー
ムのＳＡ部がｔ２で受信され、中間点をＳＰ同期点とし
ている様子を表している。斜線が軌跡である。図の下側
が対応するカウンタの値である。横軸が時間・対軸がカ
ウンタ値で、各時間毎のカウンタ値をプロットすると、
図中の斜線となる。

【００３６】サンプリング同期点は、ＳＰｎ・ＳＰｎ＋
１…である。これらの点は、伝送路に異常がなければ、
全局一致した時間になる。ここで、任意のスーパーフレ
ーム内・ｎ番目のマルチフレームのサンプリングアドレ
スをＳＡｎとすると、ＳＰ同期点は、ＳＰｎとなる。Ｓ
Ｐ同期点では、基準クロックＳＰＣＬＫｎが生成され
る。ＳＰｎのＳＰＣＬＫｎは、１周期前のＳＡｎにて求
められた補正値である、比較カウント値ＣＰｎ−１によ
り生成される。

【００３７】図１９について、基準クロック生成部１
は、一定時間、伝送エラーなどが検出されず、受信デー
タの信頼性が確認された後に、次手順でＦ／Ｗ処理をす
る。（図２５の１０１〜１０５参照） （１）下り多重部（１２，１３）は、共通フレーム内Ｓ
Ａを送信したタイミングで、そのＳＡ値とそのときの伝
送遅延測定カウンタ値をラッチし、割り込みを発生す
る。（下りＳＡ送信割り込み） （２）上り分離部（１４，１５）は、共通フレーム内Ｓ
Ａを分離したタイミングで、上記同様にＳＡ値とカウン
タ値をラッチし、割り込みを発生する。（上りＳＡ受信
割り込み） （３）ＳＡ−補正値テーブル１７は、ＳＡ値（０…１
１）に対応した１２個のバッファを持ち、上記（１），
（２）の割り込みに対応したＳＡの指すバッファに補正
値（遅延時間）Ｃ_SPとして格納する。補正値算出部１６
における補正値の算出方法は、後に述べる。

【００３８】このときの補正値の誤差が±２０μＳ内に
なるまで待つ。精度内に収まったら、（４）に進む。

【００３９】（４）バッファ上の補正値をコンパレータ
１８に設定し、コンパレータをイネーブルにする。

【００４０】（５）カウンタ１０が次の１周期に入り、
コンパレータ１８の設定値と一致すると、カウント一致
割り込みが発生する。

【００４１】同時に、基準クロックが１つ発生する。

【００４２】（６）この割り込みにて、Ｆ／Ｗは、補正
値バッファ内の次の値をコンパレータに設定する。

【００４３】（７）以降、補正値の精度を監視しなが
ら、上記（５），（６）を繰り返す。

【００４４】補正値算出部１６は、下りＳＡ送信割り込
みが、ｔ１で発生したときのカウンタ１３のカウント値
をＣ₁とし、同一ＳＡ値の上りＳＡ受信割り込みがｔ２
で発生したときのカウンタ１５のカウント値をＣ₂とし
て、補正値Ｃ_SPを算出する。基本的には（１）式又は
（２）式で求める。（実際には、チューニングが必要）
（図２１参照） Ｃ₁＜Ｃ₂のとき（同一カウント内）は、 Ｃ_SP＝（Ｃ₁＋Ｃ₂）／２ ……（１） Ｃ₁＞Ｃ₂のとき（一度フルカウント→ゼロ）は、 Ｃ_SP＝（Ｃ₁＋Ｃ₂−Ｔ）／２ ……（２） （Ｔは、フルカウント値） サンプリングクロック同期において、ＳＡの値は補正値
設定時のポインタとなる。このＳＡ値が正しくないと、
他ＳＡの補正値を破壊する可能性がある。このため、補
正値をテーブル１７に格納するとき、受信エラーステー
タスのチェックを行い、ＳＡの正当性をチェックする必
要がある。

【００４５】ただし、遅延値自体の正当性は、属するマ
ルチフレームが正常でないとならない。

【００４６】正常運用中は、極端な伝送遅延の変動は発
生し得ないが、上記の原因などにより、今回値が使用で
きないような場合は、前回の補正値をそのまま使用す
る。

【００４７】従属同期部３は、基準クロック生成部１で
生成された基準クロックを基に、自局サンプリングクロ
ックに従属同期をかけて全局で同期を取る。

【００４８】図２２に従属同期部３のブロックを示す。
図中、３１は分周器、３２は位相比較部で、位相比較部
は基準クロックと分周器からのＦ／Ｂ信号との位相差か
ら分周比を決定し、分周器は位相比較部で設定された分
周比によりベークロックを分周するＰＬＬ回路構成とな
っている。

【００４９】ＰＣＭリレーシステム（図１２）は、系統
６０Ｈｚの端子データサンプリングを行う。仕様上、系
統１周期あたり１２回データサンプリングを行うので、
サンプリング周波数は７２０Ｈｚとなる。それに対し、
伝送レートは１．５４４ＭＨｚである。これをベースに
すると、系統周波数との間で微少な誤差が生じる。この
誤差は蓄積すると、サンプリングデータタイミングの狂
いを発生させる。このため、サンプリングタイミングの
基本クロックを伝送レートとする。

【００５０】ベースクロックを１．５４４ＭＨｚとし、
基本分周比を２１４２に設定すると、１．５４４×１０
⁶／２１４２＝約７２０．８２１６６２Ｈｚ となる。

【００５１】この値に対し、従属同期部３の同期判定
は、±３２カウントの範囲内とする。この値は仕様（±
２０μＳ）を満足する。

【００５２】分周比が１違うときの周期の差は、１／
１．５４４×１０⁶なので、約６４０ｎＳとなる。これ
の３２カウント分は、（１／１．５４４×１０⁶）×３
２＝約２０．７３μＳ である。

【００５３】この原理は、系統５０Ｈｚでも問題なく適
用が可能である。

【００５４】サンプリング同期は、従属同期回路３から
のＤＰＬＬステータスが同期完了を示したときに同期成
立と判定される。

【００５５】成立条件は、（補正値が±２０μＳ以内の
精度）及び（ＤＰＬＬが従属同期完了）であり、同期は
ずれ条件は、（補正値が±２０μＳ以上ずれた）又は
（ＤＰＬＬが従属同期はずれ）となる。

【００５６】従属同期部３の出力は、ＳＰ同期信号生成
部４により、ＳＹＮＣ１・４信号となる。ＳＹＮＣ４
は、図１７に示すようにＳＹＮＣ１の１２回アサートに
１回アサートされる。これらは、従属同期成立・不成立
に関わらず出力される。従属同期成立後は、基準クロッ
クに同期した信号となる。

【００５７】ＳＹＮＣ４信号は、ＳＹＮＣ１信号のナン
バ“０”でアサートされる。従属同期前は、初期化値で
自走しているが、従属同期が完了し、ＳＹＮＣ１のナン
バが明確になった時点で、ＳＹＮＣ４をその周期に強制
同期させる。

【００５８】強制同期を行うときは、ＳＡ１１の補正値
一致割り込み処理中に、ＣＳＲの強制同期イネーブルビ
ットをセットする。次に発生するＳＡ０の補正値一致割
り込み発生で、ＳＹＮＣ４が強制同期される。ＳＹＮＣ
４は、ＳＹＮＣ１を入力とする１２カウンタ回路で生成
するので、このときにカウンタをリセットすればよい。

【００５９】ＳＡ補正値が収束した後、コンパレータ１
８での比較を開始するが、開始するＳＡ値を特定してお
くと、カウンタ１０のカウンタ１周期後に発生する割り
込みに対応する、サンプリングナンバを特定することが
できる。（図１９）例えば、ＳＡ補正値の収束後ＳＡ０
から比較を開始すると、最初の一致割り込みは、ＳＡ０
のＳＰ同期点となる。この処理を全局で行うと、一致割
り込み（基準クロック）は、全局ＳＡ０相当から開始さ
れる。

【００６０】基準クロックの生成により、サンプリング
クロックの従属同期が始まる。同期完了時点で、ＳＹＮ
Ｃ１信号と基準クロックは同期している。基準クロック
は、ＳＡ値で特定されているので、それに同期している
ＳＹＮＣ１も、同様にＳＡ値で特定することができる。

【００６１】信号ＳＹＮＣ４は、サンプリングナンバ０
で発生することになっているが、この時点では自走状態
になっているので、強制同期をする必要がある。つま
り、ＳＡ値に同期しているＳＹＮＣ１が“０”を指した
ときに、ＳＹＮＣ４を生成するカウンタをリセットす
る。

【００６２】このときのＦ／Ｗ処理は、次の手順で行
う。（図２５の１０６〜１０８参照） （１）従属同期部３のＤＰＬＬステータスから、従属同
期完了を知る。

【００６３】（２）サンプリングナンバ１１の一致割り
込み（ナンバ０の補正値をロードする）で、ＣＰＵによ
り操作される制御用レジスタ（ＣＳＲ）の強制同期ビッ
トをセットする。

【００６４】各局はＡＩモジュールによりＳＹＮＣ４を
基準として端子データ・パケットのタグＮｏ．を決め
る。この信号のアサートから、タグＮｏ．を０，１，
２，３，４…と付けていく。

【００６５】ＣＰＵ及びサンプリング同期回路は、この
タグＮｏ，を基に、送信データの管理を行う。これによ
ると、あるサンプリングクロックでサンプルされるデー
タは、全局で同じ送信バッファエリアに、格納されるこ
とになる、（送信バッファは、サンプリングアドレスに
対応した、１２個の端子データエリアから構成されてい
る。） この処理で、データの同期化が実現される。

【００６６】この、強制同期処理が完了して、自局のサ
ンプリング同期が成立する。この同期化の模様を図２３
に示す。

【００６７】サンプリングクロック（ＳＰＣＬＫ）従属
同期完了後、各局は端子データ多重を開始する。この時
点で、全局一致したポインタ管理による、端子データの
アクセス可能になっているので、親局は共通フレーム
で、このマルチフレームＭＦには、送信バッファ上の、
どのエリアのデータを多重すればよいかを指示する。こ
の値が、共通フレームにのみ位置するＳＡ遅延時間フィ
ールドに格納される。

【００６８】ＳＡ遅延時間は、親局が確実にデータを多
重できる、最新のサンプリングナンバを表す。

【００６９】図２４に示すように、ＳＡ遅延時間は回線
の伝送遅延量により、ロードされる値が異なる。

【００７０】図２４の左側では、遅延時間が短いので、
例えば親局は、マルチフレームＭＦ２にはＳＰ０のデー
タは確実に多重できる。それに対し、図２４の右側で
は、マルチフレームＭＦ２には同期点ＳＰ１０のデータ
が多重可能となる。これは、伝送遅延時間が長くなるほ
ど、フレームが折返局に到達する時間が長くなり、その
結果ＭＦ２に対応するＳＰ２が、相対的に遅れるためで
ある。

【００７１】サンプリングアドレスＳＡｎのマルチフレ
ームに、親局が設定するＳＡ遅延時間値は、親局の伝送
遅延時間値は１／２を、マルチフレーム換算した値とな
る。換算値をｍとすると、ｎ−ｍが、ＳＡｎ送信直前の
ＳＰナンバになる。マルチフレームタイミングと、サン
プリングタイミングとの非同期性を考慮して、さらに−
１する。

【００７２】図２４の左側では、ｍ＝１になるので、ｎ
＝２とするとＳＰナンバは０になる。同様に、図２４の
右側では、ｍ＝３で、ｎ＝２のときＳＰナンバは１０で
ある。

【００７３】サンプリング同期処理過程において、ＳＡ
遅延時間を設定することにより、各局が有効端子データ
の多重を開始する。この時のハンドシェイクに、共通フ
レーム内に定義されているＵＬフラグ（同期確認フラ
グ）を使用する。Ｆ／Ｗ処理は次の手順で行う。（図２
５の１０９〜１１１参照） 親局送信時 ＵＬフラグをレディ状態・ＳＡ遅延時間を無効値に設定
して、共通フレームを送信する。 各子局 サンプリング同期未完のうちは、ＵＬフラグをアンレデ
ィ（サンプリング同期未確立）にして送出する。

【００７４】サンプリング同期完了（ＤＰＬＬステータ
スが同期完了＋保護時間＋ＳＹＮＣ４強制同期完了）
で、ＵＬフラグをレディ（サンプリング同期確立）状態
で送出。

【００７５】ＳＡ遅延時間が無効値のうちは、ダミーの
端子データを多重 親局受信時 ＵＬフラグをアンレディ状態で受信：サンプリング同期
未完の局がある。

【００７６】ＵＬフラグをレディ状態で受信：全局、サ
ンプリング同期完了。

【００７７】この後、ＳＡ遅延時間を有効値に設定す
る。

【００７８】各子局＋親局 有効なＳＡ遅延時間を受けて、値に対応する、送信バッ
ファの端子データを多重する。

【００７９】図１２の伝送路において、あるステーショ
ン（ＭＳ│ＲＳ＿ｎ）から多重されたフレームは、折り
返し局ＲＳ＿４にて折り返され、再び同じ局に帰ってく
る。（下りルートにて多重し、上りルートにて各局が情
報を得る。） 伝送路及び、各局の伝送遅延時間は上り／下りで一定で
あるとすると、あるフレームの自局→折り返し→自局の
伝送遅延時間の１／２の値は、全局に関して時間軸上
で、ある１点に収束する。これを、連続するマルチフレ
ームに関して測定・計算を行うと、収束点の間隔はマル
チフレームタイミング（１．３９ｍｓ）となる。（＝サ
ンプリングタイミング）このタイミングは、全局共通の
絶対タイミングとなる。これと、各局が持つサンプリン
グタイマとの位相補正を行うことにより、全局が同じタ
イミングで（電流）データをサンプリングすることが可
能になる。

【００８０】図２６に示すように、任意のマルチフレー
ム・共通フレームが各局を通過して再び帰ってくるまで
の時間を計測している。ｔ_MSは、ＭＳが自ら生成したフ
レームがＭＳに再び帰ってくるまでの時間を表す。ｔ
_RS0は、ＲＳ＿０を通過して再びＲＳ＿０に帰ってくる
までの時間で、以下同様にｔ_RS1・ｔ_RS2…と続く。折返
局では、伝送路遅延はゼロで、自局遅延のみとなる。

【００８１】図２６に示すように、各局の遅延時間を１
／２した点は、ある点（ｔ_SMP）に収束することが判
る。

【００８２】上記のサンプリング同期方式は、１．３９
ｍＳ周期のサンプリングタイミング発生回路・位相補正
回路（ＤＰＬＬ）・マルチフレームタイミング遅延時間
計測回路等により実現される。仕様上の精度は、２０μ
Ｓ以下である。この範囲内に、全局のサンプリングタイ
ミングの誤差を収める。

【００８３】このようにして得られたサンプリングタイ
ミングと、他のサンプリングタイミングとの関係は、下
記の通りである。対マルチフレームタイミング：周期は
等しいが、位相は各局毎に異なる。系統の１周期：上記
と同じく周期の１／１２だが、位相は不定である。

【００８４】（１）サンプリングタイミングとマルチフ
レームタイミングとの位相差について マルチフレームは、伝送路・局の遅延時間後にある局Ｒ
Ｓｎに到達する。この局でのマルチフレームタイミング
は、この遅延時間分、マスタ局ＭＳに比べて位相が遅れ
ている。サンプリングタイミングは、絶対的なタイミン
グであるため、マルチフレームタイミングとの位相差
は、各局毎に異なることになる。

【００８５】図２７に位相差の例を示す。横軸は時間・
縦軸は局を表し、図ではマスタ局ＭＳと、あるリモート
局ＲＳとの位相差を説明している。時間でマスタ局Ｍ
Ｓが送信したマルチフレームは、時間でリモート局Ｒ
Ｓに到達する。この時間差だけ、リモート局ＲＳのマル
チフレームタイミングが遅れる。→サンプリングタイミ
ングとの位相差がＭＳのそれとは異なる。

【００８６】（２）サンプリングデータをどのマルチフ
レームに多重するか あるサンプリングタイミングの送信データは、そこから
最小２フレームタイミング後のフレームに多重すること
とする。言い替えれば、あるフレームタイミングでは、
２つ前のサンプリングタイミングで得たデータを多重す
る、ということである。図２８にサンプリングデータ多
重の時間的概念を示す。

【００８７】各サンプリングタイミングにてサンプリン
グされる電流データがＴＤＭ（時分割多重通信システ
ム）に引き渡されるまでに、Ａ／Ｄコンバータに取り込
まれた後、約２００μＳ以上のオーバヘッドが発生する
が、こうすると、両タイミングの位相差に関わらず、サ
ンプリングデータ処理のオーバヘッドを吸収することが
できる。しかし、例えば→（１）としてしまうと、サ
ンプリングタイミングとフレームタイミングとの位相差
が一様でないために、データ処理が終了する前に多重タ
イムスロットが来てしまう可能性がある。

【００８８】具体的には、次のような処理となる。 ・ホスト側（送信バッファ書込側） サンプリングデータ処理終了次第、送信バッファへデー
タを書き込み、ホスト側のポインタを進める。 ・送信側（送信バッファ読出側） 読み出しポインタを常に２＋α分先行させてデータを取
り出す。（αは、サンプリングアドレス遅延時間） リレーシステムは、リアルタイム性が重要視されるた
め、収集したデータを極力早く処理しなければならな
い。このためには、上記のオーバヘッドを極力少なくす
る必要がある。

【００８９】

【発明が解決しようとする課題】ところで、上記従来方
式では、 （１）カウンタ１０が１周期に入り、コンパレータ１８
の設定値と一致すると、カウント一致割り込みが発生す
るので、１回のサンプリングナンバーの全局同期が可能
であった。このため、何らかの障害でサンプリングナン
バーを再同期させることが困難である。

【００９０】（２）リレーシステムは、リアルタイム性
が重視されるため、収集したデータを極力早く処理しな
ければならない。そのためには、上記オーバヘッドを極
力少なくする必要がある。

【００９１】（３）下り側：送信、上り側：受信の受信
の基本原則があるが、伝送路断線時の局遷移・復帰に必
要な情報が充分に伝送されない。

【００９２】この発明は、上記課題に鑑みてなされたも
のであり、その目的とするところは、システム全体のリ
アルタイム性が向上するＰＣＭリレーにおける、サンプ
リングタイミング方式とサンプリングデータ同期方式お
よび異常通知方式を提供することにある。

【００９３】

【課題を解決するための手段】この発明は、 （１）親局と複数の子局及びそれらを接続するシリアル
伝送路からなるネットワークシステムをベースとするデ
ータ多重方式のＰＣＭ電流差動リレーのデータサンプリ
ングクロックを同期化させる、ＰＣＭリレーにおけるサ
ンプリング同期方式において、各局に、伝送遅延時間を
各共通フレーム内のサンプリングアドレスの送，受信を
基準に測定してその中間点をサンプリングクロックの基
準とする基準クロック生成手段と、生成された基準クロ
ックを基に、自局サンプリングクロックに従属同期をか
けてサンプリングクロックを同期化させる従属同期化手
段と、従属同期化された同期信号を伝送遅延量と最低限
必要な処理時間分を加味して修正し、サンプリング同期
信号を出力する同期信号生成手段とを設け、データサン
プリングからデータ送信までのオーバヘッド時間を最小
限としたことを特徴とする。

【００９４】（２）親局と複数の子局及びそれらを接続
するシリアル伝送路からなるネットワークシステムをベ
ースとするデータ多重方式のＰＣＭ電流差動リレーのサ
ンプリングデータをサンプリングクロックに同期させ
る、ＰＣＭリレーにおけるサンプリングデータ同期方式
において、サンプリングクロックによるサンプリングデ
ータの同期処理を、プログラマブルタイマを使用したワ
ンショットタイマにて処理することを特徴とする。

【００９５】（３）親局と複数の子局及びそれらを接続
するシリアル伝送路からなるネットワークシステムをベ
ースとするデータ多重方式のＰＣＭ電流差動リレーの隣
接局の異常を通知する、ＰＣＭリレーの異常通知方式に
おいて、親局および折返局にそれぞれ、予備系受信状態
をモニタおよびセットするモニタ・セット回路を設け、
伝送路不良ビットを上り送信ないし下り受信にも対応さ
せたことを特徴とする。

【００９６】（４）親局と複数の子局及びそれらを接続
するシリアル伝送路からなるネットワークシステムをベ
ースとするデータ多重方式のＰＣＭ電流差動リレーの隣
接局の異常を通知する、ＰＣＭリレーの異常通知方式に
おいて、全局にそれぞれ、予備系受信状態をモニタおよ
びセットするモニタ・セット回路を設け、伝送不良ビッ
トを上り送信ないし下り受信にも対応したことを特徴と
する。

【００９７】

【発明の実施の形態】実施の形態１（図１〜図４） 図２７のように伝送路上の局の位置・伝送路の遅延時間
によりその局のフレームタイミング対サンプリングタイ
ミングの位相差が決定されてしまう。実施の形態１は、
そのような位相差を解消することによりサンプリングデ
ータ処理時間の短縮化を図り、システム全体のリアルタ
イム性を向上させるものである。

【００９８】まず、原理を図４について説明する。図
中、ＭＦｎはマルチフレームタイミング（フレーム送信
タイミング）、ＳＰｎはサンプリングタイミングであ
る。従来は、ＳＰｎをデータサンプリングタイミングと
していたが、前述したようにマルチフレームタイミング
との位相差は局・伝送遅延量により一定でない。このた
め、サンプリングデータ送信においてオーバヘッドが生
じていた。

【００９９】本発明では、データサンプリングタイミン
グを図４のＭＳＰｎに移動させることにより、このサン
プリングタイミングによるデータをＭＦｎで送信する。
ＭＳＰｎとＭＦｎとの間の時間ｔｓｐは、データサンプ
リング処理に最低限必要なオーバヘッド時間である。
（データサンプルモジュールの処理時間＋システムバス
転送時間など） 親局がこのタイミングにて送信できれば、子局も同様に
同一フレームへの送信が可能になる。ＭＳＰｎは全局共
通タイミングであるためである。

【０１００】これにより、データサンプリングから送信
までのオーバヘッド時間を最小限に押えることが可能に
なる。

【０１０１】図１，図２に実施の形態１にかかるサンプ
リング同期部のブロック図を示す。図１において、１は
位相比較の基準を発生する基準クロック生成部、２は従
属同期の対象となるベースクロック（１．５４４ＭＨ
ｚ）を発生するベースクロック源、３は基準クロックと
位相比較し、ベースクロックを分周して従属同期信号を
出力するＰＬＬ回路で構成された従属同期部。（従来図
１８と同じ） ４₁は従属同期部３からの従属同期信号を図３のような
ＳＹＮＣ信号とする第１のＳＹＮＣ信号生成部、４₂は
図２に示すように、各局毎の遅延時間（伝送遅延値＋ｔ
ｓｐ）を設定する遅延量設定レジスタ４１と、上記ＳＹ
ＮＣ信号に上記設定された時間分遅延をかけＳＹＮＣ１
信号を出力するレジスタ，シフトレジスタ・カウンタ等
からなる遅延回路４２と、この遅延回路からのＳＹＮＣ
１信号を１２回カウントし、ＳＹＮＣ４信号を出力する
１／１２分周器４３と、この分周器に出力し、シーケン
シャルに出力されるＳＹＮＣ４信号に強制動期をかける
リセット回路４４で構成されている。なお、ＳＹＮＣ４
信号はサンプリングナンバー０（ＳＰ0）に対応するも
ので、同期確立後リセットをかける必要がある。

【０１０２】この実施の形態１によれば、（１週期）−
（伝送遅延＋ｔｓｐ）の分だけ進ませる処理によりデー
タサンプリングタイミングを図３に示すようにＳＰ0の
点をＭＦ0＋マージンの点に移動させることができるの
で、ＳＰ0のデータをＭＦ0に多重することが可能とな
り、早く送信することができ、データサンプリングから
データ送信までのオーバヘッド時間を最小限にすること
が可能となると共に、システム全体のリアルタイム性が
向上する。また、従来形式のＳＹＮＣ１，ＳＹＮＣ４及
び強制コマンド部を流用してこれらの信号を生成した後
に、進相させているので、効率的である。

【０１０３】実施の形態２（図５〜図７） 従来図１９の基準クロック生成部の動作（１）〜（７）
の（５）では１回のみサンプリングナンバの全局同期が
可能であった。このため、何らかの障害でサンプリング
ナンバを再同期させることが困難である。実施の形態５
は、サンプリングデータ同期ずれに対し、各局が同期を
取って効率的にサンプリング点を同一化するものであ
る。

【０１０４】図５に実施の形態２にかかるサンプリング
データ同期部の基本構成を示す。サンプリングデータ同
期部はサンプリングタイミングの同期が終了してから、
サンプリングタイミングと、サンプリングデータとの関
連づけ（サンプリングナンバを付与）を行いサンプリン
グ点を同期化する。

【０１０５】図中、６１はプログラマブルタイマ（ＰＴ
Ｃ）、６２は本回路を制御しているＣＰＵローカルデー
タバス、６３は監視部からのＳＬフラグ受信信号ＳＬ＿
ＯＮを受けてタイマ６１のゲートを制御するゲート制御
部、６４はタイマ６１，ローカルバス６２，ゲート制御
部６３間に接続されＣＰＵにより制御されるコマンドス
テータスレジスタ（ＣＳＲ）である。

【０１０６】レジスタ６４は、例えば、ＥＮＢ（イネー
ブル）をビット０、ＴＩＭＵＰをビット１に定義する。
ＳＬフラグ正常の条件でビット０をＣＰＵがセットする
と、タイマ６１が動作を開始し、タイマ６１がタイムア
ップしたかを知るために、ＣＰＵはビット１をモニタす
る。

【０１０７】図６を用いてサンプリングデータ同期処理
の手順を説明する。（＊記号と丸数字は図６に対応す
る。） ＊ＳＰＣＬＫ割込 この割込はサンプリング同期部が、整定値一致を検出す
る度に発生する割込である。サンプリングクロック（Ｓ
ＰＣＬＫ）同期確立時点で、このタイミングは、ある精
度内で全局一致している。この割込ルーチン内で、タイ
マ（ＰＴＣ）６１がタイムアップしているか（ＯＵＴ＝
“１”であるか）をテストする。タイマ６１がタイムア
ップしていた割込（図６の）が、全局共通のサンプリ
ングデータ一致点である。

【０１０８】タイマ準備・ＵＬフラグリセット サンプリングアドレス同期・検定終了後、サンプリング
データ処理の準備をする。 （１）タイマ６１をセットアップする。モード０で設定
後、カウント値をセットする。１カウント＝１μＳであ
る。カウント値は、サンプリング同期部で計測した伝送
遅延時間の半分−αである。カウンタ値設定時点で、タ
イマ６１の出力（ＯＵＴ）は、ネゲート（“０”）とさ
れる。 （２）ＵＬフラグ送信処理を終了する。（共通フレーム
内、ＵＬフラグのセット送信を止める。）これで親局
に、ＳＡ同期完了を知らせる。

【０１０９】カウント開始 タイマ６１の起動タイミングは、ＳＬフラグを含むマル
チフレームの次のマルチフレーム先頭である。

【０１１０】・ＳＬフラグは、フレーム内の１ビットな
ので、ビットセットの検出だけでは正当性が保証できな
い。 ・親局・折返局に関しては、現状ではタイマの起動が不
可能である。 親局：ＵＬフラグを自ら生成するので、監視部から検出
信号が出力されない。

【０１１１】折返局：共通フレーム内のＵＬフラグの位
置が、サンプリングデータ同期点を時間的に越えてい
る。図７に、タイマ・ＧＡＴＥ信号アサートタイミング
を示す。

【０１１２】カウンタ・タイムアップ タイマのカウンタはダウンカウントの後、ゼロとなりＯ
ＵＴをアサート（“１”）する。ＳＰＣＬＫ割込処理
で、ＯＵＴの値をポーリングしているので、タイムアッ
プを検出することができる。ここで、Ｆ／ＷはＣＳＭ
［システムコントローラ（ホストプロセッサ）］に対し
て、データ同期メッセージを送信する。ＣＳＭは、ＳＰ
ＣＬＫを受けているので、このメッセージを受け取った
直前のＳＰＣＬＫが、データ同期点であることを知る。

【０１１３】ＧＡＴＥクリア 終了処理として、Ｆ／ＷはＧＡＴＥ出力をクリアする。
ＣＳＲをクリアする。なお、上記タイマのカウントする
値は、５ｍＳ最大なので、分解能を１μＳとすると１３
８８ｈカウントとなり、１６ビットカウンタで充分であ
る。このため、入力するクロックは１ＭＨｚ以上とな
る。（５ｍＳ／１μＳ＝１３８８ｈカウント） この実施の形態２によれば、サンプリングデータ同期ず
れに対し、各局が同期を取って何度も実行できる。ま
た、各子局が同一方式にて収束するので、効率的にサン
プリング点を同一化することができる。

【０１１４】実施の形態３（図８〜図１０） 実施の形態３は、伝送路断線時の局遷移・復帰に必要な
情報を充分伝達しうるようにしたものである。図８に示
すように、親局ＭＳ−折返局ＴＢ間で、双方の局状態で
の予備系受信状態をセット・モニタ可能な回路５を追加
する。この追加回路を備えた親局（又は折返局）の構成
を図９に示す。同図において、２１は受信部（レシー
バ）、２２はデータ分離部、２６はデータ多重部、２８
は送信部（トランシーバ）、２９はマイクロプロセッサ
のローカルバス、５１は分離部２２とローカルバス２９
との間に追加されたＮＧビットモニタ部、５２はローカ
ルバスと多重部２６との間に追加されたＮＧビットセッ
ト部である。

【０１１５】分離部２２は、受信データ上のフレームア
ドレス・サンプリングアドレスなどを基に、伝送路断線
時の局遷移・復帰に必要な情報を抽出すべきビットの位
置を特定する。そのビットのタイミングをＮＧビットモ
ニタ５１が検出した時点でＮＧビットセット部５２がそ
のビット値を多重部２６のレジスタにセットする。多重
部２６はモニタ５１と同様にセットタイミングを検出
し、レジスタにセットされた値を送信データに多重す
る。

【０１１６】この場合、異常フラグ（２ビット）は、図
１０に示すような共通フレーム内に置く。レジスタ値
は、例えば、０：正常，１：異常とする。なお、図１０
における「ＦＡフィールドを、データフィールド０とす
る」の意味は、フレーム内の最小データを、フィールド
と定義し、先頭のフィールドの番号を０としたときに、
図示のフィールドが１１，１２に該当する、ということ
である。実際には、回路・処理の構成により、どのフィ
ールドのどのビットを使用しても構わない。

【０１１７】この実施の形態３によれば、ＰＣＭリレー
システムにおいて、伝送路断線時の局遷移・復帰に必要
な情報が充分に伝達される。

【０１１８】実施の形態４（図１１） 実施の形態３では親局−折返局間で、双方の局の状態で
の予備系受信状態をセット・モニタ可能な回路を追加し
たが、実施の形態４は、全局間で、双方の局状態での予
備系受信状態をセット・モニタ可能な回路を追加する。

【０１１９】この追加回路は図１１に示すように、親局
ＭＳ、中間局ＲＳ、折返局ＴＢの各局に、それぞれ、上
りＮＧモニタ＋上りＮＧセット部５₃と下りＮＧモニタ
＋下りＮＧセット部５₄の回路として追加する。この場
合、各回路のＮＧビットモニタ部及びＮＧセット部はそ
れぞれ上記図９と同様に、分離部２２とＣＰＵローカル
バス５１の間及びＣＰＵローカルバス２９と多重部２６
の間に設ける。

【０１２０】また、異常フラグ（２ビット）は、上記図
１０と同様に共通フレーム内に置く。しかして、異常フ
ラグは２局間でのみセットないしモニタされるが、上り
・下りの２ビットあればよいことになる。

【０１２１】実施の形態４によれば、全局「上下隣接局
の異常情報」を知ることが可能となる。また、上下で２
ビット使い回すことにより、ビットアサインを節約する
ことができる。

【０１２２】

【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。

【０１２３】（１）親局交代時及び、初期段階における
サンプリング同期ずれに対し、各子局側が時間をかけて
収束することにより、一定周期処理の時間歪を小さくで
きる。

【０１２４】（２）各子局が、同一方式にて収束するの
で、効率的にサンプリング点を同一化することができ
る。

【０１２５】（３）ＤＰＬＬ回路を使用しているため、
引っ込み時間が高速化できる。

【図面の簡単な説明】

【図１】実施の形態１にかかるサンプリング同期関連回
路のブロック図。

【図２】往復の伝送時間を示すグラフ。

【図３】基準クロック生成部のブロック図。

【図４】伝送遅延時間とカウンタ値のタイミング図。

【図５】補正値の算出の説明図。

【図６】従属同期部のブロック図。

【図７】信号のタイミング図。

【図８】同期化の説明図。

【図９】多重フレームの伝送時間とサンプリング同期信
号の関係を示すグラフ。

【図１０】サンプリング同期化の処理フロー図。

【図１１】実施の形態２にかかるサンプリング同期部の
ブロック図。

【図１２】ＳＹＮＣ４信号生成部（２）を示すブロック
図。

【図１３】同期部の要部動作を説明するタイムチャー
ト。

【図１４】原理を示すグラフ。

【図１５】実施の形態３にかかる親局，折返局の構成説
明図。

【図１６】セット・モニタ回路の説明図。

【図１７】異常フラグの説明図。

【図１８】実施の形態４にかかる各局の構成説明図。

【図１９】実施の形態５にかかるサンプリングデータ同
期部の構成説明図。

【図２０】サンプリングデータ同期の概タイミング図。

【図２１】タイマ・ゲート信号アサートタイミング図。

【図２２】ＰＣＭ電流作動リレーの伝送路の形態図。

【図２３】フレームフォーマットの説明図。

【図２４】局の基本構成を示すブロック図。

【図２５】データ多重化の流れの説明図。

【図２６】サンプリングタイミング測定例を示すグラ
フ。

【図２７】マルチフレームタイミングの位相差を示すグ
ラフ。

【図２８】サンプリングデータ多重の時間的概念説明
図。

【符号の説明】

１…基準ブロック生成部 ２…ベースクロック源 ３…従属同期部 ４…ＳＹＮＣ信号生成部 ５…ＮＧビットモニタ・セット回路 ６…サンプリングデータ同期部 １０…伝送遅延測定カウンタ １１…ＳＡラッチ部 １２…下り多重部の受信ＳＡ保持用レジスタ １３…下り多重部のラッチ用カウンタ １４…上り分離部の受信ＳＡ保持用レジスタ １５…上り分離部のラッチ用カウンタ １６…補正値算出部 １７…ＳＡ−補正値テーブル １８…コンパレータ ２１…受信部，レシーバ ２２…データ分離部 ２３…ＦＡ検出部 ２４…受信バッファ ２５…フレーム生成部 ２６…データ多重部，送信多重部 ２７…送信バッファ ２８…送信部，トランシーバ ２９…ＣＰＵローカルバス ３１…分周器 ３２…位相比較部 ４１…遅延量設定レジスタ ４２…遅延回路 ４３…１／１２分周回路 ４４…リセット回路 ５１…ＮＧビットモニタ部 ５２…ＮＧビットセット部 ６１…プログラマブルタイマ（ＰＴＣ） ６２…ＣＰＵローカルデータバス ６３…ゲート制御部 ６４…レジスタ（ＣＳＲ） ＭＳ…親局 ＲＳ０〜ＲＳ４…リモート局（子局，中間局） ＴＢ…折返局

Claims (4)

【特許請求の範囲】
1. 【請求項１】 親局と複数の子局及びそれらを接続する
   シリアル伝送路からなるネットワークシステムをベース
   とするデータ多重方式のＰＣＭ電流差動リレーのデータ
   サンプリングクロックを同期化させる、ＰＣＭリレーに
   おけるサンプリング同期方式において、 各局に、伝送遅延時間を各共通フレーム内のサンプリン
   グアドレスの送，受信を基準に測定してその中間点をサ
   ンプリングクロックの基準とする基準クロック生成手段
   と、 生成された基準クロックを基に、自局サンプリングクロ
   ックに従属同期をかけてサンプリングクロックを同期化
   させる従属同期化手段と、 従属同期化された同期信号を伝送遅延量と最低限必要な
   処理時間分を加味して修正し、サンプリング同期信号を
   出力する同期信号生成手段と、 を設け、データサンプリングからデータ送信までのオー
   バヘッド時間を最小限としたことを特徴とするＰＣＭリ
   レーにおけるサンプリング同期方式。
2. 【請求項２】 親局と複数の子局及びそれらを接続する
   シリアル伝送路からなるネットワークシステムをベース
   とするデータ多重方式のＰＣＭ電流差動リレーのサンプ
   リングデータをサンプリングクロックに同期させる、Ｐ
   ＣＭリレーにおけるサンプリングデータ同期方式におい
   て、 サンプリングクロックによるサンプリングデータの同期
   処理を、プログラマブルタイマを使用したワンショット
   タイマにて処理することを特徴とするＰＣＭリレーにお
   けるサンプリングデータ同期方式。
3. 【請求項３】 親局と複数の子局及びそれらを接続する
   シリアル伝送路からなるネットワークシステムをベース
   とするデータ多重方式のＰＣＭ電流差動リレーの隣接局
   の異常を通知する、ＰＣＭリレーの異常通知方式におい
   て、 親局および折返局にそれぞれ、予備系受信状態をモニタ
   およびセットするモニタ・セット回路を設け、伝送路不
   良ビットを上り送信ないし下り受信にも対応させたこと
   を特徴とするＰＣＭリレーの異常通知方式。
4. 【請求項４】 親局と複数の子局及びそれらを接続する
   シリアル伝送路からなるネットワークシステムをベース
   とするデータ多重方式のＰＣＭ電流差動リレーの隣接局
   の異常を通知する、ＰＣＭリレーの異常通知方式におい
   て、 全局にそれぞれ、予備系受信状態をモニタおよびセット
   するモニタ・セット回路を設け、伝送不良ビットを上り
   送信ないし下り受信にも対応したことを特徴とするＰＣ
   Ｍリレーの異常通知方式。