JPH08251802A - ディジタルリレーのサンプリング同期方法 - Google Patents
ディジタルリレーのサンプリング同期方法Info
- Publication number
- JPH08251802A JPH08251802A JP7047998A JP4799895A JPH08251802A JP H08251802 A JPH08251802 A JP H08251802A JP 7047998 A JP7047998 A JP 7047998A JP 4799895 A JP4799895 A JP 4799895A JP H08251802 A JPH08251802 A JP H08251802A
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- Japan
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- parallel
- serial
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Abstract
(57)【要約】
【目的】 少ないバード構成で高信頼性のサンプリング
同期が可能なディジタルリレーのサンプリング同期方法
を提供する。 【構成】 直／並変換器１ａ（１ｂ）からの情報データ
を入力とするレジスタ群２ａ（２ｂ），３ａ（３ｂ）
と、並／直変換器４ａ（４ｂ）と、分離タイミング設定
回路５ａ（５ｂ）と、多重タイミング設定回路６ａ（６
ｂ）と、ロジック回路７ａ（７ｂ）と、位相比較部１
０，１１備え、多端子系統の電流差動保護継電システム
を構築するリレー機能の一部として、通信設備に依存し
ないサンプリング同期をとる。
同期が可能なディジタルリレーのサンプリング同期方法
を提供する。 【構成】 直／並変換器１ａ（１ｂ）からの情報データ
を入力とするレジスタ群２ａ（２ｂ），３ａ（３ｂ）
と、並／直変換器４ａ（４ｂ）と、分離タイミング設定
回路５ａ（５ｂ）と、多重タイミング設定回路６ａ（６
ｂ）と、ロジック回路７ａ（７ｂ）と、位相比較部１
０，１１備え、多端子系統の電流差動保護継電システム
を構築するリレー機能の一部として、通信設備に依存し
ないサンプリング同期をとる。
Description
【０００１】
【産業上の利用分野】本発明はディジタルリレーのサン
プリング同期方法に係り、特に複数のディジタル保護継
電装置などの同時サンプリングを行うための方法に関す
る。
プリング同期方法に係り、特に複数のディジタル保護継
電装置などの同時サンプリングを行うための方法に関す
る。
【０００２】
【従来の技術】系統保護を高信頼度にするために、電流
差動リレーが多く用いられてきた。電流差動リレーを行
うためには、離れた装置間でサンプリング同期をとる必
要がある。従来次のような方法で装置間でサンプリング
同期をとっていた（サンプリングマスター局をＭ局、そ
れに追従すべく局をＳ局とする）。
差動リレーが多く用いられてきた。電流差動リレーを行
うためには、離れた装置間でサンプリング同期をとる必
要がある。従来次のような方法で装置間でサンプリング
同期をとっていた（サンプリングマスター局をＭ局、そ
れに追従すべく局をＳ局とする）。
【０００３】（１）対向装置にて、それぞれが送受信す
る伝送回路をもち、それぞれの双方向の伝送遅延が同じ
である場合の同期確保（従属同期）、すなわち、Ｍ局か
らＳ局に計測時間Ｔを伝達できる構成において、Ｓ局は
自局で計測したｔがｔ＝ＴとなるようにＳ局のサンプリ
ング同期時刻を調整する方式で同期を確保する方式。
る伝送回路をもち、それぞれの双方向の伝送遅延が同じ
である場合の同期確保（従属同期）、すなわち、Ｍ局か
らＳ局に計測時間Ｔを伝達できる構成において、Ｓ局は
自局で計測したｔがｔ＝ＴとなるようにＳ局のサンプリ
ング同期時刻を調整する方式で同期を確保する方式。
【０００４】（２）ループに接続した伝送装置間で右回
り、左回りの伝達遅延が同じである場合の同期確保（従
属同期）、すなわち、Ｍ局は右回りの伝送遅延Ｔ1と左
回りの伝送遅延Ｔ2を計測できる構成とし、Ｍ局のサン
プリング同期時刻を基準にＴ1／２、Ｔ2／２となるよう
に送信タイミングを制御することにより、ループ内に存
在する任意の位置のＳ局は右回りと左回りの時間差Ｔを
元にＴ／２にすることでサンプリング同期時刻を確認す
る方式。
り、左回りの伝達遅延が同じである場合の同期確保（従
属同期）、すなわち、Ｍ局は右回りの伝送遅延Ｔ1と左
回りの伝送遅延Ｔ2を計測できる構成とし、Ｍ局のサン
プリング同期時刻を基準にＴ1／２、Ｔ2／２となるよう
に送信タイミングを制御することにより、ループ内に存
在する任意の位置のＳ局は右回りと左回りの時間差Ｔを
元にＴ／２にすることでサンプリング同期時刻を確認す
る方式。
【０００５】（３）装置間のＭ局とそれに追従すべくＳ
局間でＭ局からＳ局への伝送遅延が一定であり、算出可
能である場合の同期確保（固定同期、補正機能付き固定
同期）、すなわち、（１），（２）より平易な方法であ
る。Ｍ局はサンプリング同期時刻の前に（伝送遅延以上
の時間で）サンプリング同期を合わせるための信号を伝
送し、Ｓ局は予め実測した伝送遅延時間分を補正しサン
プリング同期時刻を確保する方式。保護性能上伝送遅延
時間は無視できるような場合はＳ局で厳密な補正は不要
である。
局間でＭ局からＳ局への伝送遅延が一定であり、算出可
能である場合の同期確保（固定同期、補正機能付き固定
同期）、すなわち、（１），（２）より平易な方法であ
る。Ｍ局はサンプリング同期時刻の前に（伝送遅延以上
の時間で）サンプリング同期を合わせるための信号を伝
送し、Ｓ局は予め実測した伝送遅延時間分を補正しサン
プリング同期時刻を確保する方式。保護性能上伝送遅延
時間は無視できるような場合はＳ局で厳密な補正は不要
である。
【０００６】
【発明が解決しようとする課題】前記（１）方式では複
数の局に付いて考慮されていない。多端子系統の保護に
ついては、Ｍ局と複数のＳ局との間に複数回線の同期確
保のための情報経路が必要となる。接続形態が１対Ｎと
なりＭ局のハードは膨らむ。
数の局に付いて考慮されていない。多端子系統の保護に
ついては、Ｍ局と複数のＳ局との間に複数回線の同期確
保のための情報経路が必要となる。接続形態が１対Ｎと
なりＭ局のハードは膨らむ。
【０００７】前項（２）方式ではループバック制御など
の回線制御機能が必要であり、そのためのハードが大き
い。一般に通信機能として必要になってくる。
の回線制御機能が必要であり、そのためのハードが大き
い。一般に通信機能として必要になってくる。
【０００８】前項（３）方式では（１）項同様に、多端
子系統の保護については、Ｍ局と複数のＳ局との間に複
数回線の同期確保のための情報経路が必要となる。接続
形態が１対ＮとなりＭ局のハードは膨らむとともに、同
期誤差を管理できない。
子系統の保護については、Ｍ局と複数のＳ局との間に複
数回線の同期確保のための情報経路が必要となる。接続
形態が１対ＮとなりＭ局のハードは膨らむとともに、同
期誤差を管理できない。
【０００９】本発明は上述の問題点に鑑みてなされたも
ので、その目的は少ないバード構成で高信頼性のサンプ
リング同期が可能なディジタルリレーのサンプリング同
期方法を提供することである。
ので、その目的は少ないバード構成で高信頼性のサンプ
リング同期が可能なディジタルリレーのサンプリング同
期方法を提供することである。
【００１０】
【課題を解決するための手段と作用】上記目的を達成す
るために、本発明のディジタルリレーのサンプリング同
期方法は、ループ回線で各端末装置が接続され、中央継
電装置及び端末装置でサンプリングデータを得て保護演
算を行うディジタルリレーにおいて、各ノードのバスに
接続した直／並変換器と、この直／並変換器の出力段に
接続した情報レジスタ群と、この情報レジスタ群の出力
段に接続した並／直変換器と、分離タイミング設定回路
と、多重タイミング設定回路と、少なくとも前記並／直
変換器の出力信号と多重タイミング設定回路の出力信号
を入力条件とするロジック回路と、ソフトウェア処理さ
れたデータの位相を比較する位相比較回路からなり、ソ
フトウェアにより各情報レジスタを参照、更新し、ハー
ドウェアロジックにより実時間で情報データを直／並変
換，並／直変換し、予め更新された送信用の情報レジス
タの内容が該当フレーム内の情報エリアを更新しながら
多重化し、フレーム通過時間をハードウェアロジックで
計測し、下りデータで伝達された伝送遅延時間と下りデ
ータの受信タイミングからサンプリング同期をとること
を特徴とする。
るために、本発明のディジタルリレーのサンプリング同
期方法は、ループ回線で各端末装置が接続され、中央継
電装置及び端末装置でサンプリングデータを得て保護演
算を行うディジタルリレーにおいて、各ノードのバスに
接続した直／並変換器と、この直／並変換器の出力段に
接続した情報レジスタ群と、この情報レジスタ群の出力
段に接続した並／直変換器と、分離タイミング設定回路
と、多重タイミング設定回路と、少なくとも前記並／直
変換器の出力信号と多重タイミング設定回路の出力信号
を入力条件とするロジック回路と、ソフトウェア処理さ
れたデータの位相を比較する位相比較回路からなり、ソ
フトウェアにより各情報レジスタを参照、更新し、ハー
ドウェアロジックにより実時間で情報データを直／並変
換，並／直変換し、予め更新された送信用の情報レジス
タの内容が該当フレーム内の情報エリアを更新しながら
多重化し、フレーム通過時間をハードウェアロジックで
計測し、下りデータで伝達された伝送遅延時間と下りデ
ータの受信タイミングからサンプリング同期をとること
を特徴とする。
【００１１】
【実施例】以下に本発明の実施例を図１から図６を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の実施例によるディジタル、
リレーのサンプリング同期方法を実施するためのハード
ウェアブロック図であって、Ｍは主局、Ｓは従局であ
る。１ａは主局Ｍの直／並（Ｓ／Ｐ）変換器、２ａはＲ
×１Ｒｎレジスタ群、３ａはＴ×１Ｒｎレジスタ群、４
ａは並／直（Ｐ／Ｓ）変換器、５ａは分離タイミング設
定回路、６ａは多重タイミング設定回路、７ａは論理回
路、８はｔｎ−ｔｗ計測回路、９はソフトウェア処理回
路、１０は位相比較回路、１１はディジタル位相ロック
ループ（ＤＰＬＬ）回路である。
リレーのサンプリング同期方法を実施するためのハード
ウェアブロック図であって、Ｍは主局、Ｓは従局であ
る。１ａは主局Ｍの直／並（Ｓ／Ｐ）変換器、２ａはＲ
×１Ｒｎレジスタ群、３ａはＴ×１Ｒｎレジスタ群、４
ａは並／直（Ｐ／Ｓ）変換器、５ａは分離タイミング設
定回路、６ａは多重タイミング設定回路、７ａは論理回
路、８はｔｎ−ｔｗ計測回路、９はソフトウェア処理回
路、１０は位相比較回路、１１はディジタル位相ロック
ループ（ＤＰＬＬ）回路である。
【００１３】また図１において、１ｂは従局Ｓの直／並
（Ｓ／Ｐ）変換器、２ｂはＲ×２Ｒｎレジスタ群、３ｂ
はＴ×２Ｒｎレジスタ群、４ｂは並／直（Ｐ／Ｓ）変換
器、５ｂは分離タイミング設定回路、６ｂは多重タイミ
ング設定回路、７ｂは論理回路である。
（Ｓ／Ｐ）変換器、２ｂはＲ×２Ｒｎレジスタ群、３ｂ
はＴ×２Ｒｎレジスタ群、４ｂは並／直（Ｐ／Ｓ）変換
器、５ｂは分離タイミング設定回路、６ｂは多重タイミ
ング設定回路、７ｂは論理回路である。
【００１４】図２は可変長フレーム構成例を示すもの
で、伝送速度と伝送データから、伝送フレームを定め
る。伝送フレームの発生周期はサンプリング同期周期と
し、可変長フレームとすれば、例えば次のようになる。
で、伝送速度と伝送データから、伝送フレームを定め
る。伝送フレームの発生周期はサンプリング同期周期と
し、可変長フレームとすれば、例えば次のようになる。
【００１５】サンプリング周期は、１．３８９ｍＳ（７
２０Ｈｚ）又は１．６６６ｍＳ（６００Ｈｚ） 伝送速度は１．５４４ＭＨｚ（ハイアラキーの第１群） 可変長フレーム長は２１４４又は２１４５ｂｉｔ データ数は９６０ｂｉｔ ここで、８端子（２回線（１２ｂｉｔデータ×４相＋状
態情報１２ｂｉｔ））、各データは瞬時データをサンプ
リング周期で更新するものとする。また、このフレーム
内に伝送遅延時間ｔｒｔを記録する。
２０Ｈｚ）又は１．６６６ｍＳ（６００Ｈｚ） 伝送速度は１．５４４ＭＨｚ（ハイアラキーの第１群） 可変長フレーム長は２１４４又は２１４５ｂｉｔ データ数は９６０ｂｉｔ ここで、８端子（２回線（１２ｂｉｔデータ×４相＋状
態情報１２ｂｉｔ））、各データは瞬時データをサンプ
リング周期で更新するものとする。また、このフレーム
内に伝送遅延時間ｔｒｔを記録する。
【００１６】伝送遅延時間ｔｒｔはＭステーションでフ
レームの送出からＭと再遠側で折り返したフレームの受
付までの時間である。図１のハードウェアロック図は、
ＭもＳも共通のハードウェアで構成され、ＭとＳの切り
換えで機能を変更可能である。
レームの送出からＭと再遠側で折り返したフレームの受
付までの時間である。図１のハードウェアロック図は、
ＭもＳも共通のハードウェアで構成され、ＭとＳの切り
換えで機能を変更可能である。
【００１７】Ｍモードの場合、フレームの生成端である
ので、下りデータの左側Ｓ／Ｐ１ａからレジスタ群２
ａ，３ａおよびＰ／Ｓ４ａは不使用状態である。また、
多重タイミング設定で生成されたフレーム生成時のタイ
ミング信号（例えばフレームの先頭を表すフレーム同
期）でｔｕ−ｔｗ計測カウンタ８をスタートさせ、上り
データとして戻ってきたタイミング信号でｔｕ−ｔｗ計
測カウンタ８をストップさせればｔｒｔが求まる。
ので、下りデータの左側Ｓ／Ｐ１ａからレジスタ群２
ａ，３ａおよびＰ／Ｓ４ａは不使用状態である。また、
多重タイミング設定で生成されたフレーム生成時のタイ
ミング信号（例えばフレームの先頭を表すフレーム同
期）でｔｕ−ｔｗ計測カウンタ８をスタートさせ、上り
データとして戻ってきたタイミング信号でｔｕ−ｔｗ計
測カウンタ８をストップさせればｔｒｔが求まる。
【００１８】図１の方法において、各ノード（各端子の
リレー処理部）のバスに直結したＳ／Ｐ、Ｐ／Ｓ回路と
ＳＰ同期回路は、図３と図４に示すソフトウェアにより
各情報レジスタを参照して、更新できる構成にする。図
３と図４は主局Ｍの場合のソフト処理のフローであっ
て、図３のステップＳ１〜Ｓ７の処理を実行するととも
に、図４に示すようにステップＳ８で７２０Ｈｚ同期処
理を行い、ステップＳ９でＡ／Ｄ変換し、ステップＳ１
０に進み、Ｉｒ，Ｉｓ，Ｉｔ，ＳＴＡＴ，ＳＰデータ
（ｔｒｔ）を各Ｔ×１Ｒ１〜６レジスタに書き込む。次
にステップＳ１１で上りデータは１サンプル前のデータ
がＲ×２Ｒ１〜６のレジスタにも格納済みであるので読
み出し１サンプル前のデータとして使用する。
リレー処理部）のバスに直結したＳ／Ｐ、Ｐ／Ｓ回路と
ＳＰ同期回路は、図３と図４に示すソフトウェアにより
各情報レジスタを参照して、更新できる構成にする。図
３と図４は主局Ｍの場合のソフト処理のフローであっ
て、図３のステップＳ１〜Ｓ７の処理を実行するととも
に、図４に示すようにステップＳ８で７２０Ｈｚ同期処
理を行い、ステップＳ９でＡ／Ｄ変換し、ステップＳ１
０に進み、Ｉｒ，Ｉｓ，Ｉｔ，ＳＴＡＴ，ＳＰデータ
（ｔｒｔ）を各Ｔ×１Ｒ１〜６レジスタに書き込む。次
にステップＳ１１で上りデータは１サンプル前のデータ
がＲ×２Ｒ１〜６のレジスタにも格納済みであるので読
み出し１サンプル前のデータとして使用する。
【００１９】図１の各情報レジスタはフレーム内の任意
の位置に多重分離できる設定部（タイミング設定回路）
をもち、ハードウェアロジックにより実時間でＳ／Ｐ，
Ｐ／Ｓされる。
の位置に多重分離できる設定部（タイミング設定回路）
をもち、ハードウェアロジックにより実時間でＳ／Ｐ，
Ｐ／Ｓされる。
【００２０】受信側となるＳ／Ｐ回路は、受信データを
受信フレーム同期によって得られたタイミングで分離
し、受信データをそれぞれの情報レジスタを更新する。
各局でフレーム内の必要な情報を分離できるだけの情報
レジスタは用意する必要がある。
受信フレーム同期によって得られたタイミングで分離
し、受信データをそれぞれの情報レジスタを更新する。
各局でフレーム内の必要な情報を分離できるだけの情報
レジスタは用意する必要がある。
【００２１】送信側となるＰ／Ｓ回路は受信データによ
るタイミングでそのまま送信データとなるわけである
が、あらかじめ更新された送信用の情報レジスタの内容
が該当フレーム内の情報エリアを更新しながら多重され
る。
るタイミングでそのまま送信データとなるわけである
が、あらかじめ更新された送信用の情報レジスタの内容
が該当フレーム内の情報エリアを更新しながら多重され
る。
【００２２】各ノードは図１のように上りと下りの伝送
路をもつもので２つの送受信回路が必要である。下りと
上りのフレーム通過時間（ｔｕ−ｔｗ）をハードウェア
ロジックで計測する。更に下りデータで伝達されたＭ局
での伝送遅延時間ｔｒｔと下りデータの受信タイミング
からサンプリング同期時刻を求める。（Ｔｃ：サンプリ
ング周期）
路をもつもので２つの送受信回路が必要である。下りと
上りのフレーム通過時間（ｔｕ−ｔｗ）をハードウェア
ロジックで計測する。更に下りデータで伝達されたＭ局
での伝送遅延時間ｔｒｔと下りデータの受信タイミング
からサンプリング同期時刻を求める。（Ｔｃ：サンプリ
ング周期）
【００２３】
【数１】 次期サンプリング時刻＝下りデータ到着時刻＋（Ｔｃ−ｔｄｍ） ＝下りデータ到着時間 ＋Ｔｃ−（ｔｒｔ−（ｔｕ−ｔｗ）／２ 計測に基づくクロックはＳＰ同期の管理すべき精度によ
って決定するものである。このタイミングでえられたサ
ンプリング時刻と自分の発振器によって得るサンプリン
グ同期信号とを位相比較し、デシダルＰＬＬ方式により
最終サンプリング点を決定する。
って決定するものである。このタイミングでえられたサ
ンプリング時刻と自分の発振器によって得るサンプリン
グ同期信号とを位相比較し、デシダルＰＬＬ方式により
最終サンプリング点を決定する。
【００２４】図１と図２およびサンプリング同期回路の
関連として、７２０Ｈｚ（又は６００Ｈｚ）１周期に１
フレーム発生する回路（図２のフレーム）で多重分離を
行う（図１）。各フレーム内の多重分離は、図５と図６
に示すハードウェアで実現する。１周期の同時性管理
は、Ｍ局のｔｕ−ｔｗ回路で計測したｔｒｔをこのフレ
ーム内のＳＰタイムスロットにデシダル情報として伝達
させ、各Ｓ局の受信端まで下りデシダル到着時間から次
期サンプリング同時刻点（Ｔｃ−ｔｄｍ）を予測可能で
あり、ソフトウェア処理と下りタイミングから得た同時
サンプリングタイムに位相比較ＤＰＬＬを行えば高精度
なサンプリング同期が得られる。
関連として、７２０Ｈｚ（又は６００Ｈｚ）１周期に１
フレーム発生する回路（図２のフレーム）で多重分離を
行う（図１）。各フレーム内の多重分離は、図５と図６
に示すハードウェアで実現する。１周期の同時性管理
は、Ｍ局のｔｕ−ｔｗ回路で計測したｔｒｔをこのフレ
ーム内のＳＰタイムスロットにデシダル情報として伝達
させ、各Ｓ局の受信端まで下りデシダル到着時間から次
期サンプリング同時刻点（Ｔｃ−ｔｄｍ）を予測可能で
あり、ソフトウェア処理と下りタイミングから得た同時
サンプリングタイムに位相比較ＤＰＬＬを行えば高精度
なサンプリング同期が得られる。
【００２５】
【発明の効果】本発明は以上の如くであって、以下のよ
うな効果が得られる。
うな効果が得られる。
【００２６】（１）多端子対応を共通の多重分離回路で
構成可能である。フレーム内のデータ領域は選択設定で
対応可能である。必要なデータは分離回路を増やせば良
い。
構成可能である。フレーム内のデータ領域は選択設定で
対応可能である。必要なデータは分離回路を増やせば良
い。
【００２７】（２）通信装置などを用意せずにサンプリ
ング同期が得られる。
ング同期が得られる。
【００２８】（３）ハードウェアロッジクで構成するの
でリアルタイム性がある。 （４）サンプリング同期はソフトウェア演算で行うので
回路がシンプルである。ディジタルＰＬＬ構成であるの
で、過度的は変動に対して影響度が小さく高安定性であ
る。
でリアルタイム性がある。 （４）サンプリング同期はソフトウェア演算で行うので
回路がシンプルである。ディジタルＰＬＬ構成であるの
で、過度的は変動に対して影響度が小さく高安定性であ
る。
【図面の簡単な説明】
【図１】本発明の実施例によるディジタルリレーのサン
プリング同期方法を実施するためのバードウェアブロッ
ク図。
プリング同期方法を実施するためのバードウェアブロッ
ク図。
【図２】可変調フレーム構成例を示す図。
【図３】ソフトウェア処理のフロー図。
【図４】ソフトウェア処理のフロー図。
【図５】各レジスタの多重分離方式を示すブロック図。
【図６】各レジスタの多重分離方式を示すブロック図。
１ａ，１ｂ…直／並変換器 ２ａ，２ｂ，３ａ，３ｂ…レジスタ群 ４ａ，４ｂ…並／直変換器 ５ａ，５ｂ…分離タイミング設定回路 ６ａ，６ｂ…多重タイミング設定回路 ７ａ，７ｂ…ロジック回路 １０…位相比較器 １１…ディジタル位相ループロック（ＤＰＬＬ）回路
Claims (1)
- 【請求項１】 ループ回線で各端末装置が接続され、中
央継電装置及び端末装置でサンプリングデータを得て保
護演算を行うディジタルリレーにおいて、各ノードのバ
スに接続した直／並変換器と、この直／並変換器の出力
段に接続した情報レジスタ群と、この情報レジスタ群の
出力段に接続した並／直変換器と、分離タイミング設定
回路と、多重タイミング設定回路と、少なくとも前記並
／直変換器の出力信号と多重タイミング設定回路の出力
信号を入力条件とするロジック回路と、ソフトウェア処
理されたデータの位相を比較する位相比較回路からな
り、ソフトウェアにより各情報レジスタを参照、更新
し、ハードウェアロジックにより実時間で情報データを
直／並変換，並／直変換し、予め更新された送信用の情
報レジスタの内容が該当フレーム内の情報エリアを更新
しながら多重化し、フレーム通過時間をハードウェアロ
ジックで計測し、下りデータで伝達された伝送遅延時間
と下りデータの受信タイミングからサンプリング同期を
とることを特徴とするディジタルリレーのサンプリング
同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047998A JPH08251802A (ja) | 1995-03-08 | 1995-03-08 | ディジタルリレーのサンプリング同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047998A JPH08251802A (ja) | 1995-03-08 | 1995-03-08 | ディジタルリレーのサンプリング同期方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08251802A true JPH08251802A (ja) | 1996-09-27 |
Family
ID=12790998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7047998A Pending JPH08251802A (ja) | 1995-03-08 | 1995-03-08 | ディジタルリレーのサンプリング同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08251802A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191919A (ja) * | 1997-12-25 | 1999-07-13 | Meidensha Corp | サンプリング同期方式 |
| WO2013091277A1 (zh) * | 2011-12-22 | 2013-06-27 | 山东电力研究院 | 基于iec61850的数字式继电保护装置同步性能测试方法 |
-
1995
- 1995-03-08 JP JP7047998A patent/JPH08251802A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191919A (ja) * | 1997-12-25 | 1999-07-13 | Meidensha Corp | サンプリング同期方式 |
| WO2013091277A1 (zh) * | 2011-12-22 | 2013-06-27 | 山东电力研究院 | 基于iec61850的数字式继电保护装置同步性能测试方法 |
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050228 |
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| A131 | Notification of reasons for refusal |
Effective date: 20080930 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Effective date: 20090217 Free format text: JAPANESE INTERMEDIATE CODE: A02 |