JPH11220371A - トランジスタスイッチ回路 - Google Patents
トランジスタスイッチ回路Info
- Publication number
- JPH11220371A JPH11220371A JP10018497A JP1849798A JPH11220371A JP H11220371 A JPH11220371 A JP H11220371A JP 10018497 A JP10018497 A JP 10018497A JP 1849798 A JP1849798 A JP 1849798A JP H11220371 A JPH11220371 A JP H11220371A
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- Japan
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- impedance
- switch circuit
- jfet
- circuit
- transistor switch
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Abstract
(57)【要約】
【課題】 複雑な制御回路を必要としない高電力トラン
ジスタスイッチ回路を得る。 【解決手段】 ５０Ω伝送路ａに並列接続されたキャパ
シタ成分Ｃ１と、直列接続されたインダクタ成分Ｌ１と
は、低インピーダンス変換回路を構成し、スイッチ部の
インピーダンスを例えば１２．５Ωに変換する。インピ
ーダンスが５０Ω→１２．５Ωに変化して、高周波電圧
値は１／２となる。従って、ＪＦＥＴのオフ時の許容電
圧値は２倍となる。しかし逆に、高周波電流値は２倍と
なるため、ＪＦＥＴのオン時の許容電流値は１／２とな
る。このＪＦＥＴのオン時の許容電流値の低下を補うた
め、ＪＦＥＴ１，３及び２，４はそれぞれ並列接続され
ている。
ジスタスイッチ回路を得る。 【解決手段】 ５０Ω伝送路ａに並列接続されたキャパ
シタ成分Ｃ１と、直列接続されたインダクタ成分Ｌ１と
は、低インピーダンス変換回路を構成し、スイッチ部の
インピーダンスを例えば１２．５Ωに変換する。インピ
ーダンスが５０Ω→１２．５Ωに変化して、高周波電圧
値は１／２となる。従って、ＪＦＥＴのオフ時の許容電
圧値は２倍となる。しかし逆に、高周波電流値は２倍と
なるため、ＪＦＥＴのオン時の許容電流値は１／２とな
る。このＪＦＥＴのオン時の許容電流値の低下を補うた
め、ＪＦＥＴ１，３及び２，４はそれぞれ並列接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明はトランジスタスイッ
チ回路に関し、特に高周波伝送路における高電力電界効
果トランジスタスイッチ回路に関する。
チ回路に関し、特に高周波伝送路における高電力電界効
果トランジスタスイッチ回路に関する。
【０００２】
【従来の技術】従来の高電力電界効果トランジスタを使
用した単極双投（ＳＰＤＴ；Single Port Dual Transfe
r ）スイッチ回路の一例を図４に示す。図４において、
従来の高電力トランジスタＳＰＤＴスイッチ回路は、例
えば２個のジャンクション型電界効果トランジスタ（Ｊ
ＦＥＴ；Junction Field Effect Transistor）１，５及
び２，６をそれぞれ直列接続した２個のスイッチ素子に
よって構成され、５０Ω同軸伝送路ａを５０Ω同軸伝送
路ｃあるいはｄに接続する。
用した単極双投（ＳＰＤＴ；Single Port Dual Transfe
r ）スイッチ回路の一例を図４に示す。図４において、
従来の高電力トランジスタＳＰＤＴスイッチ回路は、例
えば２個のジャンクション型電界効果トランジスタ（Ｊ
ＦＥＴ；Junction Field Effect Transistor）１，５及
び２，６をそれぞれ直列接続した２個のスイッチ素子に
よって構成され、５０Ω同軸伝送路ａを５０Ω同軸伝送
路ｃあるいはｄに接続する。
【０００３】なお、スイッチ素子として使用されるＪＦ
ＥＴのドレイン及びソースは全く等価であるので、特に
区別しては表示しない。ゲートには、アイソレーション
抵抗Ｒを介して制御電圧（例えば０電位でオン、負；−
電位でオフ）を印加する。
ＥＴのドレイン及びソースは全く等価であるので、特に
区別しては表示しない。ゲートには、アイソレーション
抵抗Ｒを介して制御電圧（例えば０電位でオン、負；−
電位でオフ）を印加する。
【０００４】例えば、制御電圧ｅが０電位、制御電圧ｆ
が負電位であると、５０Ω伝送路ａとｃとが接続され、
５０Ω伝送路ａとｄとは開放される。制御電圧ｅが負電
位、制御電圧ｆが０電位であると、５０Ω伝送路ａとｄ
とが接続され、５０Ω伝送路ａとｃとは開放される。こ
れによってＳＰＤＴスイッチが完成される。
が負電位であると、５０Ω伝送路ａとｃとが接続され、
５０Ω伝送路ａとｄとは開放される。制御電圧ｅが負電
位、制御電圧ｆが０電位であると、５０Ω伝送路ａとｄ
とが接続され、５０Ω伝送路ａとｃとは開放される。こ
れによってＳＰＤＴスイッチが完成される。
【０００５】ＪＦＥＴのスイッチ特性は、オン時にはド
レイン／ソース間オン抵抗値Ｒds：オン（順方向高周波
電圧降下）、オフ時にはドレイン／ソース間オフ容量値
Ｃds：オフ（高周波電圧漏洩）により定まる。
レイン／ソース間オン抵抗値Ｒds：オン（順方向高周波
電圧降下）、オフ時にはドレイン／ソース間オフ容量値
Ｃds：オフ（高周波電圧漏洩）により定まる。
【０００６】従って、ＪＦＥＴスイッチ素子の許容電力
は、オン時はＲds：オンによるロス電力耐量、オフ時は
Ｃds：オフの耐電圧量により定まる。従って、図４に示
す従来例においては、ＪＦＥＴを直列接続することによ
り、それぞれのＪＦＥＴに対する印加電圧を半減させ、
総合的な許容電力を改善している。
は、オン時はＲds：オンによるロス電力耐量、オフ時は
Ｃds：オフの耐電圧量により定まる。従って、図４に示
す従来例においては、ＪＦＥＴを直列接続することによ
り、それぞれのＪＦＥＴに対する印加電圧を半減させ、
総合的な許容電力を改善している。
【０００７】
【発明が解決しようとする課題】一般に、ＪＦＥＴはオ
フ時の耐電圧量が必ずしも充分でないので、何段か直列
接続する必要がある。ＪＦＥＴは、オフ時は各ＪＦＥＴ
のゲート／ソース間に負電圧を印加する必要がある。
フ時の耐電圧量が必ずしも充分でないので、何段か直列
接続する必要がある。ＪＦＥＴは、オフ時は各ＪＦＥＴ
のゲート／ソース間に負電圧を印加する必要がある。
【０００８】しかし、ＪＦＥＴを直列接続した場合、段
数が増すにつれて、各ＪＦＥＴのゲート／ソース間の印
加負電圧のバランスが崩れ、フローティング（オン／オ
フのはっきりしない）状態となるＪＦＥＴが発生し、そ
れぞれのＪＦＥＴに対する印加高周波電圧のバランスが
崩れて、オフ時の総合的な許容電圧（電力）が低下する
という問題が発生する。
数が増すにつれて、各ＪＦＥＴのゲート／ソース間の印
加負電圧のバランスが崩れ、フローティング（オン／オ
フのはっきりしない）状態となるＪＦＥＴが発生し、そ
れぞれのＪＦＥＴに対する印加高周波電圧のバランスが
崩れて、オフ時の総合的な許容電圧（電力）が低下する
という問題が発生する。
【０００９】この問題を解決する方法として、それぞれ
のＪＦＥＴ毎に個別制御回路を設ける方法があるが、制
御回路が複雑になることは避けられない。
のＪＦＥＴ毎に個別制御回路を設ける方法があるが、制
御回路が複雑になることは避けられない。
【００１０】本発明の目的は、複雑な制御回路を必要と
しないトランジスタスイッチ回路を提供することであ
る。
しないトランジスタスイッチ回路を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明によれば、入力あ
るいは出力同軸伝送路を選択する半導体スイッチ素子を
使用したトランジスタスイッチ回路であって、前記入力
及び出力同軸伝送路との接続部に夫々設けられ、前記半
導体スイッチ素子を複数並列接続した並列構成のスイッ
チと、前記半導体スイッチ素子部の所要周波数帯におけ
る信号伝送インピーダンスを前記入力及び出力同軸伝送
路の特性インピーダンスより低く変換するインピーダン
ス変換手段とを含むことを特徴とするトランジスタスイ
ッチ回路が得られる。
るいは出力同軸伝送路を選択する半導体スイッチ素子を
使用したトランジスタスイッチ回路であって、前記入力
及び出力同軸伝送路との接続部に夫々設けられ、前記半
導体スイッチ素子を複数並列接続した並列構成のスイッ
チと、前記半導体スイッチ素子部の所要周波数帯におけ
る信号伝送インピーダンスを前記入力及び出力同軸伝送
路の特性インピーダンスより低く変換するインピーダン
ス変換手段とを含むことを特徴とするトランジスタスイ
ッチ回路が得られる。
【００１２】そして、前記インピーダンス変換手段が、
前記同軸伝送路に対しシャント方向に接続したキャパシ
タ及び直列方向に接続したインダクタにより構成される
ことを特徴とし、また、前記半導体スイッチ素子はジャ
ンクション型電界効果トランジスタ素子であることを特
徴とする。
前記同軸伝送路に対しシャント方向に接続したキャパシ
タ及び直列方向に接続したインダクタにより構成される
ことを特徴とし、また、前記半導体スイッチ素子はジャ
ンクション型電界効果トランジスタ素子であることを特
徴とする。
【００１３】本発明の作用を述べる。伝送路インピーダ
ンスを下げるＬＣ回路を設け、伝送路高周波電圧を下げ
ることによって、オフ時のＪＦＥＴに印加される高周波
電圧を低下させてＪＦＥＴの直列接続を不要とする。
ンスを下げるＬＣ回路を設け、伝送路高周波電圧を下げ
ることによって、オフ時のＪＦＥＴに印加される高周波
電圧を低下させてＪＦＥＴの直列接続を不要とする。
【００１４】
【発明の実施の形態】以下に本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１５】図１は本発明による高電力トランジスタス
イッチ回路の実施例の構成を示す回路図であり、図４と
同等部分は同一符号にて示している。
イッチ回路の実施例の構成を示す回路図であり、図４と
同等部分は同一符号にて示している。
【００１６】図１において、本発明による高電力電界効
果トランジスタＳＰＤＴスイッチ回路は、例えば２個の
ジャンクション型電界効果トランジスタ（ＪＦＥＴ）
１，３及び２，４をそれぞれ並列接続した２個のスイッ
チ素子によって構成され、５０Ω同軸伝送路ａを、
（低）インピーダンス変換回路を構成するＬＣ回路（イ
ンダクタＬ１及びキャパシタＣ１により構成される）及
びＬＣ回路（Ｌ２，Ｃ２）あるいはＬＣ回路（Ｌ３，Ｃ
３）を介して５０Ω同軸伝送路ｃあるいはｄに接続す
る。
果トランジスタＳＰＤＴスイッチ回路は、例えば２個の
ジャンクション型電界効果トランジスタ（ＪＦＥＴ）
１，３及び２，４をそれぞれ並列接続した２個のスイッ
チ素子によって構成され、５０Ω同軸伝送路ａを、
（低）インピーダンス変換回路を構成するＬＣ回路（イ
ンダクタＬ１及びキャパシタＣ１により構成される）及
びＬＣ回路（Ｌ２，Ｃ２）あるいはＬＣ回路（Ｌ３，Ｃ
３）を介して５０Ω同軸伝送路ｃあるいはｄに接続す
る。
【００１７】例えば、制御電圧ｅが０電位、制御電圧ｆ
が負電位であると、５０Ω伝送路ａとｃとが接続され、
５０Ω伝送路ａとｄとは開放される。制御電圧ｅが負電
位、制御電圧ｆが０電位であると、５０Ω伝送路ａとｄ
とが接続され、５０Ω伝送路ａとｃとは開放される。こ
れによってＳＰＤＴスイッチが完成される。
が負電位であると、５０Ω伝送路ａとｃとが接続され、
５０Ω伝送路ａとｄとは開放される。制御電圧ｅが負電
位、制御電圧ｆが０電位であると、５０Ω伝送路ａとｄ
とが接続され、５０Ω伝送路ａとｃとは開放される。こ
れによってＳＰＤＴスイッチが完成される。
【００１８】本発明の実施例の低インピーダンス変換回
路の動作を図２により説明する。５０Ω（同軸）伝送路
ａ，ｃ，ｄに夫々並列（シャント）接続された（等価）
キャパシタ成分Ｃ１，Ｃ２，Ｃ３と、直列接続された
（等価）インダクタ成分Ｌ１，Ｌ２，Ｌ３とにより構成
されるＬＣ回路は、低インピーダンス変換回路を構成
し、スイッチ部（ＪＦＥＴ１〜４により構成される）の
インピーダンス及び高周波電圧を低下させる。
路の動作を図２により説明する。５０Ω（同軸）伝送路
ａ，ｃ，ｄに夫々並列（シャント）接続された（等価）
キャパシタ成分Ｃ１，Ｃ２，Ｃ３と、直列接続された
（等価）インダクタ成分Ｌ１，Ｌ２，Ｌ３とにより構成
されるＬＣ回路は、低インピーダンス変換回路を構成
し、スイッチ部（ＪＦＥＴ１〜４により構成される）の
インピーダンス及び高周波電圧を低下させる。
【００１９】図２は低インピーダンス変換回路のインピ
ーダンス関係を、スミスチャート上に表現したものであ
る。例えば、５０Ω伝送路の出力点ａにおける特性（規
格化）インピーダンスは実軸（抵抗軸）上のＰ点（５０
Ω）にあり、キャパシタＣ１を接続するとＰ´点に移動
する。インダクタＬ１を通過してスイッチ（素子）部ｂ
に達すると、実軸上に戻りＰ”点（例えば１２．５Ω）
に至る。このＰ”点がスイッチ部の（規格化）インピー
ダンスとなる。
ーダンス関係を、スミスチャート上に表現したものであ
る。例えば、５０Ω伝送路の出力点ａにおける特性（規
格化）インピーダンスは実軸（抵抗軸）上のＰ点（５０
Ω）にあり、キャパシタＣ１を接続するとＰ´点に移動
する。インダクタＬ１を通過してスイッチ（素子）部ｂ
に達すると、実軸上に戻りＰ”点（例えば１２．５Ω）
に至る。このＰ”点がスイッチ部の（規格化）インピー
ダンスとなる。
【００２０】ただし、この低インピーダンス変換はごく
狭い周波数帯域についてのみ成立する。また、この低イ
ンピーダンス変換は可逆的であって、出力点ｃ，ｄにお
いては５０Ωに戻る。
狭い周波数帯域についてのみ成立する。また、この低イ
ンピーダンス変換は可逆的であって、出力点ｃ，ｄにお
いては５０Ωに戻る。
【００２１】例えば、スイッチ部のインピーダンスを１
２．５Ωと仮定すると、通過電力（Ｗ）は、同軸伝送路
のインピーダンスをＲL （５０Ω）、ここを流れている
高周波電流をＩL 、高周波電圧をＥL とすると、 Ｗ＝ＩL 2 ＲL ＝ＥL 2 ／ＲL が成立する。
２．５Ωと仮定すると、通過電力（Ｗ）は、同軸伝送路
のインピーダンスをＲL （５０Ω）、ここを流れている
高周波電流をＩL 、高周波電圧をＥL とすると、 Ｗ＝ＩL 2 ＲL ＝ＥL 2 ／ＲL が成立する。
【００２２】スイッチ部の通過電力も同じくＷとする
と、インピーダンスが５０Ω→１２．５Ω（１／４）に
変化して、高周波電圧値は１／２となる。従って、ＪＦ
ＥＴのオフ時の許容電圧値は２倍（許容電力値は４倍）
となる。しかし逆に、高周波電流値は２倍となるため、
ＪＦＥＴのオン時の許容電流値は１／２（許容電力値は
１／４）となる。スイッチ部の（規格化）インピーダン
スに対するＪＦＥＴのオン時許容電力及びオフ時許容電
力のグラフ（実測値）を図３に示す。
と、インピーダンスが５０Ω→１２．５Ω（１／４）に
変化して、高周波電圧値は１／２となる。従って、ＪＦ
ＥＴのオフ時の許容電圧値は２倍（許容電力値は４倍）
となる。しかし逆に、高周波電流値は２倍となるため、
ＪＦＥＴのオン時の許容電流値は１／２（許容電力値は
１／４）となる。スイッチ部の（規格化）インピーダン
スに対するＪＦＥＴのオン時許容電力及びオフ時許容電
力のグラフ（実測値）を図３に示す。
【００２３】図１に示す本発明による高電力トランジス
タスイッチにおいては、このＪＦＥＴのオン時の許容電
流値の低下を補うため、ＪＦＥＴ１，３及び２，４はそ
れぞれ並列接続されている。なお、上述のように、ＪＦ
ＥＴのオフ時の許容電圧値には余裕があるので、図４に
示すようにＪＦＥＴを直列に接続する必要はない。
タスイッチにおいては、このＪＦＥＴのオン時の許容電
流値の低下を補うため、ＪＦＥＴ１，３及び２，４はそ
れぞれ並列接続されている。なお、上述のように、ＪＦ
ＥＴのオフ時の許容電圧値には余裕があるので、図４に
示すようにＪＦＥＴを直列に接続する必要はない。
【００２４】
【発明の効果】以上説明したように本発明は、インピー
ダンス変換回路を設けることにより、スイッチ部の高周
波印加電圧を低減した高電力トランジスタスイッチが得
られる効果がある。
ダンス変換回路を設けることにより、スイッチ部の高周
波印加電圧を低減した高電力トランジスタスイッチが得
られる効果がある。
【図１】本発明の実施例の回路図である。
【図２】インピーダンス変換回路のインピーダンス特性
説明図である。
説明図である。
【図３】規格化インピーダンスに対するＪＦＥＴのオン
時及びオフ時許容電力のグラフである。
時及びオフ時許容電力のグラフである。
【図４】従来の高電力トランジスタスイッチ回路の一例
の回路図である。
の回路図である。
１〜４ ＪＦＥＴ Ｃ１〜Ｃ３ キャパシタ Ｌ１〜Ｌ３ インダクタ Ｒ アイソレーション抵抗器
Claims (3)
- 【請求項１】 入力あるいは出力同軸伝送路を選択する
半導体スイッチ素子を使用したトランジスタスイッチ回
路であって、前記入力及び出力同軸伝送路との接続部に
夫々設けられ、前記半導体スイッチ素子を複数並列接続
した並列構成のスイッチと、前記半導体スイッチ素子部
の所要周波数帯における信号伝送インピーダンスを前記
入力及び出力同軸伝送路の特性インピーダンスより低く
変換するインピーダンス変換手段とを含むことを特徴と
するトランジスタスイッチ回路。 - 【請求項２】 前記インピーダンス変換手段が、前記同
軸伝送路に対しシャント方向に接続したキャパシタ及び
直列方向に接続したインダクタにより構成されることを
特徴とする請求項１記載のトランジスタスイッチ回路。 - 【請求項３】 前記半導体スイッチ素子は、ジャンクシ
ョン型電界効果トランジスタ素子であることを特徴とす
る請求項１あるいは２記載のトランジスタスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018497A JPH11220371A (ja) | 1998-01-30 | 1998-01-30 | トランジスタスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018497A JPH11220371A (ja) | 1998-01-30 | 1998-01-30 | トランジスタスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220371A true JPH11220371A (ja) | 1999-08-10 |
Family
ID=11973268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10018497A Withdrawn JPH11220371A (ja) | 1998-01-30 | 1998-01-30 | トランジスタスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220371A (ja) |
-
1998
- 1998-01-30 JP JP10018497A patent/JPH11220371A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |