JPH11219303A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH11219303A JPH11219303A JP10019313A JP1931398A JPH11219303A JP H11219303 A JPH11219303 A JP H11219303A JP 10019313 A JP10019313 A JP 10019313A JP 1931398 A JP1931398 A JP 1931398A JP H11219303 A JPH11219303 A JP H11219303A
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- JP
- Japan
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- serial
- parallel
- circuit
- trace
- tracer
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
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Abstract
(57)【要約】
【課題】 従来のマルチプロセッサシステムのインサー
キットエミュレータでは、トレーサーとプロセッサ間の
信号線は、内蔵されるプロセッサ各々に対して必要とな
るため、内蔵されるＣＰＵが増加すると、それに伴っ
て、トレーサーに引き出す信号線が増加する。 【解決手段】 各々のＣＰＵａ７，ＣＰＵｂ８から出力
されるトレースデータ３，４を時分割でパラレル−シリ
アル変換するパラレル−シリアル変換回路６と、トレー
サー１に転送したシリアルのデータをシリアル−パラレ
ル変換するシリアル−パラレル変換回路２を備え、トレ
ーサーとプロセッサ間の信号線を削減できるようにし
た。また必要なトレースデータのみを選択してトレース
できる選択回路を備えることで、さらにトレーサーとプ
ロセッサ間のトレース信号線を削減することができる。
キットエミュレータでは、トレーサーとプロセッサ間の
信号線は、内蔵されるプロセッサ各々に対して必要とな
るため、内蔵されるＣＰＵが増加すると、それに伴っ
て、トレーサーに引き出す信号線が増加する。 【解決手段】 各々のＣＰＵａ７，ＣＰＵｂ８から出力
されるトレースデータ３，４を時分割でパラレル−シリ
アル変換するパラレル−シリアル変換回路６と、トレー
サー１に転送したシリアルのデータをシリアル−パラレ
ル変換するシリアル−パラレル変換回路２を備え、トレ
ーサーとプロセッサ間の信号線を削減できるようにし
た。また必要なトレースデータのみを選択してトレース
できる選択回路を備えることで、さらにトレーサーとプ
ロセッサ間のトレース信号線を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
の応用装置の開発に用いるマルチプロセッサの開発支援
装置としてのインサーキットエミュレータに関するもの
である。
の応用装置の開発に用いるマルチプロセッサの開発支援
装置としてのインサーキットエミュレータに関するもの
である。
【０００２】
【従来の技術】インサーキットエミュレータはマイクロ
プロセッサの応用システムを開発するための開発支援装
置で、応用装置のマイクロプロセッサと入れ替えて、実
時間またはそれに近い速度で動作しながら、マイクロプ
ロセッサの動作を代行させるものである。
プロセッサの応用システムを開発するための開発支援装
置で、応用装置のマイクロプロセッサと入れ替えて、実
時間またはそれに近い速度で動作しながら、マイクロプ
ロセッサの動作を代行させるものである。
【０００３】従来のマルチプロセッサシステムのインサ
ーキットエミュレータでは、トレーサーとプロセッサ間
の信号線が、内蔵されるプロセッサ各々に対して必要と
なる。（実開平２−７３２５２号公報に記載された考案
であるインサーキットエミュレータで知られている。） 図４は、従来のマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図４
において、１はトレーサー、３はトレースデータａ、４
はトレースデータｂ、７はＣＰＵａ、８はＣＰＵｂ、９
はバス調停回路、１０は共通バスである。
ーキットエミュレータでは、トレーサーとプロセッサ間
の信号線が、内蔵されるプロセッサ各々に対して必要と
なる。（実開平２−７３２５２号公報に記載された考案
であるインサーキットエミュレータで知られている。） 図４は、従来のマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図４
において、１はトレーサー、３はトレースデータａ、４
はトレースデータｂ、７はＣＰＵａ、８はＣＰＵｂ、９
はバス調停回路、１０は共通バスである。
【０００４】従来のマルチプロセッサシステムのインサ
ーキットエミュレータは、トレースデータａ３を出力す
るＣＰＵａ７と、トレースデータｂ４を出力するＣＰＵ
ｂ８と、トレースデータａ３とトレースデータｂ４をト
レースするトレーサー１と、ＣＰＵａ７とＣＰＵｂ８が
使用する共通バス１０を調停するバス調停回路９から構
成される。
ーキットエミュレータは、トレースデータａ３を出力す
るＣＰＵａ７と、トレースデータｂ４を出力するＣＰＵ
ｂ８と、トレースデータａ３とトレースデータｂ４をト
レースするトレーサー１と、ＣＰＵａ７とＣＰＵｂ８が
使用する共通バス１０を調停するバス調停回路９から構
成される。
【０００５】以下、図４の従来のマルチプロセッサシス
テムのインサーキットエミュレータについて説明する。
テムのインサーキットエミュレータについて説明する。
【０００６】ＣＰＵａ７とＣＰＵｂ８はマルチプロセッ
サを構成する２つのプロセッサで、バス調停回路９に従
い、共通バス１０を使用し、命令の実行を随時行なう。
この際、各々のプロセッサに対するプログラムの解析を
行なうために、ＣＰＵａ７からトレースデータａ３を、
ＣＰＵｂ８からトレースデータｂ４を各々別々の専用バ
スを用いてトレーサー１でモニターする。
サを構成する２つのプロセッサで、バス調停回路９に従
い、共通バス１０を使用し、命令の実行を随時行なう。
この際、各々のプロセッサに対するプログラムの解析を
行なうために、ＣＰＵａ７からトレースデータａ３を、
ＣＰＵｂ８からトレースデータｂ４を各々別々の専用バ
スを用いてトレーサー１でモニターする。
【０００７】
【発明が解決しようとする課題】近年、音声、画像等の
リアルタイム性を必要とするシステムの要求がますます
高まっており、複数のＣＰＵ（もしくはＤＳＰ）を備え
たマルチプロセッサが増加する傾向にある。従来のマル
チプロセッサシステムのインサーキットエミュレータで
は、トレーサーとプロセッサ間の信号線は、内蔵される
プロセッサ各々に対して必要となるため、内蔵されるＣ
ＰＵ（もしくはＤＳＰ）が増加すると、それに伴って、
トレーサーに引き出す信号線が増加するという問題があ
った。
リアルタイム性を必要とするシステムの要求がますます
高まっており、複数のＣＰＵ（もしくはＤＳＰ）を備え
たマルチプロセッサが増加する傾向にある。従来のマル
チプロセッサシステムのインサーキットエミュレータで
は、トレーサーとプロセッサ間の信号線は、内蔵される
プロセッサ各々に対して必要となるため、内蔵されるＣ
ＰＵ（もしくはＤＳＰ）が増加すると、それに伴って、
トレーサーに引き出す信号線が増加するという問題があ
った。
【０００８】本発明は上記問題点を解決するもので、マ
ルチプロセッサシステムのインサーキットエミュレータ
において、トレーサーとプロセッサ間のトレース信号線
を内蔵しているプロセッサの数に関係なく、最もトレー
ス信号の多いプロセッサのトレース信号の数と同一にす
ることを目的とする。
ルチプロセッサシステムのインサーキットエミュレータ
において、トレーサーとプロセッサ間のトレース信号線
を内蔵しているプロセッサの数に関係なく、最もトレー
ス信号の多いプロセッサのトレース信号の数と同一にす
ることを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明のマルチプロセッサシステムのインサーキット
エミュレータは、各々のＣＰＵから出力されるトレース
信号を時分割でパラレル−シリアル変換するパラレル−
シリアル変換回路と、トレーサーに転送したシリアルの
データをシリアル−パラレル変換するシリアル−パラレ
ル変換回路を備えて構成されたものである。
に本発明のマルチプロセッサシステムのインサーキット
エミュレータは、各々のＣＰＵから出力されるトレース
信号を時分割でパラレル−シリアル変換するパラレル−
シリアル変換回路と、トレーサーに転送したシリアルの
データをシリアル−パラレル変換するシリアル−パラレ
ル変換回路を備えて構成されたものである。
【００１０】本発明によれば、マルチプロセッサシステ
ムのインサーキットエミュレータは、内蔵されているプ
ロセッサの数に関係なく、トレーサーとプロセッサ間の
トレース信号線の本数を最もトレース信号の多いプロセ
ッサのトレース信号の数と同一にすることが可能とな
る。
ムのインサーキットエミュレータは、内蔵されているプ
ロセッサの数に関係なく、トレーサーとプロセッサ間の
トレース信号線の本数を最もトレース信号の多いプロセ
ッサのトレース信号の数と同一にすることが可能とな
る。
【００１１】
【発明の実施の形態】以下本発明の各実施の形態につい
て図１から図３を参照しながら説明する。
て図１から図３を参照しながら説明する。
【００１２】（実施の形態１）図１は、本発明の実施の
形態１におけるマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図１
において、１はトレーサー、２はシリアル−パラレル変
換回路、３はトレースデータａ、４はトレースデータ
ｂ、５はトレースデータc、６はパラレル−シリアル変
換回路、７はＣＰＵａ、８はＣＰＵｂ、９はバス調停回
路、１０は共通バスである。
形態１におけるマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図１
において、１はトレーサー、２はシリアル−パラレル変
換回路、３はトレースデータａ、４はトレースデータ
ｂ、５はトレースデータc、６はパラレル−シリアル変
換回路、７はＣＰＵａ、８はＣＰＵｂ、９はバス調停回
路、１０は共通バスである。
【００１３】本実施の形態におけるマルチプロセッサシ
ステムのインサーキットエミュレータは、トレースデー
タａ３を出力するＣＰＵａ７と、トレースデータｂ４を
出力するＣＰＵｂ８と、トレースデータａ３とトレース
データｂ４をパラレル−シリアル変換するパラレル−シ
リアル変換回路６と、このパラレル−シリアル変換回路
６によりパラレル−シリアル変換されたトレースデータ
c５をシリアル−パラレル変換するシリアル−パラレル
変換回路２と、シリアル−パラレル変換されたデータを
トレースするトレーサー１と、ＣＰＵａ７とＣＰＵｂ８
が使用する共通バス１０を調停するバス調停回路９から
構成される。
ステムのインサーキットエミュレータは、トレースデー
タａ３を出力するＣＰＵａ７と、トレースデータｂ４を
出力するＣＰＵｂ８と、トレースデータａ３とトレース
データｂ４をパラレル−シリアル変換するパラレル−シ
リアル変換回路６と、このパラレル−シリアル変換回路
６によりパラレル−シリアル変換されたトレースデータ
c５をシリアル−パラレル変換するシリアル−パラレル
変換回路２と、シリアル−パラレル変換されたデータを
トレースするトレーサー１と、ＣＰＵａ７とＣＰＵｂ８
が使用する共通バス１０を調停するバス調停回路９から
構成される。
【００１４】以上のように構成された本実施の形態のマ
ルチプロセッサシステムのインサーキットエミュレータ
の動作について説明する。
ルチプロセッサシステムのインサーキットエミュレータ
の動作について説明する。
【００１５】ＣＰＵａ７とＣＰＵｂ８はマルチプロセッ
サを構成する２つのプロセッサで、バス調停回路９に従
い、共通バス１０を使用し、命令の実行を随時行なう。
この際、各々のプロセッサに対するプログラムの解析を
行なうために、まず、ＣＰＵａ７から出力されるトレー
スデータａ３と、ＣＰＵｂ８から出力されるトレースデ
ータｂ４をパラレル−シリアル変換回路６により、時分
割によりパラレル−シリアル変換する。そして、パラレ
ル−シリアル変換されたトレースデータｃ５をトレーサ
ー１に内蔵されるシリアル−パラレル変換回路２に転送
する。転送されたデータは、シリアル−パラレル変換回
路２により、時分割によりシリアル−パラレル変換す
る。シリアル−パラレル変換されたデータはトレーサー
１でモニターする。
サを構成する２つのプロセッサで、バス調停回路９に従
い、共通バス１０を使用し、命令の実行を随時行なう。
この際、各々のプロセッサに対するプログラムの解析を
行なうために、まず、ＣＰＵａ７から出力されるトレー
スデータａ３と、ＣＰＵｂ８から出力されるトレースデ
ータｂ４をパラレル−シリアル変換回路６により、時分
割によりパラレル−シリアル変換する。そして、パラレ
ル−シリアル変換されたトレースデータｃ５をトレーサ
ー１に内蔵されるシリアル−パラレル変換回路２に転送
する。転送されたデータは、シリアル−パラレル変換回
路２により、時分割によりシリアル−パラレル変換す
る。シリアル−パラレル変換されたデータはトレーサー
１でモニターする。
【００１６】このようにパラレル−シリアル変換回路と
シリアル−パラレル変換回路を内蔵することにより、ト
レーサーとプロセッサ間のトレース信号線は内蔵されて
いるプロセッサの数に関係なく、トレーサとプロセッサ
間のトレース信号線の本数を最もトレース信号の多いプ
ロセッサのトレース信号の数と同一にすることができ
る。
シリアル−パラレル変換回路を内蔵することにより、ト
レーサーとプロセッサ間のトレース信号線は内蔵されて
いるプロセッサの数に関係なく、トレーサとプロセッサ
間のトレース信号線の本数を最もトレース信号の多いプ
ロセッサのトレース信号の数と同一にすることができ
る。
【００１７】（実施の形態２）図２は、本発明の実施の
形態２におけるマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図２
において、前記実施の形態（図１）と同じ機能のブロッ
クは同じ符号を付し、その説明を省略する。ここで、１
１はトレースデータ選択回路である。
形態２におけるマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図である。図２
において、前記実施の形態（図１）と同じ機能のブロッ
クは同じ符号を付し、その説明を省略する。ここで、１
１はトレースデータ選択回路である。
【００１８】本実施の形態におけるマルチプロセッサシ
ステムのインサーキットエミュレータは、トレースデー
タａ３を出力するＣＰＵａ７と、トレースデータｂ４を
出力するＣＰＵｂ８と、トレースデータａ３とトレース
データｂ４の中から必要なトレースデータのみを選択で
きるトレースデータ選択回路１１と、選択したトレース
データをパラレル−シリアル変換するパラレル−シリア
ル変換回路６と、パラレル−シリアル変換回路６により
パラレル−シリアル変換されたトレースデータc５をシ
リアル−パラレル変換するシリアル−パラレル変換回路
２と、シリアル−パラレル変換されたデータをトレース
するトレーサー１と、ＣＰＵａ７とＣＰＵｂ８が使用す
る共通バス１０を調停するバス調停回路９から構成され
る。
ステムのインサーキットエミュレータは、トレースデー
タａ３を出力するＣＰＵａ７と、トレースデータｂ４を
出力するＣＰＵｂ８と、トレースデータａ３とトレース
データｂ４の中から必要なトレースデータのみを選択で
きるトレースデータ選択回路１１と、選択したトレース
データをパラレル−シリアル変換するパラレル−シリア
ル変換回路６と、パラレル−シリアル変換回路６により
パラレル−シリアル変換されたトレースデータc５をシ
リアル−パラレル変換するシリアル−パラレル変換回路
２と、シリアル−パラレル変換されたデータをトレース
するトレーサー１と、ＣＰＵａ７とＣＰＵｂ８が使用す
る共通バス１０を調停するバス調停回路９から構成され
る。
【００１９】以上のように構成された本実施の形態２の
マルチプロセッサシステムのインサーキットエミュレー
タの動作について、前記実施の形態１のマルチプロセッ
サシステムのインサーキットエミュレータとの相違点の
み説明する。
マルチプロセッサシステムのインサーキットエミュレー
タの動作について、前記実施の形態１のマルチプロセッ
サシステムのインサーキットエミュレータとの相違点の
み説明する。
【００２０】本実施の形態のマルチプロセッサシステム
のインサーキットエミュレータはトレースデータ選択回
路１１を備えており、トレースデータａ３とトレースデ
ータｂ４の中から、必要となるトレース信号のみをレジ
スタの設定によりプログラマブルに選択することができ
る。
のインサーキットエミュレータはトレースデータ選択回
路１１を備えており、トレースデータａ３とトレースデ
ータｂ４の中から、必要となるトレース信号のみをレジ
スタの設定によりプログラマブルに選択することができ
る。
【００２１】以下トレースデータのパラレル−シリアル
変換およびシリアル−パラレル変換のタイミングチャー
トについて図面を参照しながら説明する。
変換およびシリアル−パラレル変換のタイミングチャー
トについて図面を参照しながら説明する。
【００２２】図３は、本実施の形態におけるマルチプロ
セッサシステムのインサーキットエミュレータにおい
て、各々のＣＰＵ（ＣＰＵａ，ＣＰＵｂ，ＣＰＵｃ）か
ら出力されるトレースデータのパラレル−シリアル変換
およびシリアル−パラレル変換のタイミングチャートを
示す図である。
セッサシステムのインサーキットエミュレータにおい
て、各々のＣＰＵ（ＣＰＵａ，ＣＰＵｂ，ＣＰＵｃ）か
ら出力されるトレースデータのパラレル−シリアル変換
およびシリアル−パラレル変換のタイミングチャートを
示す図である。
【００２３】図３において、（１）はＣＰＵａから出力
されるトレースデータＡ、（２）はＣＰＵｂから出力さ
れるトレースデータＢ、（３）はＣＰＵｃから出力され
るトレースデータＣ、（４）はＣＰＵの基準クロック、
（５）はＣＰＵの基準クロックの６倍の周波数のクロッ
ク（基準クロックの周波数×ＣＰＵの数×２）、（６）
はパラレル−シリアル変換回路６によりパラレル−シリ
アル変換したトレースデータ、（７）はクロック（５）
より形成される制御信号ａ、（８）はクロック（５）よ
り形成される制御信号ｂ、（９）はクロック（５）より
形成される制御信号ｃ、（１０）はパラレル−シリアル
変換されたトレースデータ（６）をシリアル−パラレル
変換回路２によりシリアル−パラレル変換したトレース
データ、（１１）はトレースデータ（１０）をＣＰＵの
基準クロック（４）に同期させたデータである。
されるトレースデータＡ、（２）はＣＰＵｂから出力さ
れるトレースデータＢ、（３）はＣＰＵｃから出力され
るトレースデータＣ、（４）はＣＰＵの基準クロック、
（５）はＣＰＵの基準クロックの６倍の周波数のクロッ
ク（基準クロックの周波数×ＣＰＵの数×２）、（６）
はパラレル−シリアル変換回路６によりパラレル−シリ
アル変換したトレースデータ、（７）はクロック（５）
より形成される制御信号ａ、（８）はクロック（５）よ
り形成される制御信号ｂ、（９）はクロック（５）より
形成される制御信号ｃ、（１０）はパラレル−シリアル
変換されたトレースデータ（６）をシリアル−パラレル
変換回路２によりシリアル−パラレル変換したトレース
データ、（１１）はトレースデータ（１０）をＣＰＵの
基準クロック（４）に同期させたデータである。
【００２４】ＣＰＵａ，ＣＰＵｂ，ＣＰＵｃの基準クロ
ック（４）に同期して出力されるトレースデータ
（１），（２），（３）はクロック（５）の立ち下がり
エッジに同期して、（６）のようにパラレル−シリアル
変換される。このデータがトレース側に転送されると、
各々のトレース信号は制御信号ａ（７），ｂ（８），ｃ
（９）のクロック立ち上がりエッジに同期して、（１
０）のようにシリアル−パラレル変換される。さらに
（１０）のトレースデータはＣＰＵの基準クロック
（４）の立ち下がりエッジに同期してデータ（１１）が
形成される。
ック（４）に同期して出力されるトレースデータ
（１），（２），（３）はクロック（５）の立ち下がり
エッジに同期して、（６）のようにパラレル−シリアル
変換される。このデータがトレース側に転送されると、
各々のトレース信号は制御信号ａ（７），ｂ（８），ｃ
（９）のクロック立ち上がりエッジに同期して、（１
０）のようにシリアル−パラレル変換される。さらに
（１０）のトレースデータはＣＰＵの基準クロック
（４）の立ち下がりエッジに同期してデータ（１１）が
形成される。
【００２５】このように、各々のトレースデータを専用
のバスを用いてトレースするのと同様に、ほぼリアルタ
イムにトレースデータをトレースすることができる。以
上のように本実施の形態によれば、トレーサーとプロセ
ッサ間のトレース信号線は、内蔵されるプロセッサ各々
に対して必要なく、最もトレース信号の多いプロセッサ
のトレース信号の数と同一にすることができる。さらに
必要なトレースデータのみをトレースすることができる
ため、さらにトレーサーとプロセッサ間のトレース信号
線を削減することができる。
のバスを用いてトレースするのと同様に、ほぼリアルタ
イムにトレースデータをトレースすることができる。以
上のように本実施の形態によれば、トレーサーとプロセ
ッサ間のトレース信号線は、内蔵されるプロセッサ各々
に対して必要なく、最もトレース信号の多いプロセッサ
のトレース信号の数と同一にすることができる。さらに
必要なトレースデータのみをトレースすることができる
ため、さらにトレーサーとプロセッサ間のトレース信号
線を削減することができる。
【００２６】
【発明の効果】以上説明したように本発明はマルチプロ
セッサシステムのインサーキットエミュレータにパラレ
ル−シリアル変換回路と、シリアル−パラレル変換回路
を内蔵することにより、トレーサーとプロセッサ間のト
レース信号線の本数を削減することができるため、内蔵
されるプロセッサの数に関係なくトレーサーとプロセッ
サ間のトレース信号線を最もトレース信号の多いプロセ
ッサのトレース信号の数と同一にすることができる。ま
た、必要なトレースデータのみを選択してトレースする
ことが可能であるため、さらにトレーサーとプロセッサ
間のトレース信号線を削減することができる。
セッサシステムのインサーキットエミュレータにパラレ
ル−シリアル変換回路と、シリアル−パラレル変換回路
を内蔵することにより、トレーサーとプロセッサ間のト
レース信号線の本数を削減することができるため、内蔵
されるプロセッサの数に関係なくトレーサーとプロセッ
サ間のトレース信号線を最もトレース信号の多いプロセ
ッサのトレース信号の数と同一にすることができる。ま
た、必要なトレースデータのみを選択してトレースする
ことが可能であるため、さらにトレーサーとプロセッサ
間のトレース信号線を削減することができる。
【図１】本発明の実施の形態１におけるマルチプロセッ
サシステムのインサーキットエミュレータの構成を示す
ブロック図
サシステムのインサーキットエミュレータの構成を示す
ブロック図
【図２】本発明の実施の形態２におけるマルチプロセッ
サシステムのインサーキットエミュレータの構成を示す
ブロック図
サシステムのインサーキットエミュレータの構成を示す
ブロック図
【図３】本発明の実施の形態２におけるマルチプロセッ
サシステムのインサーキットエミュレータにおいて、Ｃ
ＰＵから出力されるトレースデータのパラレル−シリア
ル変換及びシリアル−パラレル変換のタイミングチャー
ト
サシステムのインサーキットエミュレータにおいて、Ｃ
ＰＵから出力されるトレースデータのパラレル−シリア
ル変換及びシリアル−パラレル変換のタイミングチャー
ト
【図４】従来のマルチプロセッサシステムのインサーキ
ットエミュレータの構成を示すブロック図
ットエミュレータの構成を示すブロック図
１ トレーサー ２ シリアル−パラレル変換回路 ３ トレースデータａ ４ トレースデータｂ ５ トレースデータｃ ６ パラレル−シリアル変換回路 ７ ＣＰＵａ ８ ＣＰＵｂ ９ バス調停回路 １０ 共通バス １１ トレースデータ選択回路
Claims (3)
- 【請求項１】 複数のプロセッサと、バス調停回路と、
共通バスおよびトレーサーを含むマルチプロセッサシス
テムのインサーキットエミュレータにおいて、各々のプ
ロセッサからの出力もしくは入出力されるモニター信号
をパラレル−シリアル変換するためのパラレル−シリア
ル変換回路と、前記のパラレル−シリアル変換されたデ
ータをシリアル−パラレル変換するためのシリアル−パ
ラレル変換回路を備えることを特徴とするインサーキッ
トエミュレータ。 - 【請求項２】 複数のプロセッサと、バス調停回路と、
共通バスおよびトレーサーを含むマルチプロセッサシス
テムのインサーキットエミュレータにおいて、複数個の
パラレル−シリアル変換回路と、複数個のシリアル−パ
ラレル変換回路を備えることを特徴とする請求項１記載
のインサーキットエミュレータ。 - 【請求項３】 複数のプロセッサと、バス調停回路と、
共通バスおよびトレーサーを含むマルチプロセッサシス
テムのインサーキットエミュレータにおいて、各々のプ
ロセッサから出力されるモニター信号から、必要なトレ
ース信号のみプログラマブルに選択することが可能な選
択回路と、前記選択回路によって選択されたトレースデ
ータをパラレル−シリアル変換するためのパラレル−シ
リアル変換回路と、前記のパラレル−シリアル変換され
たデータをシリアル−パラレル変換するためのシリアル
−パラレル変換回路を備えることを特徴とするインサー
キットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019313A JPH11219303A (ja) | 1998-01-30 | 1998-01-30 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019313A JPH11219303A (ja) | 1998-01-30 | 1998-01-30 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219303A true JPH11219303A (ja) | 1999-08-10 |
Family
ID=11995934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019313A Pending JPH11219303A (ja) | 1998-01-30 | 1998-01-30 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11219303A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003763B2 (en) | 2000-11-10 | 2006-02-21 | Renesas Technology Corp. | Data processor |
| JP2011081834A (ja) * | 2005-10-21 | 2011-04-21 | Renesas Electronics Corp | データ処理装置 |
-
1998
- 1998-01-30 JP JP10019313A patent/JPH11219303A/ja active Pending
Cited By (3)
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