JPH06266658A - マルチプロセッサ用バスシステム - Google Patents
マルチプロセッサ用バスシステムInfo
- Publication number
- JPH06266658A JPH06266658A JP5055706A JP5570693A JPH06266658A JP H06266658 A JPH06266658 A JP H06266658A JP 5055706 A JP5055706 A JP 5055706A JP 5570693 A JP5570693 A JP 5570693A JP H06266658 A JPH06266658 A JP H06266658A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- status
- processor
- synchronization signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明はハードウェアによって各プロセッサ
相互間同期、バス使用時間の制御などを行ない、これに
よってシステム全体の処理能力を向上させるとともに、
トラブルの発生率を大幅に低下させる。 【構成】 マスタとなるプロセッサ５-0からステータス
信号STSA、STSB、STSCおよび同期信号SYNCを出力させて
これらをステータスバス２および同期信号線３を介して
各デコーダ回路４-1〜４-7に供給させるとともに、これ
らの各デコーダ回路４-1〜４-7によって前記ステータス
信号STSA、STSB、STSCおよび同期信号SYNCをデコードさ
せて各タイミング信号Ａ、Ｂ、Ｃを選択的に生成させ、
これらの各各タイミング信号Ａ、Ｂ、Ｃに基づいて各プ
ロセッサ５-1〜５-7の選択および処理指定を行なう。
相互間同期、バス使用時間の制御などを行ない、これに
よってシステム全体の処理能力を向上させるとともに、
トラブルの発生率を大幅に低下させる。 【構成】 マスタとなるプロセッサ５-0からステータス
信号STSA、STSB、STSCおよび同期信号SYNCを出力させて
これらをステータスバス２および同期信号線３を介して
各デコーダ回路４-1〜４-7に供給させるとともに、これ
らの各デコーダ回路４-1〜４-7によって前記ステータス
信号STSA、STSB、STSCおよび同期信号SYNCをデコードさ
せて各タイミング信号Ａ、Ｂ、Ｃを選択的に生成させ、
これらの各各タイミング信号Ａ、Ｂ、Ｃに基づいて各プ
ロセッサ５-1〜５-7の選択および処理指定を行なう。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサを結合
するマルチプロセッサ用バスシステムに係わり、特にハ
ードウェアによって各プロセッサ相互間の同期、バス使
用期間制御、優先権制御を行なうマルチプロセッサ用バ
スシステムに関する。
するマルチプロセッサ用バスシステムに係わり、特にハ
ードウェアによって各プロセッサ相互間の同期、バス使
用期間制御、優先権制御を行なうマルチプロセッサ用バ
スシステムに関する。
【０００２】
【従来の技術】個別に独立したプロセッサモジュールを
結合してマルチプロセッサシステムを構築するとき、通
常の設計手法では、システムバスとして、バス調停機能
を持ついくつかの標準バスを使用してプロセッサ間の結
合を行なうことが多い。
結合してマルチプロセッサシステムを構築するとき、通
常の設計手法では、システムバスとして、バス調停機能
を持ついくつかの標準バスを使用してプロセッサ間の結
合を行なうことが多い。
【０００３】これらの各標準バスはほぼ同時期、短時間
に発生するバスアクセスに対してのバス調停動作、優先
権制御などの機能を持っていることから、これらの各機
能を利用して各プロセッサ間でバスを共有させる。
に発生するバスアクセスに対してのバス調停動作、優先
権制御などの機能を持っていることから、これらの各機
能を利用して各プロセッサ間でバスを共有させる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の標準バスには、全体のプロセッサ処理時間を考
慮した同期化、比較的長いバス使用期間の制御などを行
なうハードウェアが準備されていないため、ソフトウェ
アによってこのような全体のプロセッサ処理時間を考慮
した同期化、比較的長いバス使用期間の制御などを行な
わなければならない。
た従来の標準バスには、全体のプロセッサ処理時間を考
慮した同期化、比較的長いバス使用期間の制御などを行
なうハードウェアが準備されていないため、ソフトウェ
アによってこのような全体のプロセッサ処理時間を考慮
した同期化、比較的長いバス使用期間の制御などを行な
わなければならない。
【０００５】このため、システム全体のオーバーヘッド
が大きくなって処理能力が低下してしまうとともに、処
理の煩雑さによりトラブルが発生し易いという問題があ
った。
が大きくなって処理能力が低下してしまうとともに、処
理の煩雑さによりトラブルが発生し易いという問題があ
った。
【０００６】本発明は上記の事情に鑑み、ハードウェア
によって各プロセッサ相互間同期、バス使用時間の制御
などを行ない、これによってシステム全体の処理能力を
向上させることができるとともに、トラブルの発生率を
大幅に低下させることができるマルチプロセッサ用バス
システムを提供することを目的としている。
によって各プロセッサ相互間同期、バス使用時間の制御
などを行ない、これによってシステム全体の処理能力を
向上させることができるとともに、トラブルの発生率を
大幅に低下させることができるマルチプロセッサ用バス
システムを提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、複数台のプロセッサが同一バスに接続さ
れ、個々のプロセッサが必要に応じて前記バス上からデ
ータを取込む処理および前記バス上にデータを重畳させ
る処理を行なうマルチプロセッサ用バスシステムにおい
て、同期信号生成回路から出力される同期信号を各プロ
セッサ側に供給する１本以上の同期信号線と、前記同期
信号生成回路に対応する状態信号生成回路から出力され
る状態信号を各プロセッサ側に供給する複数の信号線に
よって構成される状態バスと、この状態バスを介して供
給される状態信号および前記同期信号線を介して供給さ
れる同期信号をデコードして特定のプロセッサの指定、
処理内容の指定の少なくともいずれかを行なうデコーダ
回路とを備えたことを特徴としている。
めに本発明は、複数台のプロセッサが同一バスに接続さ
れ、個々のプロセッサが必要に応じて前記バス上からデ
ータを取込む処理および前記バス上にデータを重畳させ
る処理を行なうマルチプロセッサ用バスシステムにおい
て、同期信号生成回路から出力される同期信号を各プロ
セッサ側に供給する１本以上の同期信号線と、前記同期
信号生成回路に対応する状態信号生成回路から出力され
る状態信号を各プロセッサ側に供給する複数の信号線に
よって構成される状態バスと、この状態バスを介して供
給される状態信号および前記同期信号線を介して供給さ
れる同期信号をデコードして特定のプロセッサの指定、
処理内容の指定の少なくともいずれかを行なうデコーダ
回路とを備えたことを特徴としている。
【０００８】
【作用】上記の構成において、同期信号生成回路から出
力される同期信号が１本以上の同期信号線によって各プ
ロセッサ側に供給されるとともに、前記同期信号生成回
路に対応する状態信号生成回路から出力される状態信号
が複数の信号線によって構成される状態バスによって各
プロセッサ側に供され、各プロセッサ側に設けられたデ
コーダ回路によって前記状態バスを介して供給される状
態信号および前記同期信号線を介して供給される同期信
号がデコードされて特定のプロセッサの指定、処理内容
の指定の少なくともいずれかが行なわれる。
力される同期信号が１本以上の同期信号線によって各プ
ロセッサ側に供給されるとともに、前記同期信号生成回
路に対応する状態信号生成回路から出力される状態信号
が複数の信号線によって構成される状態バスによって各
プロセッサ側に供され、各プロセッサ側に設けられたデ
コーダ回路によって前記状態バスを介して供給される状
態信号および前記同期信号線を介して供給される同期信
号がデコードされて特定のプロセッサの指定、処理内容
の指定の少なくともいずれかが行なわれる。
【０００９】
【実施例】図１は本発明によるマルチプロセッサ用バス
システムの一実施例を示すブロック図である。
システムの一実施例を示すブロック図である。
【００１０】この図に示すマルチプロセッサ用バスシス
テムは標準バス１と、ステータスバス２と、同期信号線
３と、複数のデコーダ回路４-1〜４-7とによって構成さ
れており、ステータスバス２および同期信号線３、複数
のデコーダ回路４-1〜４-7によって各プロセッサ５-0〜
５-7相互間の同期処理、バス使用時間の制御などを行な
いながら、各プロセッサ５-0〜５-7に標準バス１を使用
したマルチ処理を行なわせる。
テムは標準バス１と、ステータスバス２と、同期信号線
３と、複数のデコーダ回路４-1〜４-7とによって構成さ
れており、ステータスバス２および同期信号線３、複数
のデコーダ回路４-1〜４-7によって各プロセッサ５-0〜
５-7相互間の同期処理、バス使用時間の制御などを行な
いながら、各プロセッサ５-0〜５-7に標準バス１を使用
したマルチ処理を行なわせる。
【００１１】標準バス１は従来から知られている標準バ
スであり、各プロセッサ５-0〜５-7によって共有されて
これらの各プロセッサ５-0〜５-7間のデータ授受をサポ
ートしたり、これらの各プロセッサ５-0〜５-7と各資源
（図示は省略する）とのデータ授受をサポートする。
スであり、各プロセッサ５-0〜５-7によって共有されて
これらの各プロセッサ５-0〜５-7間のデータ授受をサポ
ートしたり、これらの各プロセッサ５-0〜５-7と各資源
（図示は省略する）とのデータ授受をサポートする。
【００１２】ステータスバス２は、（少なくとも）３本
の信号線によって構成されており、前記各プロセッサ５
-0〜５-7のうち、マスタとして指定されたプロセッサ５
-0から図３に示すタイミングで出力されるステータス信
号（状態信号）STSA、STSB、STSCを取り込んで、各デコ
ーダ回路４-1〜４-7に供給する。
の信号線によって構成されており、前記各プロセッサ５
-0〜５-7のうち、マスタとして指定されたプロセッサ５
-0から図３に示すタイミングで出力されるステータス信
号（状態信号）STSA、STSB、STSCを取り込んで、各デコ
ーダ回路４-1〜４-7に供給する。
【００１３】また、同期信号線３は少なくとも１本の信
号線によって構成されており、前記各プロセッサ５-0〜
５-7のうち、マスタとして指定されたプロセッサ５-0か
ら図３に示すタイミングで出力される同期信号SYNCを取
り込んで各デコーダ回路４-1〜４-7に供給する。
号線によって構成されており、前記各プロセッサ５-0〜
５-7のうち、マスタとして指定されたプロセッサ５-0か
ら図３に示すタイミングで出力される同期信号SYNCを取
り込んで各デコーダ回路４-1〜４-7に供給する。
【００１４】各デコーダ回路４-1〜４-7は各々、図２に
示す如く第３処理タイミング検出回路１０と、第１／第
２処理タイミング検出回路１１とを備えており、前記同
期信号線３を介して供給される同期信号SYNCと、前記ス
テータスバス２を介して供給されるステータス信号STS
A、STSB、STSCとを取り込むとともに、図４に示す如く
これをデコードして処理Ｃを指定するタイミング信号Ｃ
を生成するとともに、各プロセッサ５-0〜５-7のうち、
対応するプロセッサが指定されているときには、処理
Ａ、Ｂを指定するタイミング信号Ａ、Ｂを生成してこれ
を対応するプロセッサに供給する。
示す如く第３処理タイミング検出回路１０と、第１／第
２処理タイミング検出回路１１とを備えており、前記同
期信号線３を介して供給される同期信号SYNCと、前記ス
テータスバス２を介して供給されるステータス信号STS
A、STSB、STSCとを取り込むとともに、図４に示す如く
これをデコードして処理Ｃを指定するタイミング信号Ｃ
を生成するとともに、各プロセッサ５-0〜５-7のうち、
対応するプロセッサが指定されているときには、処理
Ａ、Ｂを指定するタイミング信号Ａ、Ｂを生成してこれ
を対応するプロセッサに供給する。
【００１５】第３処理タイミング検出回路１０は前記同
期信号線３を介して同期信号SYNCが供給される毎に、前
記ステータスバス２を介して供給されるステータス信号
STSA、STSB、STSCを取り込んでこれを保持するフリップ
フロップ回路１２と、このフリップフロップ回路１２に
保持されているステータス信号STSA、STSB、STSCと前記
ステータスバス２を介して供給されるステータス信号ST
SA、STSB、STSCとを取り込むとともに、これらが一致し
ているとき、一致検出信号（“０”信号）を生成する第
１コンパレータ回路１３と、この第１コンパレータ回路
１３から出力される一致信号を取り込むとともに、これ
を反転して処理Ｃを指定するタイミング信号Ｃを生成す
るインバータ回路１４とを備えている。
期信号線３を介して同期信号SYNCが供給される毎に、前
記ステータスバス２を介して供給されるステータス信号
STSA、STSB、STSCを取り込んでこれを保持するフリップ
フロップ回路１２と、このフリップフロップ回路１２に
保持されているステータス信号STSA、STSB、STSCと前記
ステータスバス２を介して供給されるステータス信号ST
SA、STSB、STSCとを取り込むとともに、これらが一致し
ているとき、一致検出信号（“０”信号）を生成する第
１コンパレータ回路１３と、この第１コンパレータ回路
１３から出力される一致信号を取り込むとともに、これ
を反転して処理Ｃを指定するタイミング信号Ｃを生成す
るインバータ回路１４とを備えている。
【００１６】そして、前記同期信号線３を介して同期信
号SYNCが供給される毎に、前記ステータスバス２を介し
て供給されるステータス信号STSA、STSB、STSCを取り込
んで記憶するとともに、このステータス信号STSA、STS
B、STSCと、前記ステータスバス２を介して供給される
ステータス信号STSA、STSB、STSCとが一致しているかど
うかを判定し、これらが不一致となっているとき、処理
Ｃを指定するタイミング信号Ｃを生成してこれを各プロ
セッサ５-0〜５-7のうち、対応するプロセッサに供給す
る。
号SYNCが供給される毎に、前記ステータスバス２を介し
て供給されるステータス信号STSA、STSB、STSCを取り込
んで記憶するとともに、このステータス信号STSA、STS
B、STSCと、前記ステータスバス２を介して供給される
ステータス信号STSA、STSB、STSCとが一致しているかど
うかを判定し、これらが不一致となっているとき、処理
Ｃを指定するタイミング信号Ｃを生成してこれを各プロ
セッサ５-0〜５-7のうち、対応するプロセッサに供給す
る。
【００１７】また、第１／第２処理タイミング検出回路
１１は各プロセッサ５-0〜５-7のうち、対応するプロセ
ッサを指定する選択データが設定されるスイッチ回路１
５と、前記フリップフロップ回路１２から出力されるス
テータス信号STSA、STSB、STSCと前記スイッチ回路１５
から出力される選択データを取り込むとともに、前記第
１コンパレータ回路１３からタイミング信号Ｃが出力さ
れていない間、これらが一致しているかどうかを判定
し、これらが一致しているとき、各プロセッサ５-0〜５
-7のうち、対応するプロセッサが指定されていることを
示す選択検出信号（“１”信号）を生成する第２コンパ
レータ回路１６を備えている。
１１は各プロセッサ５-0〜５-7のうち、対応するプロセ
ッサを指定する選択データが設定されるスイッチ回路１
５と、前記フリップフロップ回路１２から出力されるス
テータス信号STSA、STSB、STSCと前記スイッチ回路１５
から出力される選択データを取り込むとともに、前記第
１コンパレータ回路１３からタイミング信号Ｃが出力さ
れていない間、これらが一致しているかどうかを判定
し、これらが一致しているとき、各プロセッサ５-0〜５
-7のうち、対応するプロセッサが指定されていることを
示す選択検出信号（“１”信号）を生成する第２コンパ
レータ回路１６を備えている。
【００１８】さらに、この第１／第２処理タイミング検
出回路１１は前記第２コンパレータ回路１６から出力さ
れる選択検出信号と前記同期信号線３を介して供給され
る同期信号SYNCとを取り込むとともに、これらが共に
“１”になっているとき、処理Ａを指定するタイミング
信号Ａを生成するアンドゲート回路１７と、前記同期信
号線３を介して供給される同期信号SYNCを反転するイン
バータ回路１８と、このインバータ回路１８から出力さ
れる反転された同期信号SYNCと前記第２コンパレータ回
路１６から出力される選択検出信号とを取り込むととも
に、これらが共に“１”になっているとき、処理Ｂを指
定するタイミング信号Ｂを生成するアンドゲート回路１
９とを備えている。
出回路１１は前記第２コンパレータ回路１６から出力さ
れる選択検出信号と前記同期信号線３を介して供給され
る同期信号SYNCとを取り込むとともに、これらが共に
“１”になっているとき、処理Ａを指定するタイミング
信号Ａを生成するアンドゲート回路１７と、前記同期信
号線３を介して供給される同期信号SYNCを反転するイン
バータ回路１８と、このインバータ回路１８から出力さ
れる反転された同期信号SYNCと前記第２コンパレータ回
路１６から出力される選択検出信号とを取り込むととも
に、これらが共に“１”になっているとき、処理Ｂを指
定するタイミング信号Ｂを生成するアンドゲート回路１
９とを備えている。
【００１９】そして、前記第３処理タイミング検出回路
１０からタイミング信号Ｃが出力されていない間、前記
フリップフロップ回路１２から出力されるステータス信
号STSA、STSB、STSCと、対応するプロセッサの番号に基
づいて設定されている選択データとを比較してこれらが
一致しているとき、第２コンパレータ回路１６によって
対応するプロセッサが指定されていることを示す選択検
出信号を生成するとともに、前記同期信号線３を介して
供給される同期信号SYNCが“１”である間、アンドゲー
ト回路１７によって処理Ａを指定するタイミング信号Ａ
を生成してこれを対応するプロセッサに供給する。
１０からタイミング信号Ｃが出力されていない間、前記
フリップフロップ回路１２から出力されるステータス信
号STSA、STSB、STSCと、対応するプロセッサの番号に基
づいて設定されている選択データとを比較してこれらが
一致しているとき、第２コンパレータ回路１６によって
対応するプロセッサが指定されていることを示す選択検
出信号を生成するとともに、前記同期信号線３を介して
供給される同期信号SYNCが“１”である間、アンドゲー
ト回路１７によって処理Ａを指定するタイミング信号Ａ
を生成してこれを対応するプロセッサに供給する。
【００２０】この後、前記同期信号SYNCが“０”となっ
たとき、前記第３処理タイミング検出回路１０からタイ
ミング信号Ｃが出力されるまでの間、アンドゲート回路
１９によって処理Ｂを指定するタイミング信号Ｂを生成
してこれを対応するプロセッサに供給する。
たとき、前記第３処理タイミング検出回路１０からタイ
ミング信号Ｃが出力されるまでの間、アンドゲート回路
１９によって処理Ｂを指定するタイミング信号Ｂを生成
してこれを対応するプロセッサに供給する。
【００２１】このようにこの実施例においては、ステー
タスバス２および同期信号線３、複数のデコーダ回路４
-1〜４-7によって各プロセッサ５-0〜５-7相互間の同期
処理、バス使用時間の制御などを行ないながら、各プロ
セッサ５-0〜５-7に標準バス１を使用したマルチ処理を
行なわせるようにしたので、ハードウェアによって各プ
ロセッサ５-0〜５-7相互間同期、バス使用時間の制御な
どを行ない、これによってシステム全体の処理能力を向
上させることができるとともに、トラブルの発生率を大
幅に低下させることができる。
タスバス２および同期信号線３、複数のデコーダ回路４
-1〜４-7によって各プロセッサ５-0〜５-7相互間の同期
処理、バス使用時間の制御などを行ないながら、各プロ
セッサ５-0〜５-7に標準バス１を使用したマルチ処理を
行なわせるようにしたので、ハードウェアによって各プ
ロセッサ５-0〜５-7相互間同期、バス使用時間の制御な
どを行ない、これによってシステム全体の処理能力を向
上させることができるとともに、トラブルの発生率を大
幅に低下させることができる。
【００２２】また、上述した実施例においては、図３に
示すタイミングのステータス信号STSA、STSB、STSCおよ
び同期信号SYNCを使用して各プロセッサ５-1〜５-7の選
択および処理指定を行なうようにしているが、図５に示
すタイミングのステータス信号STSA、STSB、STSCおよび
同期信号SYNCを使用して各プロセッサ５-1〜５-7の選択
および処理指定を行なうようにしてしても良い。
示すタイミングのステータス信号STSA、STSB、STSCおよ
び同期信号SYNCを使用して各プロセッサ５-1〜５-7の選
択および処理指定を行なうようにしているが、図５に示
すタイミングのステータス信号STSA、STSB、STSCおよび
同期信号SYNCを使用して各プロセッサ５-1〜５-7の選択
および処理指定を行なうようにしてしても良い。
【００２３】このようにすることにより、処理単位をさ
らに細分化することができる。
らに細分化することができる。
【００２４】また、上述した実施例においては、マスタ
となるプロセッサ５-0からステータス信号STSA、STSB、
STSCと、同期信号SYNCとを出力させるようにしている
が、各プロセッサ５-0〜５-7以外のハードウェアによっ
てこれらステータス信号STSA、STSB、STSCや同期信号SY
NCを生成して各プロセッサ５-0〜５-7を制御するように
しても良い。
となるプロセッサ５-0からステータス信号STSA、STSB、
STSCと、同期信号SYNCとを出力させるようにしている
が、各プロセッサ５-0〜５-7以外のハードウェアによっ
てこれらステータス信号STSA、STSB、STSCや同期信号SY
NCを生成して各プロセッサ５-0〜５-7を制御するように
しても良い。
【００２５】また、上述した実施例においては、ステー
タス信号STSA、STSB、STSCを使用して各デコーダ回路４
-1〜４-7に各タイミング信号Ａ、Ｂ、Ｃを選択的に出力
させるようにしているが、これらステータス信号STSA、
STSB、STSCに代えて他の状態を示す信号を使用するよう
にしても良い。
タス信号STSA、STSB、STSCを使用して各デコーダ回路４
-1〜４-7に各タイミング信号Ａ、Ｂ、Ｃを選択的に出力
させるようにしているが、これらステータス信号STSA、
STSB、STSCに代えて他の状態を示す信号を使用するよう
にしても良い。
【００２６】
【発明の効果】以上説明したように本発明によれば、ハ
ードウェアによって各プロセッサ相互間同期、バス使用
時間の制御などを行ない、これによってシステム全体の
処理能力を向上させることができるとともに、トラブル
の発生率を大幅に低下させることができる。
ードウェアによって各プロセッサ相互間同期、バス使用
時間の制御などを行ない、これによってシステム全体の
処理能力を向上させることができるとともに、トラブル
の発生率を大幅に低下させることができる。
【図１】本発明によるマルチプロセッサ用バスシステム
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】図１に示すデコーダ回路の詳細な回路構成例を
示す回路図である。
示す回路図である。
【図３】図１に示すマルチプロセッサ用バスシステムで
使用されるステータス信号および同期信号の一例を示す
波形図である。
使用されるステータス信号および同期信号の一例を示す
波形図である。
【図４】図１に示すデコーダ回路のデコード動作例を示
す真理値表を示す表図である。
す真理値表を示す表図である。
【図５】本発明によるマルチプロセッサ用バスシステム
の他の実施例で使用されるステータス信号および同期信
号の一例を示す波形図である。
の他の実施例で使用されるステータス信号および同期信
号の一例を示す波形図である。
１ 標準バス ２ ステータスバス ３ 同期信号線 ４-1〜４-7 デコーダ回路 ５-0〜５-7 プロセッサ １０ 第３処理タイミング検出回路 １１ 第１／第２処理タイミング検出回路 １２ フリップフロップ回路 １３ 第１コンパレータ回路 １４ インバータ回路 １５ スイッチ回路 １６ 第２コンパレータ回路 １７ アンドゲート回路 １８ インバータ回路 １９ アンドゲート回路
Claims (1)
- 【請求項１】 複数台のプロセッサが同一バスに接続さ
れ、個々のプロセッサが必要に応じて前記バス上からデ
ータを取込む処理および前記バス上にデータを重畳させ
る処理を行なうマルチプロセッサ用バスシステムにおい
て、 同期信号生成回路から出力される同期信号を各プロセッ
サ側に供給する１本以上の同期信号線と、 前記同期信号生成回路に対応する状態信号生成回路から
出力される状態信号を各プロセッサ側に供給する複数の
信号線によって構成される状態バスと、 この状態バスを介して供給される状態信号および前記同
期信号線を介して供給される同期信号をデコードして特
定のプロセッサの指定、処理内容の指定の少なくともい
ずれかを行なうデコーダ回路と、 を備えたことを特徴とするマルチプロセッサ用バスシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055706A JPH06266658A (ja) | 1993-03-16 | 1993-03-16 | マルチプロセッサ用バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055706A JPH06266658A (ja) | 1993-03-16 | 1993-03-16 | マルチプロセッサ用バスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266658A true JPH06266658A (ja) | 1994-09-22 |
Family
ID=13006336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055706A Pending JPH06266658A (ja) | 1993-03-16 | 1993-03-16 | マルチプロセッサ用バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395216B1 (ko) * | 1996-03-15 | 2004-01-07 | 삼성탈레스 주식회사 | 버스 시스템의 시스템 동기 장치 및 그 방법 |
-
1993
- 1993-03-16 JP JP5055706A patent/JPH06266658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395216B1 (ko) * | 1996-03-15 | 2004-01-07 | 삼성탈레스 주식회사 | 버스 시스템의 시스템 동기 장치 및 그 방법 |
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