JPH11213658A - システムｌｓｉ - Google Patents
システムｌｓｉInfo
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- JPH11213658A JPH11213658A JP10013037A JP1303798A JPH11213658A JP H11213658 A JPH11213658 A JP H11213658A JP 10013037 A JP10013037 A JP 10013037A JP 1303798 A JP1303798 A JP 1303798A JP H11213658 A JPH11213658 A JP H11213658A
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- storing
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Abstract
(57)【要約】
【課題】 同一チップ内にＤＲＡＭを内蔵したシステム
ＬＳＩにおいて、システム待機時の無駄な動作電流の消
費を抑える。 【解決手段】 バッファ１１の内部を、システムで保持
する必要のあるシステム情報を記憶するメモリブロック
と、一般情報を記憶するメモリブロックとに分割し、前
記各メモリブロックに必要な情報を記憶する動作、記憶
した情報を取り出す動作及び情報のリフレッシュ動作を
行うバッファコントロール１２と、待機時に、前記シス
テム情報を記憶するメモリブロックについてのみ情報を
保持する動作を可能とし、前記一般情報を記憶するメモ
リブロックについて全ての動作を停止させるスリープ制
御回路１３とを備え、待機時のリフレッシュ動作がシス
テム情報を保持しているメモリブロックについてのみ行
われるように構成した。
ＬＳＩにおいて、システム待機時の無駄な動作電流の消
費を抑える。 【解決手段】 バッファ１１の内部を、システムで保持
する必要のあるシステム情報を記憶するメモリブロック
と、一般情報を記憶するメモリブロックとに分割し、前
記各メモリブロックに必要な情報を記憶する動作、記憶
した情報を取り出す動作及び情報のリフレッシュ動作を
行うバッファコントロール１２と、待機時に、前記シス
テム情報を記憶するメモリブロックについてのみ情報を
保持する動作を可能とし、前記一般情報を記憶するメモ
リブロックについて全ての動作を停止させるスリープ制
御回路１３とを備え、待機時のリフレッシュ動作がシス
テム情報を保持しているメモリブロックについてのみ行
われるように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、同一チップ内に
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）を内蔵したシステムＬＳＩに関する。
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）を内蔵したシステムＬＳＩに関する。
【０００２】
【従来の技術】半導体メモリとして使用されるＤＲＡＭ
（ Dynamic Random Access Memory ）は、１セル当たり
２素子（スイッチとして機能するトランジスタと電荷を
蓄積するキャパシタ）で構成することができるため、Ｓ
ＲＡＭ（ Static Random Access Memory）のように１セ
ル当たり４乃至６素子が必要となるメモリに比べて高集
積化、低コスト化が可能となる。しかし、情報として記
憶されるのはキャパシタに蓄積される電荷であるため、
放電による電荷の損失を補うために定期的にリフレッシ
ュ動作を行う必要があることから、大容量のＤＲＡＭを
使用する場合には、電力消費をいかに少なくするかが課
題となる。
（ Dynamic Random Access Memory ）は、１セル当たり
２素子（スイッチとして機能するトランジスタと電荷を
蓄積するキャパシタ）で構成することができるため、Ｓ
ＲＡＭ（ Static Random Access Memory）のように１セ
ル当たり４乃至６素子が必要となるメモリに比べて高集
積化、低コスト化が可能となる。しかし、情報として記
憶されるのはキャパシタに蓄積される電荷であるため、
放電による電荷の損失を補うために定期的にリフレッシ
ュ動作を行う必要があることから、大容量のＤＲＡＭを
使用する場合には、電力消費をいかに少なくするかが課
題となる。
【０００３】
【発明が解決しようとする課題】近年、半導体技術の進
歩に伴い、電子機器は携帯化、低消費電力化が進み、半
導体装置にも省チップ・大容量メモリ内蔵化が求められ
ている。従来のシステムＬＳＩでは、大容量のＤＲＡＭ
を外付けで使用することが多かったが、最近ではシステ
ムＬＳＩに大容量のＤＲＡＭを内蔵して使用することも
多くなっている。このようにＤＲＡＭを内蔵（あるいは
外付けで使用）したシステムＬＳＩでは、待機時に保持
する必要のあるシステム情報のデータ容量がＤＲＡＭの
全容量よりはるかに少ない場合であっても、ＤＲＡＭの
全容量に対し定期的にリフレッシュ動作を行うようにし
ていたため、リフレッシュ動作のたびに無駄な動作電流
を消費するという問題点があった。
歩に伴い、電子機器は携帯化、低消費電力化が進み、半
導体装置にも省チップ・大容量メモリ内蔵化が求められ
ている。従来のシステムＬＳＩでは、大容量のＤＲＡＭ
を外付けで使用することが多かったが、最近ではシステ
ムＬＳＩに大容量のＤＲＡＭを内蔵して使用することも
多くなっている。このようにＤＲＡＭを内蔵（あるいは
外付けで使用）したシステムＬＳＩでは、待機時に保持
する必要のあるシステム情報のデータ容量がＤＲＡＭの
全容量よりはるかに少ない場合であっても、ＤＲＡＭの
全容量に対し定期的にリフレッシュ動作を行うようにし
ていたため、リフレッシュ動作のたびに無駄な動作電流
を消費するという問題点があった。
【０００４】この発明は、システム待機時の無駄な動作
電流の消費を抑えることができるシステムＬＳＩを提供
することを目的とする。
電流の消費を抑えることができるシステムＬＳＩを提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、システムで保持する必要のある
システム情報を記憶する少なくとも１つのメモリブロッ
クと、一般情報を記憶する少なくとも１つのメモリブロ
ックとに分割された記憶手段と、前記各メモリブロック
に必要な情報を記憶する動作及び記憶した情報を取り出
す動作を行う手段と、前記各メモリブロックに記憶され
ている情報を保持する動作を行う手段と、待機時に、前
記システム情報を記憶するメモリブロックについてのみ
情報を保持する動作を可能とし、前記一般情報を記憶す
るメモリブロックについて全ての動作を停止させる手段
とを備えたことを特徴とする。
め、請求項１の発明は、システムで保持する必要のある
システム情報を記憶する少なくとも１つのメモリブロッ
クと、一般情報を記憶する少なくとも１つのメモリブロ
ックとに分割された記憶手段と、前記各メモリブロック
に必要な情報を記憶する動作及び記憶した情報を取り出
す動作を行う手段と、前記各メモリブロックに記憶され
ている情報を保持する動作を行う手段と、待機時に、前
記システム情報を記憶するメモリブロックについてのみ
情報を保持する動作を可能とし、前記一般情報を記憶す
るメモリブロックについて全ての動作を停止させる手段
とを備えたことを特徴とする。
【０００６】また上記目的を達成するため、請求項２の
発明は、システムで保持する必要のあるシステム情報を
記憶する少なくとも１つの記憶手段と、一般情報を記憶
する少なくとも１つの記憶手段と、前記各記憶手段に必
要な情報を記憶する動作及び記憶した情報を取り出す動
作を行う手段と、前記各記憶手段に記憶されている情報
を保持する動作を行う手段と、待機時に、前記システム
情報を記憶する記憶手段についてのみ情報を保持する動
作を可能とし、前記一般情報を記憶する記憶手段につい
て全ての動作を停止させる手段とを備えたことを特徴と
する。
発明は、システムで保持する必要のあるシステム情報を
記憶する少なくとも１つの記憶手段と、一般情報を記憶
する少なくとも１つの記憶手段と、前記各記憶手段に必
要な情報を記憶する動作及び記憶した情報を取り出す動
作を行う手段と、前記各記憶手段に記憶されている情報
を保持する動作を行う手段と、待機時に、前記システム
情報を記憶する記憶手段についてのみ情報を保持する動
作を可能とし、前記一般情報を記憶する記憶手段につい
て全ての動作を停止させる手段とを備えたことを特徴と
する。
【０００７】さらに上記目的を達成するため、請求項３
の発明は、システムＬＳＩを制御するための情報であっ
て、該システムＬＳＩの外付け記憶手段に保持されてい
る情報を、電源投入時又は低消費電力モード実施前に前
記システムＬＳＩ内部の記憶手段に記憶する手段を備え
たことを特徴とする。
の発明は、システムＬＳＩを制御するための情報であっ
て、該システムＬＳＩの外付け記憶手段に保持されてい
る情報を、電源投入時又は低消費電力モード実施前に前
記システムＬＳＩ内部の記憶手段に記憶する手段を備え
たことを特徴とする。
【０００８】請求項４の発明は、請求項１において、シ
ステムＬＳＩを制御するための情報であって、該システ
ムＬＳＩの外付け記憶手段に記憶されている情報を、電
源投入時又は低消費電力モード実施前に前記システムＬ
ＳＩ内のいずれか一方のメモリブロックに記憶する手段
を備えたことを特徴とする。
ステムＬＳＩを制御するための情報であって、該システ
ムＬＳＩの外付け記憶手段に記憶されている情報を、電
源投入時又は低消費電力モード実施前に前記システムＬ
ＳＩ内のいずれか一方のメモリブロックに記憶する手段
を備えたことを特徴とする。
【０００９】請求項５の発明は、請求項２において、シ
ステムＬＳＩを制御するための情報であって、該システ
ムＬＳＩの外付け記憶手段に記憶されている情報を、電
源投入時又は低消費電力モード実施前に前記システムＬ
ＳＩ内のいずれか一方の記憶手段に記憶する手段を備え
たことを特徴とする。
ステムＬＳＩを制御するための情報であって、該システ
ムＬＳＩの外付け記憶手段に記憶されている情報を、電
源投入時又は低消費電力モード実施前に前記システムＬ
ＳＩ内のいずれか一方の記憶手段に記憶する手段を備え
たことを特徴とする。
【００１０】上記記憶手段は、情報の読み出し／書き込
みが可能な記憶装置であり、具体的にはＤＲＡＭのよう
な半導体メモリにより構成することができる。
みが可能な記憶装置であり、具体的にはＤＲＡＭのよう
な半導体メモリにより構成することができる。
【００１１】また、情報を保持する動作は、前記記憶手
段をＤＲＡＭにより構成した場合はリフレッシュ動作を
いう。このリフレッシュ動作は、記憶されている情報を
読み出した後、この情報を再び書き込むことにより実現
される。
段をＤＲＡＭにより構成した場合はリフレッシュ動作を
いう。このリフレッシュ動作は、記憶されている情報を
読み出した後、この情報を再び書き込むことにより実現
される。
【００１２】さらに、システムＬＳＩを制御するための
情報を保持する外付け記憶手段は、例えばフラッシュＲ
ＯＭのようなメモリにより構成される。
情報を保持する外付け記憶手段は、例えばフラッシュＲ
ＯＭのようなメモリにより構成される。
【００１３】
【発明の実施の形態】以下、この発明に係わるシステム
ＬＳＩをＣＤ−ＲＯＭデコーダＬＳＩに適用した場合の
実施形態について説明する。
ＬＳＩをＣＤ−ＲＯＭデコーダＬＳＩに適用した場合の
実施形態について説明する。
【００１４】［実施形態１］図１は、実施形態１に係わ
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図である。こ
のＣＤ−ＲＯＭドライブ装置１００は、ＣＤ−ＲＯＭデ
コーダＬＳＩ１０を主要な構成要素とし、その周辺回路
として、マイクロコンピュータ（マイコン）１４、ＲＯ
Ｍ１５、ＲＡＭ１６、ホストコンピュータ（ＨＯＳＴ）
１７、ＣＤドライブ２５、ＤＡＣ２６を備えている。
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図である。こ
のＣＤ−ＲＯＭドライブ装置１００は、ＣＤ−ＲＯＭデ
コーダＬＳＩ１０を主要な構成要素とし、その周辺回路
として、マイクロコンピュータ（マイコン）１４、ＲＯ
Ｍ１５、ＲＡＭ１６、ホストコンピュータ（ＨＯＳＴ）
１７、ＣＤドライブ２５、ＤＡＣ２６を備えている。
【００１５】ＣＤ−ＲＯＭドライブ装置１００は、複数
のブロックに分割された１ＭＢのＤＲＡＭからなるバッ
ファ（Ｂｕｆｆｅｒ）１１と、このバッファ１１への書
き込み／読み出しを制御するバッファコントロール（Ｂ
ｕｆｆｅｒコントロール）１２と、前記分割されたブロ
ックの動作を個々に停止させるためのスリープ信号を発
生するスリープ制御回路１３と、ＣＤ−ＲＯＭデコーダ
ＬＳＩ１０を制御するマイコン１４と、このマイコン１
４が使用するメモリであるＲＯＭ１５及びＲＡＭ１６
と、前記マイコン１４と信号のやりとりをするＭ−ＩＦ
１９と、パーソナル・コンピュータ本体であるホストコ
ンピュータ（ＨＯＳＴ）１７と、このホストコンピュー
タ１７と信号のやりとりをするＨＩ−ＦＩＦＯ１８と、
ＣＤ−ＲＯＭデコーダＬＳＩ１０内部で使用するマスタ
ークロックや内部でのタイミング信号を作り出すクロッ
ク（Ｃｌｏｃｋ）２０と、ＣＤ又はＣＤ−ＲＯＭに書き
込まれたデータを読みとるＣＤドライブ２５と、このＣ
Ｄドライブ２５と信号をやり取りするＣＤ−ＩＦ２４及
びＳＵＢ−ＩＦ２３と、前記ＣＤドライブ２５の信号を
エラー訂正するＥＣＣ２１と、デジタル信号をアナログ
信号に変換するＤＡＣ２６と、このＤＡＣ２６と信号の
やり取りをするオーディオ（Ａｕｄｉｏ）２２とから構
成されている。このうち、バッファ１１、バッファコン
トロール１２、スリープ制御回路１３、ＨＩ−ＦＩＦＯ
１８、Ｍ−ＩＦ１９、クロック２０、ＥＣＣ２１、オー
ディオ２２、ＳＵＢ−ＩＦ２３、ＣＤ−ＩＦ２４は、Ｃ
Ｄ−ＲＯＭデコーダＬＳＩ１０を構成している。
のブロックに分割された１ＭＢのＤＲＡＭからなるバッ
ファ（Ｂｕｆｆｅｒ）１１と、このバッファ１１への書
き込み／読み出しを制御するバッファコントロール（Ｂ
ｕｆｆｅｒコントロール）１２と、前記分割されたブロ
ックの動作を個々に停止させるためのスリープ信号を発
生するスリープ制御回路１３と、ＣＤ−ＲＯＭデコーダ
ＬＳＩ１０を制御するマイコン１４と、このマイコン１
４が使用するメモリであるＲＯＭ１５及びＲＡＭ１６
と、前記マイコン１４と信号のやりとりをするＭ−ＩＦ
１９と、パーソナル・コンピュータ本体であるホストコ
ンピュータ（ＨＯＳＴ）１７と、このホストコンピュー
タ１７と信号のやりとりをするＨＩ−ＦＩＦＯ１８と、
ＣＤ−ＲＯＭデコーダＬＳＩ１０内部で使用するマスタ
ークロックや内部でのタイミング信号を作り出すクロッ
ク（Ｃｌｏｃｋ）２０と、ＣＤ又はＣＤ−ＲＯＭに書き
込まれたデータを読みとるＣＤドライブ２５と、このＣ
Ｄドライブ２５と信号をやり取りするＣＤ−ＩＦ２４及
びＳＵＢ−ＩＦ２３と、前記ＣＤドライブ２５の信号を
エラー訂正するＥＣＣ２１と、デジタル信号をアナログ
信号に変換するＤＡＣ２６と、このＤＡＣ２６と信号の
やり取りをするオーディオ（Ａｕｄｉｏ）２２とから構
成されている。このうち、バッファ１１、バッファコン
トロール１２、スリープ制御回路１３、ＨＩ−ＦＩＦＯ
１８、Ｍ−ＩＦ１９、クロック２０、ＥＣＣ２１、オー
ディオ２２、ＳＵＢ−ＩＦ２３、ＣＤ−ＩＦ２４は、Ｃ
Ｄ−ＲＯＭデコーダＬＳＩ１０を構成している。
【００１６】次に、上記ＣＤ−ＲＯＭデコーダＬＳＩ１
０において、とくに本発明に特徴的な部分であるバッフ
ァ１１、バッファコントロール１２及びスリープ制御回
路１３について説明する。
０において、とくに本発明に特徴的な部分であるバッフ
ァ１１、バッファコントロール１２及びスリープ制御回
路１３について説明する。
【００１７】バッファ１１の内部は、２つのメモリブロ
ックに分割されている。１つは後述する低消費電力モー
ド時にシステムで保持する必要のあるシステム情報のみ
を保持し、通常動作時には、これらのシステム情報の読
み出し／書き込みの動作が行われるメモリブロックであ
り、もう１つは低消費電力モード時には全く動作せず
に、通常動作時に他の一般情報の読み出し／書き込みの
動作が行われるメモリブロックである。
ックに分割されている。１つは後述する低消費電力モー
ド時にシステムで保持する必要のあるシステム情報のみ
を保持し、通常動作時には、これらのシステム情報の読
み出し／書き込みの動作が行われるメモリブロックであ
り、もう１つは低消費電力モード時には全く動作せず
に、通常動作時に他の一般情報の読み出し／書き込みの
動作が行われるメモリブロックである。
【００１８】バッファコントロール１２は、前記分割さ
れたそれぞれのメモリブロックに対し、システム情報や
他の一般情報をまとめて記憶し又はまとめて取り出す動
作を行うとともに、情報のリフレッシュ動作を行う部分
である。このような情報の読み出し／書き込み、リフレ
ッシュ動作を行うため、バッファコントロール１２はバ
ッファ１１に対して、ＲＡＳ（ Row Address Strobe ）
Ｎ、ＣＡＳ（ ColumnAddress Strobe ）Ｎ、ＷＲ（ Wri
te enable ）Ｎ、ＯＥ（ Output Enable ）Ｎ、アドレ
ス（ＡＤ）［０：Ｆ］などの信号を受け渡す。
れたそれぞれのメモリブロックに対し、システム情報や
他の一般情報をまとめて記憶し又はまとめて取り出す動
作を行うとともに、情報のリフレッシュ動作を行う部分
である。このような情報の読み出し／書き込み、リフレ
ッシュ動作を行うため、バッファコントロール１２はバ
ッファ１１に対して、ＲＡＳ（ Row Address Strobe ）
Ｎ、ＣＡＳ（ ColumnAddress Strobe ）Ｎ、ＷＲ（ Wri
te enable ）Ｎ、ＯＥ（ Output Enable ）Ｎ、アドレ
ス（ＡＤ）［０：Ｆ］などの信号を受け渡す。
【００１９】なお、ＲＡＳＮのように信号名の最後にＮ
が付く信号は、Ｌｏｗがアクティブレベルであることを
示している。また、アドレス信号（及びデータ信号）の
後に付く［ ］はバス幅を示している。例えば、ＡＤ
［０：Ｆ］は０〜１５までの１６ビットのアドレス信号
であり、バッファ１１に入力されたＡＤ［０：Ｆ］のア
ドレス信号のうち、ＡＤ［８：Ｆ］で表される上位の８
ビットは行（ Row）アドレス信号として、またＡＤ
［０：７］で表される下位の８ビットは列(Column)アド
レス信号として取り込まれる。
が付く信号は、Ｌｏｗがアクティブレベルであることを
示している。また、アドレス信号（及びデータ信号）の
後に付く［ ］はバス幅を示している。例えば、ＡＤ
［０：Ｆ］は０〜１５までの１６ビットのアドレス信号
であり、バッファ１１に入力されたＡＤ［０：Ｆ］のア
ドレス信号のうち、ＡＤ［８：Ｆ］で表される上位の８
ビットは行（ Row）アドレス信号として、またＡＤ
［０：７］で表される下位の８ビットは列(Column)アド
レス信号として取り込まれる。
【００２０】スリープ制御回路１３は、マイコン１４か
らの指示を前記バッファコントロール１２へ受け渡すと
ともに、待機時にホストコンピュータ１７からの命令が
マイコン１４へ一定時間入らなかった場合や、ホストか
らデータ不要の命令が入った場合等、バッファのデータ
が不要と判断された時に、低消費電力モードを設定す
る。低消費電力モードを設定すると、スリープ制御回路
１３はバッファ１１に後述するスリープ信号（ＳＬＰ
［０：Ｆ］Ｎ）を送り、システム情報を保持するメモリ
ブロックのみリフレッシュ動作を含む読み出し／書き込
み動作を可能とし、他の一般情報を保持するメモリブロ
ックの全ての動作を停止させる。
らの指示を前記バッファコントロール１２へ受け渡すと
ともに、待機時にホストコンピュータ１７からの命令が
マイコン１４へ一定時間入らなかった場合や、ホストか
らデータ不要の命令が入った場合等、バッファのデータ
が不要と判断された時に、低消費電力モードを設定す
る。低消費電力モードを設定すると、スリープ制御回路
１３はバッファ１１に後述するスリープ信号（ＳＬＰ
［０：Ｆ］Ｎ）を送り、システム情報を保持するメモリ
ブロックのみリフレッシュ動作を含む読み出し／書き込
み動作を可能とし、他の一般情報を保持するメモリブロ
ックの全ての動作を停止させる。
【００２１】なお、低消費電力モードは待機時に設定さ
れるが、低消費電力モード中に（マイコン１４を介し
て）ホストコンピュータ１７から何らかの命令が入った
場合はこのモードを解除する。解除と同時にシステムは
通常動作のモードとなり、ホストからの命令に応じて、
例えばＣＤのオーディオ再生などを実行する。
れるが、低消費電力モード中に（マイコン１４を介し
て）ホストコンピュータ１７から何らかの命令が入った
場合はこのモードを解除する。解除と同時にシステムは
通常動作のモードとなり、ホストからの命令に応じて、
例えばＣＤのオーディオ再生などを実行する。
【００２２】次に、前記バッファ１１の具体的な回路構
成を示し、バッファ内でのメモリブロックの構成と主要
部分の動作について説明する。
成を示し、バッファ内でのメモリブロックの構成と主要
部分の動作について説明する。
【００２３】図２は、前記バッファ１１の回路構成例を
示すブロック図であり、メモリのブロックを２つに分割
した場合について示している。
示すブロック図であり、メモリのブロックを２つに分割
した場合について示している。
【００２４】図２に示すバッファ１１は、行アドレス信
号を Row Decoder３６へ送る制御などを行うRow Addres
s制御＆Row Patical Decoder回路３１と、列アドレスを
Column Decoder＆DQ Buffer３７へ送り、また読み出し
／書き込みの制御などを行うColumn Address制御＆Colu
mn Patical Decoder＆Read Write コントロール回路３
２と、メモリブロック３８の動作を制御するBit Line
プリチャージ回路＆WordLine制御回路３３と、S/A駆動
回路３４、DQ制御回路３５、Row Decoder３６、Column
Decoder＆DQ Buffer３７、メモリブロック３８、ＶＢＬ
回路３９、ＶＰＬ回路４０により構成されている。ここ
では、従来のＤＲＡＭに共通する部分の説明を省略し、
本発明に特徴的な部分であるメモリブロック３８、ＶＢ
Ｌ回路３９及びＶＰＬ回路４０について説明する。
号を Row Decoder３６へ送る制御などを行うRow Addres
s制御＆Row Patical Decoder回路３１と、列アドレスを
Column Decoder＆DQ Buffer３７へ送り、また読み出し
／書き込みの制御などを行うColumn Address制御＆Colu
mn Patical Decoder＆Read Write コントロール回路３
２と、メモリブロック３８の動作を制御するBit Line
プリチャージ回路＆WordLine制御回路３３と、S/A駆動
回路３４、DQ制御回路３５、Row Decoder３６、Column
Decoder＆DQ Buffer３７、メモリブロック３８、ＶＢＬ
回路３９、ＶＰＬ回路４０により構成されている。ここ
では、従来のＤＲＡＭに共通する部分の説明を省略し、
本発明に特徴的な部分であるメモリブロック３８、ＶＢ
Ｌ回路３９及びＶＰＬ回路４０について説明する。
【００２５】メモリブロック３８は、その機能に応じて
２つのブロックに分割されている。メモリブロック３８
−１は低消費電力モード時に、システムで保持する必要
のある情報として（一般的にホストに対してすぐに伝え
たいデータがある）、例えばＴＯＣ情報やＩｎｑｕｉｒ
ｙデータなどのシステム情報のみを保持し、通常動作時
には、これらのシステム情報の読み出し／書き込みが行
われるブロックである。また、メモリブロック３８−２
は低消費電力モード時には全く動作せずに、通常動作時
に他の一般情報として、例えば音楽データなどの読み出
し／書き込みが行われるブロックである。
２つのブロックに分割されている。メモリブロック３８
−１は低消費電力モード時に、システムで保持する必要
のある情報として（一般的にホストに対してすぐに伝え
たいデータがある）、例えばＴＯＣ情報やＩｎｑｕｉｒ
ｙデータなどのシステム情報のみを保持し、通常動作時
には、これらのシステム情報の読み出し／書き込みが行
われるブロックである。また、メモリブロック３８−２
は低消費電力モード時には全く動作せずに、通常動作時
に他の一般情報として、例えば音楽データなどの読み出
し／書き込みが行われるブロックである。
【００２６】ここで、ＴＯＣ情報とは、ＣＤから取り込
まれる情報であり、曲名、アーティスト名などから構成
されている。ＣＤ−ＲＯＭの場合はディレクトリ構成の
情報が取り込まれる。ディスクの種類はＳＵＢ−ＩＦ２
３で判別され、それぞれの情報はＣＤ−ＩＦ２４を介し
てバッファ１１へ取り込まれる。以下の説明では、ＴＯ
Ｃ情報をディスクから取り込む情報の代表例とする。ま
たＩｎｑｕｉｒｙデータとは、ホストコンピュータの性
能、接続している周辺回路の情報などをいう。このＩｎ
ｑｕｉｒｙデータはＲＯＭ１５に格納されており、マイ
コン１４、スリープ制御回路１３、バッファコントロー
ル１２を介してバッファ１１へ取り込まれる。これらＴ
ＯＣ情報やＩｎｑｕｉｒｙデータなどのシステム情報
は、待機中も定期的なリフレッシュ動作により内容が保
持される。
まれる情報であり、曲名、アーティスト名などから構成
されている。ＣＤ−ＲＯＭの場合はディレクトリ構成の
情報が取り込まれる。ディスクの種類はＳＵＢ−ＩＦ２
３で判別され、それぞれの情報はＣＤ−ＩＦ２４を介し
てバッファ１１へ取り込まれる。以下の説明では、ＴＯ
Ｃ情報をディスクから取り込む情報の代表例とする。ま
たＩｎｑｕｉｒｙデータとは、ホストコンピュータの性
能、接続している周辺回路の情報などをいう。このＩｎ
ｑｕｉｒｙデータはＲＯＭ１５に格納されており、マイ
コン１４、スリープ制御回路１３、バッファコントロー
ル１２を介してバッファ１１へ取り込まれる。これらＴ
ＯＣ情報やＩｎｑｕｉｒｙデータなどのシステム情報
は、待機中も定期的なリフレッシュ動作により内容が保
持される。
【００２７】ＶＢＬ回路３９−１、３９−２及びＶＰＬ
回路４０−１、４０−２は、メモリブロック３８での動
作に必要な電圧を供給する基準電圧発生回路である。Ｖ
ＢＬ回路はビットライン用の電圧を発生し、ＶＰＬ回路
はキャパシタのプレート電圧を発生する。低消費電力モ
ード時には、図１のスリープ制御回路１３からのスリー
プ信号（ＳＬＰ０Ｎ、ＳＬＰ１Ｎ）に従って電圧が制御
され、これによりメモリブロック３８−１ではリフレッ
シュ動作が可能な状態となり、メモリブロック３８−２
ではリフレッシュ動作を含めた全ての動作が停止され
る。
回路４０−１、４０−２は、メモリブロック３８での動
作に必要な電圧を供給する基準電圧発生回路である。Ｖ
ＢＬ回路はビットライン用の電圧を発生し、ＶＰＬ回路
はキャパシタのプレート電圧を発生する。低消費電力モ
ード時には、図１のスリープ制御回路１３からのスリー
プ信号（ＳＬＰ０Ｎ、ＳＬＰ１Ｎ）に従って電圧が制御
され、これによりメモリブロック３８−１ではリフレッ
シュ動作が可能な状態となり、メモリブロック３８−２
ではリフレッシュ動作を含めた全ての動作が停止され
る。
【００２８】図３は、前記ＶＢＬ回路３９及びＶＰＬ回
路４０の具体例を示す回路構成図である。図３（ａ）、
（ｂ）はそれぞれＶＢＬ回路３９及びＶＰＬ回路４０の
構成例を示したもので、同等部分を同一符号で示してい
る。
路４０の具体例を示す回路構成図である。図３（ａ）、
（ｂ）はそれぞれＶＢＬ回路３９及びＶＰＬ回路４０の
構成例を示したもので、同等部分を同一符号で示してい
る。
【００２９】メモリブロック３８−１に保持されるＴＯ
Ｃ情報などのシステム情報は、待機時にも保持する必要
があるため、低消費電力モードが設定されると、メモリ
ブロック３８−１に接続するＶＢＬ回路３９−１、ＶＰ
Ｌ回路４０−１には、Ｈｉｇｈレベル（非アクティブレ
ベル）のＳＬＰ０Ｎ信号が送られ、低消費電力モード時
に動作する必要のないメモリブロック３８−２に接続す
るＶＢＬ回路３９−２、ＶＰＬ回路４０−２には、Ｌｏ
ｗレベルのＳＬＰ１Ｎ信号が送られる。Ｈｉｇｈレベル
のＳＬＰ０Ｎ信号が入力されたＶＢＬ回路３９−１、Ｖ
ＰＬ回路４０−１からは、メモリでの動作に必要なＶＤ
Ｄ／２の電圧がメモリブロック３８−１へ供給される。
一方、ＬｏｗレベルのＳＬＰ１Ｎ信号が入力されたＶＢ
Ｌ回路３９−２、ＶＰＬ回路４０−２では、電圧が０
（又はＶＤＤ）に固定される。
Ｃ情報などのシステム情報は、待機時にも保持する必要
があるため、低消費電力モードが設定されると、メモリ
ブロック３８−１に接続するＶＢＬ回路３９−１、ＶＰ
Ｌ回路４０−１には、Ｈｉｇｈレベル（非アクティブレ
ベル）のＳＬＰ０Ｎ信号が送られ、低消費電力モード時
に動作する必要のないメモリブロック３８−２に接続す
るＶＢＬ回路３９−２、ＶＰＬ回路４０−２には、Ｌｏ
ｗレベルのＳＬＰ１Ｎ信号が送られる。Ｈｉｇｈレベル
のＳＬＰ０Ｎ信号が入力されたＶＢＬ回路３９−１、Ｖ
ＰＬ回路４０−１からは、メモリでの動作に必要なＶＤ
Ｄ／２の電圧がメモリブロック３８−１へ供給される。
一方、ＬｏｗレベルのＳＬＰ１Ｎ信号が入力されたＶＢ
Ｌ回路３９−２、ＶＰＬ回路４０−２では、電圧が０
（又はＶＤＤ）に固定される。
【００３０】ここで、ＬｏｗレベルのＳＬＰ１Ｎ信号が
入力されたときの様子を図３（ａ）の回路で見てみる
と、ＬｏｗレベルのＳＬＰ１Ｎ信号によりＰｃｈトラン
ジスタ４１とＮｃｈトランジスタ４２がオフし、Ｎｃｈ
トランジスタ４３、Ｐｃｈトランジスタ４４及び４７が
オンする。すると、Ｐｃｈトランジスタ４５、４６がオ
フして、ＶＤＤ−ＧＮＤ間には貫通電流が全く流れなく
なる。また、図３（ｂ）の回路では、ＬｏｗレベルのＳ
ＬＰ１Ｎ信号によりＰｃｈトランジスタ４１とＮｃｈト
ランジスタ４２がオフし、Ｎｃｈトランジスタ４３、４
８及びＰｃｈトランジスタ４４がオンする。すると、Ｐ
ｃｈトランジスタ４４、４６がオフして、ＶＤＤ−ＧＮ
Ｄ間には貫通電流が全く流れなくなる。
入力されたときの様子を図３（ａ）の回路で見てみる
と、ＬｏｗレベルのＳＬＰ１Ｎ信号によりＰｃｈトラン
ジスタ４１とＮｃｈトランジスタ４２がオフし、Ｎｃｈ
トランジスタ４３、Ｐｃｈトランジスタ４４及び４７が
オンする。すると、Ｐｃｈトランジスタ４５、４６がオ
フして、ＶＤＤ−ＧＮＤ間には貫通電流が全く流れなく
なる。また、図３（ｂ）の回路では、ＬｏｗレベルのＳ
ＬＰ１Ｎ信号によりＰｃｈトランジスタ４１とＮｃｈト
ランジスタ４２がオフし、Ｎｃｈトランジスタ４３、４
８及びＰｃｈトランジスタ４４がオンする。すると、Ｐ
ｃｈトランジスタ４４、４６がオフして、ＶＤＤ−ＧＮ
Ｄ間には貫通電流が全く流れなくなる。
【００３１】すなわち、ＶＤＤ／２の電圧が発生する場
合、ＶＤＤ−ＧＮＤ間には微少ながらも貫通電流が流れ
るが、電圧を０（又はＶＤＤ）レベルに固定することに
より、回路内部に貫通電流は流れなくなる。
合、ＶＤＤ−ＧＮＤ間には微少ながらも貫通電流が流れ
るが、電圧を０（又はＶＤＤ）レベルに固定することに
より、回路内部に貫通電流は流れなくなる。
【００３２】このとき、ＬｏｗレベルのＳＬＰ１Ｎ信号
により、図２の Bit Line プリチャージ回路＆ Word Li
ne制御回路３３では、ＲＡＳ１Ｎ信号が強制的に非アク
ティブ（Ｈｉｇｈ）状態に固定され、ＲＡＳ１Ｎ信号は
アクティブ状態にならず、パス・トランジスタがオンし
ないため、メモリセルアレイ（２）でのリフレッシュ動
作を含む読み出し／書き込み動作は全くできなくなる。
により、図２の Bit Line プリチャージ回路＆ Word Li
ne制御回路３３では、ＲＡＳ１Ｎ信号が強制的に非アク
ティブ（Ｈｉｇｈ）状態に固定され、ＲＡＳ１Ｎ信号は
アクティブ状態にならず、パス・トランジスタがオンし
ないため、メモリセルアレイ（２）でのリフレッシュ動
作を含む読み出し／書き込み動作は全くできなくなる。
【００３３】図４は、図２に示すBit Lineプリチャージ
回路＆ Word Line制御回路３３、S/A駆動回路３４、Row
Decoder ３６、Column Decoder＆DQ Buffer３７、メモ
リブロック３８の具体例を示す回路構成図である。先に
説明したＬｏｗレベルのＳＬＰ１Ｎ信号がBit Lineプリ
チャージ回路＆ Word Line制御回路３３に入力される
と、ＮＯＲ回路４９、５０では一方の入力が１になるの
で、出力が１になる条件が成立せず、後段のＮＯＴ回路
４３から出力されるＢＰＲ１信号、ＳＥＱ１信号は１に
固定される。
回路＆ Word Line制御回路３３、S/A駆動回路３４、Row
Decoder ３６、Column Decoder＆DQ Buffer３７、メモ
リブロック３８の具体例を示す回路構成図である。先に
説明したＬｏｗレベルのＳＬＰ１Ｎ信号がBit Lineプリ
チャージ回路＆ Word Line制御回路３３に入力される
と、ＮＯＲ回路４９、５０では一方の入力が１になるの
で、出力が１になる条件が成立せず、後段のＮＯＴ回路
４３から出力されるＢＰＲ１信号、ＳＥＱ１信号は１に
固定される。
【００３４】このように、低消費電力モード時には、シ
ステム情報を保持していないメモリブロック３８−２で
はＶＢＬ回路／ＶＰＬ回路のＶＤＤ−ＧＮＤ間に貫通電
流が流れなくなり、またメモリセルアレイ（２）へのリ
フレッシュ動作を含む読み出し／書き込み動作が禁止さ
れるので、バッファ１１における無駄な動作電流の消費
を抑えることができる。
ステム情報を保持していないメモリブロック３８−２で
はＶＢＬ回路／ＶＰＬ回路のＶＤＤ−ＧＮＤ間に貫通電
流が流れなくなり、またメモリセルアレイ（２）へのリ
フレッシュ動作を含む読み出し／書き込み動作が禁止さ
れるので、バッファ１１における無駄な動作電流の消費
を抑えることができる。
【００３５】次に、上記のように構成されたＣＤ−ＲＯ
ＭデコーダＬＳＩ１０において、バッファ１１上にＴＯ
Ｃ情報などのシステム情報を書き込む場合の動作につい
て説明する。
ＭデコーダＬＳＩ１０において、バッファ１１上にＴＯ
Ｃ情報などのシステム情報を書き込む場合の動作につい
て説明する。
【００３６】まず、図１のバッファコントロール１２か
ら、システム情報の格納場所（以下、特定場所）を示す
アドレス信号（ＡＤ０〜１５）、ＲＡＳＮ信号、ＣＡＳ
Ｎ信号、ＷＲＮ信号、ＯＥＮ信号をバッファ１１へ受け
渡す。バッファ１１では、アドレス信号の上位８ビット
を行アドレスとしてRow Address制御＆Row Patical Dec
oder回路３１に取り込み、下位８ビットを列アドレスと
してColumn Address制御＆Column Patical Decoder＆Re
ad Writeコントロール回路３２に取り込む。ここで、列
アドレスは常にメモリブロック３８−１のメモリセルア
レイ（１）を選択するように特定場所のアドレス信号が
発生されている。システム情報を書き込む際は、Row Ad
dress制御＆Row Patical Decoder回路３１から Row Dec
oder３６へ行アドレス信号を送り、この行アドレスに対
応したメモリセルアレイ（１）のワード線（図４のＷＬ
００など）をイネーブルとする。そして、Column Addre
ss制御＆Column Patical Decoder＆ Read Write コント
ロール回路３２から Column Decoder＆DQ Buffer３７へ
列アドレス信号を送り、この列アドレスに対応したＤＱ
バッファをつなげて書き込み可能な状態とした後、ＴＯ
Ｃ情報などのシステム情報を図１のデータバスＤＢ［０
〜１５］からメモリセルアレイ（１）へ書き込む。
ら、システム情報の格納場所（以下、特定場所）を示す
アドレス信号（ＡＤ０〜１５）、ＲＡＳＮ信号、ＣＡＳ
Ｎ信号、ＷＲＮ信号、ＯＥＮ信号をバッファ１１へ受け
渡す。バッファ１１では、アドレス信号の上位８ビット
を行アドレスとしてRow Address制御＆Row Patical Dec
oder回路３１に取り込み、下位８ビットを列アドレスと
してColumn Address制御＆Column Patical Decoder＆Re
ad Writeコントロール回路３２に取り込む。ここで、列
アドレスは常にメモリブロック３８−１のメモリセルア
レイ（１）を選択するように特定場所のアドレス信号が
発生されている。システム情報を書き込む際は、Row Ad
dress制御＆Row Patical Decoder回路３１から Row Dec
oder３６へ行アドレス信号を送り、この行アドレスに対
応したメモリセルアレイ（１）のワード線（図４のＷＬ
００など）をイネーブルとする。そして、Column Addre
ss制御＆Column Patical Decoder＆ Read Write コント
ロール回路３２から Column Decoder＆DQ Buffer３７へ
列アドレス信号を送り、この列アドレスに対応したＤＱ
バッファをつなげて書き込み可能な状態とした後、ＴＯ
Ｃ情報などのシステム情報を図１のデータバスＤＢ［０
〜１５］からメモリセルアレイ（１）へ書き込む。
【００３７】次に、同じくＣＤ−ＲＯＭデコーダＬＳＩ
１０において、低消費電力モードが設定された場合の動
作について説明する。
１０において、低消費電力モードが設定された場合の動
作について説明する。
【００３８】図１のスリープ制御回路１３では、マイコ
ン１４からの命令が所定時間発生していないと判断した
場合は低消費電力モードを設定する。そして、一般情報
を格納するメモリセルアレイ（２）へのスリープ信号
（図２、図３及び図４のＳＬＰ１Ｎ）をＬｏｗレベル
（アクティブレベル）とし、図２の Bit Line プリチャ
ージ回路＆ Word Line制御回路３３から出力されるワー
ド線イネーブル信号（図２、図４のＷＬＥ１）を非アク
ティブとする。これにより、図４のＮｃｈのパストラン
ジスタ５１がオンせず、メモリキャパシタ５２の電荷が
ビット線（対）５３を通じて放電されなくなる。またス
リープ信号ＳＬＰ１Ｎにより、図３のＶＢＬ回路、ＶＰ
Ｌ回路のＶＤＤ−ＧＮＤ間に接続されているＰｃｈトラ
ンジスタ４５及び４６がともにオフするため、ＶＤＤ−
ＧＮＤ間には貫通電流が流れなくなる。また、図１のバ
ッファコントロール１２では、メモリセルアレイ（１）
の特定場所しかアクセスしないようにアドレス（ＡＤ０
〜１５）を発生する。
ン１４からの命令が所定時間発生していないと判断した
場合は低消費電力モードを設定する。そして、一般情報
を格納するメモリセルアレイ（２）へのスリープ信号
（図２、図３及び図４のＳＬＰ１Ｎ）をＬｏｗレベル
（アクティブレベル）とし、図２の Bit Line プリチャ
ージ回路＆ Word Line制御回路３３から出力されるワー
ド線イネーブル信号（図２、図４のＷＬＥ１）を非アク
ティブとする。これにより、図４のＮｃｈのパストラン
ジスタ５１がオンせず、メモリキャパシタ５２の電荷が
ビット線（対）５３を通じて放電されなくなる。またス
リープ信号ＳＬＰ１Ｎにより、図３のＶＢＬ回路、ＶＰ
Ｌ回路のＶＤＤ−ＧＮＤ間に接続されているＰｃｈトラ
ンジスタ４５及び４６がともにオフするため、ＶＤＤ−
ＧＮＤ間には貫通電流が流れなくなる。また、図１のバ
ッファコントロール１２では、メモリセルアレイ（１）
の特定場所しかアクセスしないようにアドレス（ＡＤ０
〜１５）を発生する。
【００３９】次に、以上のように構成されたＣＤ−ＲＯ
Ｍドライブ装置１００の動作を図５に示すフローチャー
トにより説明する。
Ｍドライブ装置１００の動作を図５に示すフローチャー
トにより説明する。
【００４０】まず、ホストコンピュータ７の電源がオン
すると（ステップ１０１でＹｅｓ）、ＣＤ−ＲＯＭデコ
ーダＬＳＩ１０を含め他の周辺回路が初期化される（ス
テップ１０２）。そして、マイコン１４はＲＯＭ１５に
格納されているＩｎｑｕｉｒｙデータを読み取り、バッ
ファコントロール１２を介してバッファ１１のメモリセ
ルアレイ（１）へ書き込む（ステップ１０３）。次に、
マイコン１４はＣＤドライブ２５にＣＤなどのディスク
がセットされているかどうかを判断する（ステップ１０
４）。ここで、ディスクがセットされている場合は、Ｓ
ＵＢ−ＩＦ１３でＴＯＣ情報を読み込み、ディスクの種
類を判別する（ステップ１０５、１０６）。ここで、セ
ットされているディスクがＣＤの場合は、ＣＤ−ＩＦ２
４を介してＴＯＣ情報をバッファ１１のメモリセルアレ
イ（１）へ書き込む（ステップ１０７）。またＣＤ−Ｒ
ＯＭの場合は、ＴＯＣ情報に加えて更にディレクトリ構
成の情報をバッファ１１のメモリセルアレイ（１）へ書
き込む（ステップ１０８）。
すると（ステップ１０１でＹｅｓ）、ＣＤ−ＲＯＭデコ
ーダＬＳＩ１０を含め他の周辺回路が初期化される（ス
テップ１０２）。そして、マイコン１４はＲＯＭ１５に
格納されているＩｎｑｕｉｒｙデータを読み取り、バッ
ファコントロール１２を介してバッファ１１のメモリセ
ルアレイ（１）へ書き込む（ステップ１０３）。次に、
マイコン１４はＣＤドライブ２５にＣＤなどのディスク
がセットされているかどうかを判断する（ステップ１０
４）。ここで、ディスクがセットされている場合は、Ｓ
ＵＢ−ＩＦ１３でＴＯＣ情報を読み込み、ディスクの種
類を判別する（ステップ１０５、１０６）。ここで、セ
ットされているディスクがＣＤの場合は、ＣＤ−ＩＦ２
４を介してＴＯＣ情報をバッファ１１のメモリセルアレ
イ（１）へ書き込む（ステップ１０７）。またＣＤ−Ｒ
ＯＭの場合は、ＴＯＣ情報に加えて更にディレクトリ構
成の情報をバッファ１１のメモリセルアレイ（１）へ書
き込む（ステップ１０８）。
【００４１】次に、マイコン１４はホストコンピュータ
１７からの命令が来たかどうかをＭ−ＩＦ１９を介して
判断する（ステップ１０９）。命令が来ていなければ次
の命令があるまで待機する。一方、スリープ制御回路１
３はマイコン１４からの命令が来なくなってから所定時
間を経過した場合は（ステップ１１０でＹｅｓ）、低消
費電力モードを設定し（ステップ１１１）、バッファ１
１のメモリセルアレイ（１）のみリフレッシュ動作を含
む読み出し／書き込み動作が可能となるようにバッファ
コントロール１２を制御し、同時にメモリセルアレイ
（２）での全ての動作を禁止するためのスリープ信号を
バッファ１１に送る（ステップ１１２）。これにより、
システム情報を格納したメモリセルアレイ（１）ではリ
フレッシュ動作が行われ、メモリセルアレイ（２）では
リフレッシュ動作やデータの読み出し／書き込み動作が
禁止される。また、マイコン１４からの命令が来なくな
ってから所定時間を経過していない場合は（ステップ１
１０でＮｏ）、次の命令が来るまで待機する。
１７からの命令が来たかどうかをＭ−ＩＦ１９を介して
判断する（ステップ１０９）。命令が来ていなければ次
の命令があるまで待機する。一方、スリープ制御回路１
３はマイコン１４からの命令が来なくなってから所定時
間を経過した場合は（ステップ１１０でＹｅｓ）、低消
費電力モードを設定し（ステップ１１１）、バッファ１
１のメモリセルアレイ（１）のみリフレッシュ動作を含
む読み出し／書き込み動作が可能となるようにバッファ
コントロール１２を制御し、同時にメモリセルアレイ
（２）での全ての動作を禁止するためのスリープ信号を
バッファ１１に送る（ステップ１１２）。これにより、
システム情報を格納したメモリセルアレイ（１）ではリ
フレッシュ動作が行われ、メモリセルアレイ（２）では
リフレッシュ動作やデータの読み出し／書き込み動作が
禁止される。また、マイコン１４からの命令が来なくな
ってから所定時間を経過していない場合は（ステップ１
１０でＮｏ）、次の命令が来るまで待機する。
【００４２】さて、ステップ１０９でホストコンピュー
タ１７からの命令が来たときは、ＣＤ−ＲＯＭデコーダ
ＬＳＩ１０などにその命令を伝達する（ステップ１１
３）。スリープ制御回路１３では、マイコン１４から命
令が来たときに低消費電力モードが設定されているかど
うかを判断し（ステップ１１４）、設定されているとき
はこれを解除する（ステップ１１５）。ここでは、メモ
リセルアレイ（２）の動作を禁止するためのスリープ信
号を停止するなどの制御を行う。この後、ＣＤ−ＲＯＭ
デコーダＬＳＩ１０などで前記命令に対応した動作を実
行する（ステップ１１６）。ここで、命令が電源オフか
どうかを判断し（ステップ１１７）、電源オフの命令で
なければステップ１０９へ戻る。また、電源オフの命令
であれば、電源オフのための動作を実行して終了する
（ステップ１１８）。
タ１７からの命令が来たときは、ＣＤ−ＲＯＭデコーダ
ＬＳＩ１０などにその命令を伝達する（ステップ１１
３）。スリープ制御回路１３では、マイコン１４から命
令が来たときに低消費電力モードが設定されているかど
うかを判断し（ステップ１１４）、設定されているとき
はこれを解除する（ステップ１１５）。ここでは、メモ
リセルアレイ（２）の動作を禁止するためのスリープ信
号を停止するなどの制御を行う。この後、ＣＤ−ＲＯＭ
デコーダＬＳＩ１０などで前記命令に対応した動作を実
行する（ステップ１１６）。ここで、命令が電源オフか
どうかを判断し（ステップ１１７）、電源オフの命令で
なければステップ１０９へ戻る。また、電源オフの命令
であれば、電源オフのための動作を実行して終了する
（ステップ１１８）。
【００４３】上記実施形態１のＣＤ−ＲＯＭドライブ装
置１００では、待機時にマイコン１４がバッファデータ
不要と判断した場合には低消費電力モードを設定し、ス
リープ制御回路１３からのスリープ信号によって、シス
テム情報を保持するメモリブロック以外のメモリブロッ
クでの全ての動作を停止するとともに、このメモリブロ
ックに電圧を供給するＶＢＬ回路及びＶＰＬ回路（基準
電圧発生回路）のＶＤＤ−ＧＮＤ間に貫通電流が流れな
いようにしている。
置１００では、待機時にマイコン１４がバッファデータ
不要と判断した場合には低消費電力モードを設定し、ス
リープ制御回路１３からのスリープ信号によって、シス
テム情報を保持するメモリブロック以外のメモリブロッ
クでの全ての動作を停止するとともに、このメモリブロ
ックに電圧を供給するＶＢＬ回路及びＶＰＬ回路（基準
電圧発生回路）のＶＤＤ−ＧＮＤ間に貫通電流が流れな
いようにしている。
【００４４】これによると、低消費電力モード時にシス
テム情報を保持しているメモリ領域に対してのみリフレ
ッシュ動作が行われるので、従来のようにＤＲＡＭの全
容量に対してリフレッシュ動作を行う場合に比べて、シ
ステムの待機時に無駄な動作電流の消費を抑えることが
できる。また、低消費電力モード時に動作する必要のな
いＶＢＬ回路及びＶＰＬ回路では、内部に流れる無駄な
貫通電流をなくすことができる。したがって、待機時に
おけるシステムＬＳＩの消費電流を少なくすることがで
きる。
テム情報を保持しているメモリ領域に対してのみリフレ
ッシュ動作が行われるので、従来のようにＤＲＡＭの全
容量に対してリフレッシュ動作を行う場合に比べて、シ
ステムの待機時に無駄な動作電流の消費を抑えることが
できる。また、低消費電力モード時に動作する必要のな
いＶＢＬ回路及びＶＰＬ回路では、内部に流れる無駄な
貫通電流をなくすことができる。したがって、待機時に
おけるシステムＬＳＩの消費電流を少なくすることがで
きる。
【００４５】［実施形態２］図６は、実施形態２に係わ
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１と同等部分を同一符号で示している。
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１と同等部分を同一符号で示している。
【００４６】前記実施形態１では、１つのＤＲＡＭの内
部を複数のブロックに分割して使用する例について示し
たが、この実施形態２のＣＤ−ＲＯＭドライブ装置２０
０では、保持する情報に応じて別々のＤＲＡＭを使用す
る例について示している。図６において、小容量のバッ
ファ１１−１には、低消費電力モード時に、システムで
保持する必要のあるシステム情報のみを保持させ、通常
動作時には、このバッファ１１−１からシステム情報の
読み出し／書き込みを行うようにしている。このバッフ
ァ１１−１には、メモリセルアレイの動作を停止させる
ためのスリープ信号は入力されていない。また、大容量
のバッファ１１−２には、低消費電力モード動作時には
全く動作させずに、通常動作時に他の一般情報の読み出
し／書き込みを行うようにしている。
部を複数のブロックに分割して使用する例について示し
たが、この実施形態２のＣＤ−ＲＯＭドライブ装置２０
０では、保持する情報に応じて別々のＤＲＡＭを使用す
る例について示している。図６において、小容量のバッ
ファ１１−１には、低消費電力モード時に、システムで
保持する必要のあるシステム情報のみを保持させ、通常
動作時には、このバッファ１１−１からシステム情報の
読み出し／書き込みを行うようにしている。このバッフ
ァ１１−１には、メモリセルアレイの動作を停止させる
ためのスリープ信号は入力されていない。また、大容量
のバッファ１１−２には、低消費電力モード動作時には
全く動作させずに、通常動作時に他の一般情報の読み出
し／書き込みを行うようにしている。
【００４７】この実施形態２のＣＤ−ＲＯＭドライブ装
置２００についても、前記実施形態１の装置と同様の効
果を得ることができる。すなわち、システムの待機時に
無駄な動作電流の消費を抑えることができ、かつ低消費
電力モード時に動作する必要のないＶＢＬ回路及びＶＰ
Ｌ回路での無駄な貫通電流をなくすことができるので、
待機時におけるシステムＬＳＩの消費電流を少なくする
ことができる。
置２００についても、前記実施形態１の装置と同様の効
果を得ることができる。すなわち、システムの待機時に
無駄な動作電流の消費を抑えることができ、かつ低消費
電力モード時に動作する必要のないＶＢＬ回路及びＶＰ
Ｌ回路での無駄な貫通電流をなくすことができるので、
待機時におけるシステムＬＳＩの消費電流を少なくする
ことができる。
【００４８】［実施形態３］図７は、実施形態３に係わ
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１と同等部分を同一符号で示している。
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１と同等部分を同一符号で示している。
【００４９】この実施形態３のＣＤ−ＲＯＭドライブ装
置３００では、マイコン１４がＣＤ−ＲＯＭデコーダＬ
ＳＩ１０を制御するために必要な情報であって、外付け
のフラッシュＲＯＭ５５やＲＡＭ１６に保持されている
情報を、電源投入時にまとめて取り込むためのデータ取
込み＆データ変換回路５６を備えている。ここで、ＣＤ
−ＲＯＭデコーダＬＳＩ１０のバッファ１１は、先に説
明した２つの実施形態のように機能的に分割されている
必要はなく、通常のＤＲＡＭを用いることができる。ま
た、特定のバッファにおける動作を停止するためのスリ
ープ信号を発生する必要がないので、実施形態１及び２
で使用したスリープ制御回路１３は省略されている。な
お、データ変換回路はフラッシュＲＯＭ５５から入力し
た８ビットの情報を１６ビットに変換する処理を行って
いる。
置３００では、マイコン１４がＣＤ−ＲＯＭデコーダＬ
ＳＩ１０を制御するために必要な情報であって、外付け
のフラッシュＲＯＭ５５やＲＡＭ１６に保持されている
情報を、電源投入時にまとめて取り込むためのデータ取
込み＆データ変換回路５６を備えている。ここで、ＣＤ
−ＲＯＭデコーダＬＳＩ１０のバッファ１１は、先に説
明した２つの実施形態のように機能的に分割されている
必要はなく、通常のＤＲＡＭを用いることができる。ま
た、特定のバッファにおける動作を停止するためのスリ
ープ信号を発生する必要がないので、実施形態１及び２
で使用したスリープ制御回路１３は省略されている。な
お、データ変換回路はフラッシュＲＯＭ５５から入力し
た８ビットの情報を１６ビットに変換する処理を行って
いる。
【００５０】この装置では、電源投入時にフラッシュＲ
ＯＭ５５などの比較的消費電流が多い外付けメモリのデ
ータを、電源投入時にまとめてバッファ１１内に取り込
むようにしたので、待機時に外付けメモリであるフラッ
シュＲＯＭ５５などの電源供給を停止もしくはスタンバ
イ状態とすることにより、ＣＤ−ＲＯＭドライブ装置の
消費電流を少なくすることができる。
ＯＭ５５などの比較的消費電流が多い外付けメモリのデ
ータを、電源投入時にまとめてバッファ１１内に取り込
むようにしたので、待機時に外付けメモリであるフラッ
シュＲＯＭ５５などの電源供給を停止もしくはスタンバ
イ状態とすることにより、ＣＤ−ＲＯＭドライブ装置の
消費電流を少なくすることができる。
【００５１】［実施形態４］図８は、実施形態４に係わ
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１、図７と同等部分を同一符号で示している。
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１、図７と同等部分を同一符号で示している。
【００５２】この実施形態４のＣＤ−ＲＯＭドライブ装
置４００は、実施形態１と実施形態３の構成を組み合わ
せたものであり、実施形態１の効果に加えて、外付けメ
モリであるフラッシュＲＯＭ５５などでの電力消費を抑
えることができるので、ＣＤ−ＲＯＭデコーダＬＳＩを
含めたＣＤ−ＲＯＭドライブ装置全体の消費電流を少な
くすることができる。
置４００は、実施形態１と実施形態３の構成を組み合わ
せたものであり、実施形態１の効果に加えて、外付けメ
モリであるフラッシュＲＯＭ５５などでの電力消費を抑
えることができるので、ＣＤ−ＲＯＭデコーダＬＳＩを
含めたＣＤ−ＲＯＭドライブ装置全体の消費電流を少な
くすることができる。
【００５３】［実施形態５］図９は、実施形態５に係わ
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１、図７と同等部分を同一符号で示している。
るＣＤ−ＲＯＭデコーダＬＳＩを備えたＣＤ−ＲＯＭド
ライブ装置のシステム構成を示すブロック図であり、図
１、図７と同等部分を同一符号で示している。
【００５４】この実施形態５のＣＤ−ＲＯＭドライブ装
置５００は、実施形態２と実施形態３の構成を組み合わ
せたものであり、実施形態２の効果に加えて、外付けメ
モリであるフラッシュＲＯＭ５５などでの電力消費を抑
えることができるので、ＣＤ−ＲＯＭデコーダＬＳＩを
含めたＣＤ−ＲＯＭドライブ装置全体の消費電流を少な
くすることができる。
置５００は、実施形態２と実施形態３の構成を組み合わ
せたものであり、実施形態２の効果に加えて、外付けメ
モリであるフラッシュＲＯＭ５５などでの電力消費を抑
えることができるので、ＣＤ−ＲＯＭデコーダＬＳＩを
含めたＣＤ−ＲＯＭドライブ装置全体の消費電流を少な
くすることができる。
【００５５】
【発明の効果】以上説明したように、請求項１の発明に
おいては、記憶手段を複数のメモリブロックに分割し、
待機時に、システム情報を記憶するメモリブロック以外
のメモリブロックについて全ての動作を停止するように
したので、待機時に情報を保持する動作はシステム情報
を保持しているメモリブロックについてのみ行われるこ
とになり、記憶手段の全てのメモリ領域に対して情報を
保持する動作を行う場合に比べて、システム待機時の無
駄な動作電流の消費を抑えることができる。
おいては、記憶手段を複数のメモリブロックに分割し、
待機時に、システム情報を記憶するメモリブロック以外
のメモリブロックについて全ての動作を停止するように
したので、待機時に情報を保持する動作はシステム情報
を保持しているメモリブロックについてのみ行われるこ
とになり、記憶手段の全てのメモリ領域に対して情報を
保持する動作を行う場合に比べて、システム待機時の無
駄な動作電流の消費を抑えることができる。
【００５６】請求項２の発明においては、記憶すべき情
報が異なる記憶手段を複数用意し、待機時に、システム
情報を記憶する記憶手段以外の記憶手段について全ての
動作を停止するようにしたので、待機時に情報を保持す
る動作はシステム情報を保持している記憶手段について
のみ行われることになり、システム待機時の無駄な動作
電流の消費を抑えることができる。
報が異なる記憶手段を複数用意し、待機時に、システム
情報を記憶する記憶手段以外の記憶手段について全ての
動作を停止するようにしたので、待機時に情報を保持す
る動作はシステム情報を保持している記憶手段について
のみ行われることになり、システム待機時の無駄な動作
電流の消費を抑えることができる。
【００５７】請求項３の発明においては、外付け記憶手
段に保持されている情報を電源投入時にまとめてシステ
ムＬＳＩの内部に取り込むようにしたので、待機時に外
付け記憶手段の電源供給を停止もしくはスタンバイ状態
とすることにより、システム待機時の無駄な動作電流の
消費を抑えることができる。
段に保持されている情報を電源投入時にまとめてシステ
ムＬＳＩの内部に取り込むようにしたので、待機時に外
付け記憶手段の電源供給を停止もしくはスタンバイ状態
とすることにより、システム待機時の無駄な動作電流の
消費を抑えることができる。
【００５８】請求項４の発明においては、請求項１の効
果に加えて、外付け記憶手段での無駄な動作電流の消費
を抑えることができるので、システムＬＳＩを含めた装
置全体の消費電流を少なくすることができる。
果に加えて、外付け記憶手段での無駄な動作電流の消費
を抑えることができるので、システムＬＳＩを含めた装
置全体の消費電流を少なくすることができる。
【００５９】請求項５の発明においては、請求項２の効
果に加えて、外付け記憶手段での無駄な動作電流の消費
を抑えることができるので、システムＬＳＩを含めた装
置全体の消費電流を少なくすることができる。
果に加えて、外付け記憶手段での無駄な動作電流の消費
を抑えることができるので、システムＬＳＩを含めた装
置全体の消費電流を少なくすることができる。
【図１】実施形態１に係わるＣＤ−ＲＯＭデコーダＬＳ
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
【図２】バッファの回路構成例を示すブロック図。
【図３】（ａ）、（ｂ）はそれぞれＶＢＬ回路及びＶＰ
Ｌ回路の具体例を示す回路構成図。
Ｌ回路の具体例を示す回路構成図。
【図４】図２に示すバッファの主要部分の具体例を示す
回路構成図。
回路構成図。
【図５】ＣＤ−ＲＯＭドライブ装置の動作手順を示すフ
ローチャート。
ローチャート。
【図６】実施形態２に係わるＣＤ−ＲＯＭデコーダＬＳ
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
【図７】実施形態３に係わるＣＤ−ＲＯＭデコーダＬＳ
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
【図８】実施形態４に係わるＣＤ−ＲＯＭデコーダＬＳ
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
【図９】実施形態５に係わるＣＤ−ＲＯＭデコーダＬＳ
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
Ｉを備えたＣＤ−ＲＯＭドライブ装置のシステム構成を
示すブロック図。
１０ ＣＤ−ＲＯＭデコーダＬＳＩ（システムＬＳＩ） １１ バッファ（ＤＲＡＭ） １２ バッファコントロール １３ スリープ制御回路 １４ マイコン １７ ホストコンピュータ ２５ ＣＤドライブ ３８ メモリブロック ３９ ＶＢＬ回路 ４０ ＶＰＬ回路 ５６ データ取込み＆データ変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田代 敬三 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 新谷 文比古 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 吉谷 裕 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 伊藤 貴司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 川瀬 智和 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】 システムで保持する必要のあるシステム
情報を記憶する少なくとも１つのメモリブロックと、一
般情報を記憶する少なくとも１つのメモリブロックとに
分割された記憶手段と、 前記各メモリブロックに必要な情報を記憶する動作及び
記憶した情報を取り出す動作を行う手段と、 前記各メモリブロックに記憶されている情報を保持する
動作を行う手段と、 待機時に、前記システム情報を記憶するメモリブロック
についてのみ情報を保持する動作を可能とし、前記一般
情報を記憶するメモリブロックについて全ての動作を停
止させる手段とを備えたことを特徴とするシステムＬＳ
Ｉ。 - 【請求項２】 システムで保持する必要のあるシステム
情報を記憶する少なくとも１つの記憶手段と、 一般情報を記憶する少なくとも１つの記憶手段と、 前記各記憶手段に必要な情報を記憶する動作及び記憶し
た情報を取り出す動作を行う手段と、 前記各記憶手段に記憶されている情報を保持する動作を
行う手段と、 待機時に、前記システム情報を記憶する記憶手段につい
てのみ情報を保持する動作を可能とし、前記一般情報を
記憶する記憶手段について全ての動作を停止させる手段
とを備えたことを特徴とするシステムＬＳＩ。 - 【請求項３】 システムＬＳＩを制御するための情報で
あって、該システムＬＳＩの外付け記憶手段に保持され
ている情報を、電源投入時又は低消費電力モード実施前
に前記システムＬＳＩ内部の記憶手段に記憶する手段を
備えたことを特徴とするシステムＬＳＩ。 - 【請求項４】 システムＬＳＩを制御するための情報で
あって、該システムＬＳＩの外付け記憶手段に記憶され
ている情報を、電源投入時又は低消費電力モード実施前
に前記システムＬＳＩ内のいずれか一方のメモリブロッ
クに記憶する手段を備えたことを特徴とする請求項１記
載のシステムＬＳＩ。 - 【請求項５】 システムＬＳＩを制御するための情報で
あって、該システムＬＳＩの外付け記憶手段に記憶され
ている情報を、電源投入時又は低消費電力モード実施前
に前記システムＬＳＩ内のいずれか一方の記憶手段に記
憶する手段を備えたことを特徴とする請求項２記載のシ
ステムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013037A JPH11213658A (ja) | 1998-01-26 | 1998-01-26 | システムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013037A JPH11213658A (ja) | 1998-01-26 | 1998-01-26 | システムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213658A true JPH11213658A (ja) | 1999-08-06 |
Family
ID=11821928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013037A Pending JPH11213658A (ja) | 1998-01-26 | 1998-01-26 | システムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11213658A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041149A1 (fr) * | 1999-12-03 | 2001-06-07 | Nec Corporation | Dispositif de stockage par semi-conducteurs et methode d'essai s'y rapportant |
| KR100421904B1 (ko) * | 2001-03-21 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 리프래쉬 회로 |
| US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
| US7869296B2 (en) | 1999-11-09 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor memory device, and method of controlling the same |
-
1998
- 1998-01-26 JP JP10013037A patent/JPH11213658A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869296B2 (en) | 1999-11-09 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor memory device, and method of controlling the same |
| US7903487B2 (en) | 1999-11-09 | 2011-03-08 | Fujitsu Semiconductor Limited | Semiconductor memory device, and method of controlling the same |
| US8130586B2 (en) | 1999-11-09 | 2012-03-06 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of controlling the same |
| US8619487B2 (en) | 1999-11-09 | 2013-12-31 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of controlling the same |
| WO2001041149A1 (fr) * | 1999-12-03 | 2001-06-07 | Nec Corporation | Dispositif de stockage par semi-conducteurs et methode d'essai s'y rapportant |
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| CN100342455C (zh) * | 1999-12-03 | 2007-10-10 | 恩益禧电子股份有限公司 | 半导体存储装置及其测试方法 |
| US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
| KR100421904B1 (ko) * | 2001-03-21 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 리프래쉬 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |