JP5973508B2 - Dramアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 - Google Patents
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Description
114:行デマックス回路
116:列選択回路
300:DRAMアーキテクチャ
302:ワード線
306:アドレス・デコーダ
308:信号
310:アレイ・マップ
Claims (4)
- 行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は、第1のパーティションの中のアクセス・デバイスに結合される第1のワード線と、当該第1のパーティションに第1の方向で隣接する第2のパーティションの中のアクセス・デバイスに結合される第2のワード線と、当該第2のパーティションに当該第1の方向で隣接する第3のパーティションの中のアクセス・デバイスに結合される第3のワード線とを含み、かつ、当該第1のパーティションの中のアクセス・デバイス、当該第2のパーティションの中のアクセス・デバイス、及び当該第3のパーティションの中のアクセス・デバイスの少なくとも2つに結合されるワード線を含まない、メモリセルのアレイと、
前記アレイに対して前記第1の方向とは反対の第2の方向の位置に配置され、当該アレイの各行に含まれる前記第1のワード線と前記第2のワード線と前記第3のワード線とに直接接続され、当該アレイの行に含まれる当該第1のワード線、当該第2のワード線、当該第3のワード線、及びこれらのうちの少なくとも2つのワード線からなるワード線群のどれかを直接選択する、行デマルチプレクサ回路と、
複数の行アドレス・ビットを受信し、当該複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第1のパーティション、前記第2のパーティション、前記第3のパーティション、及びこれらのうちの少なくとも2つのパーティションからなるパーティション群のどれを起動させるかを、アレイ・マップを用いて判断して、当該複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送って、当該要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダと
を含む、ランダム・アクセス・メモリ・デバイス。 - ランダム・アクセス・メモリ・デバイスの消費電力を削減するための方法であって、
行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は、第1のパーティションの中のアクセス・デバイスに結合される第1のワード線と、当該第1のパーティションに第1の方向で隣接する第2のパーティションの中のアクセス・デバイスに結合される第2のワード線と、当該第2のパーティションに当該第1の方向で隣接する第3のパーティションの中のアクセス・デバイスに結合される第3のワード線とを含み、かつ、当該第1のパーティションの中のアクセス・デバイス、当該第2のパーティションの中のアクセス・デバイス、及び当該第3のパーティションの中のアクセス・デバイスの少なくとも2つに結合されるワード線を含まない、メモリセルのアレイと、
前記アレイに対して前記第1の方向とは反対の第2の方向の位置に配置され、当該アレイの各行に含まれる前記第1のワード線と前記第2のワード線と前記第3のワード線とに直接接続され、当該アレイの行に含まれる当該第1のワード線、当該第2のワード線、当該第3のワード線、及びこれらのうちの少なくとも2つのワード線からなるワード線群のどれかを直接選択する、行デマルチプレクサ回路と
を含み、
前記方法は、
アドレス・デコーダが、複数の行アドレス・ビットを受信するステップと、
前記アドレス・デコーダが、前記複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第1のパーティション、前記第2のパーティション、前記第3のパーティション、及びこれらのうちの少なくとも2つのパーティションからなるパーティション群のどれを起動させるかを、アレイ・マップを用いて判断するステップと、
前記アドレス・デコーダが、前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送って、前記要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動するステップと
を含む、方法。 - プロセッサと、
前記プロセッサによって実行可能なメモリ・コントローラと、
前記メモリ・コントローラが通信するランダム・アクセス・メモリ・デバイスと
を含み、
前記ランダム・アクセス・メモリ・デバイスは、
行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は、第1のパーティションの中のアクセス・デバイスに結合される第1のワード線と、当該第1のパーティションに第1の方向で隣接する第2のパーティションの中のアクセス・デバイスに結合される第2のワード線と、当該第2のパーティションに当該第1の方向で隣接する第3のパーティションの中のアクセス・デバイスに結合される第3のワード線とを含み、かつ、当該第1のパーティションの中のアクセス・デバイス、当該第2のパーティションの中のアクセス・デバイス、及び当該第3のパーティションの中のアクセス・デバイスの少なくとも2つに結合されるワード線を含まない、メモリセルのアレイと、
前記アレイに対して前記第1の方向とは反対の第2の方向の位置に配置され、当該アレイの各行に含まれる前記第1のワード線と前記第2のワード線と前記第3のワード線とに直接接続され、当該アレイの行に含まれる当該第1のワード線、当該第2のワード線、当該第3のワード線、及びこれらのうちの少なくとも2つのワード線からなるワード線群のどれかを直接選択する、行デマルチプレクサ回路と、
複数の行アドレス・ビットを受信し、当該複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第1のパーティション、前記第2のパーティション、前記第3のパーティション、及びこれらのうちの少なくとも2つのパーティションからなるパーティション群のどれを起動させるかを、アレイ・マップを用いて判断して、当該複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送って、当該要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダと
を含む、コンピューティング・システム。 - 前記メモリ・コントローラは、大きいページングを必要とするアプリケーションにおいては、前記第1のパーティション及び前記第2のパーティションの両方が起動され、大きいページングを必要としないアプリケーションにおいては、前記第1のパーティション及び前記第2のパーティションの一方が起動されるように、前記ランダム・アクセス・メモリ・デバイスを制御する、請求項3に記載のコンピューティング・システム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/688,897 US7492662B2 (en) | 2007-03-21 | 2007-03-21 | Structure and method of implementing power savings during addressing of DRAM architectures |
US11/688897 | 2007-03-21 | ||
US12/024443 | 2008-02-01 | ||
US12/024,443 US7791978B2 (en) | 2008-02-01 | 2008-02-01 | Design structure of implementing power savings during addressing of DRAM architectures |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008074311A Division JP2008234662A (ja) | 2007-03-21 | 2008-03-21 | Dramアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014222559A JP2014222559A (ja) | 2014-11-27 |
JP5973508B2 true JP5973508B2 (ja) | 2016-08-23 |
Family
ID=39907292
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008074311A Pending JP2008234662A (ja) | 2007-03-21 | 2008-03-21 | Dramアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 |
JP2014156169A Expired - Fee Related JP5973508B2 (ja) | 2007-03-21 | 2014-07-31 | Dramアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008074311A Pending JP2008234662A (ja) | 2007-03-21 | 2008-03-21 | Dramアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP2008234662A (ja) |
TW (1) | TWI417894B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8811110B2 (en) * | 2012-06-28 | 2014-08-19 | Intel Corporation | Configuration for power reduction in DRAM |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62214585A (ja) * | 1986-03-14 | 1987-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5182727A (en) * | 1991-10-09 | 1993-01-26 | Mitsubishi Semiconductor America, Inc. | Array layout structure for implementing large high-density address decoders for gate array memories |
JP3157666B2 (ja) * | 1993-12-22 | 2001-04-16 | 日本電気株式会社 | 半導体メモリ |
US5546353A (en) * | 1995-05-26 | 1996-08-13 | National Semiconductor Corporation | Partitioned decode circuit for low power operation |
JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
US6295595B1 (en) * | 1999-04-21 | 2001-09-25 | Tower Semiconductor Ltd. | Method and structure for accessing a reduced address space of a defective memory |
US6425113B1 (en) * | 2000-06-13 | 2002-07-23 | Leigh C. Anderson | Integrated verification and manufacturability tool |
JP2002093159A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6584034B1 (en) * | 2001-04-23 | 2003-06-24 | Aplus Flash Technology Inc. | Flash memory array structure suitable for multiple simultaneous operations |
US6631089B1 (en) * | 2001-07-06 | 2003-10-07 | Halo Lsi, Inc. | Bit line decoding scheme and circuit for dual bit memory array |
US7009910B2 (en) * | 2001-08-23 | 2006-03-07 | Winbond Electronics Corporation | Semiconductor memory having a flexible dual-bank architecture with improved row decoding |
TWI225260B (en) * | 2002-10-07 | 2004-12-11 | Samsung Electronics Co Ltd | Circuits and methods for providing page mode operation in semiconductor memory device having partial activation architecture |
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KR100614640B1 (ko) * | 2003-09-26 | 2006-08-22 | 삼성전자주식회사 | 워드라인 부분활성화 커맨드를 갖는 반도체메모리장치 |
US7035129B1 (en) * | 2004-04-02 | 2006-04-25 | Virage Logic Corp. | Partitioned source line architecture for ROM |
US7272734B2 (en) * | 2004-09-02 | 2007-09-18 | International Business Machines Corporation | Memory management to enable memory deep power down mode in general computing systems |
US7793037B2 (en) * | 2005-05-31 | 2010-09-07 | Intel Corporation | Partial page scheme for memory technologies |
-
2008
- 2008-03-18 TW TW097109476A patent/TWI417894B/zh active
- 2008-03-21 JP JP2008074311A patent/JP2008234662A/ja active Pending
-
2014
- 2014-07-31 JP JP2014156169A patent/JP5973508B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008234662A (ja) | 2008-10-02 |
TW200903508A (en) | 2009-01-16 |
JP2014222559A (ja) | 2014-11-27 |
TWI417894B (zh) | 2013-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150526 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150805 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150901 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160112 |
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160301 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160712 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160714 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5973508 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |