JPH11204783A - Semiconductor device and manufacture therefor - Google Patents
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- JPH11204783A JPH11204783A JP276098A JP276098A JPH11204783A JP H11204783 A JPH11204783 A JP H11204783A JP 276098 A JP276098 A JP 276098A JP 276098 A JP276098 A JP 276098A JP H11204783 A JPH11204783 A JP H11204783A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特にゲート長0.3μm以下の微細
MIS型電界効果型トランジスタで顕在化してきた逆短
チャネル効果の抑制に有効な半導体装置およびその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device effective for suppressing the reverse short channel effect which has become apparent in a fine MIS field effect transistor having a gate length of 0.3 .mu.m or less. And its manufacturing method.
【0002】[0002]
【従来の技術】半導体装置の製造における不純物拡散層
の形成には、特開昭63−136661号公報に記載さ
れているように、半導体主表面へのイオン打ち込みによ
り不純物導入を行った後、熱拡散を施す方法によって行
っていた。この従来技術は、MOS(Metal Oxide Semi
conductor)型電界効果型トランジスタ(FET)(以
下、MOSFETと称する)のソース、ドレイン拡散層
や、短チャネル効果を抑制するためのパンチスルースト
ッパ層を形成するのに用いられる一般的な製造方法であ
る。2. Description of the Related Art As described in Japanese Patent Application Laid-Open No. 63-136661, the formation of an impurity diffusion layer in the manufacture of a semiconductor device is performed by introducing impurities by ion implantation into the main surface of a semiconductor, and then performing thermal treatment. This was done by a method of performing diffusion. This prior art is based on MOS (Metal Oxide Semi
A general manufacturing method used to form source / drain diffusion layers of a conductor) type field effect transistor (FET) (hereinafter referred to as MOSFET) and a punch-through stopper layer for suppressing a short channel effect. is there.
【0003】また、浅い不純物拡散層の形成には、特開
昭63−9924号公報に記載されているように、イオ
ン打ち込みにより不純物導入を行った後、ランプ加熱を
用いた方法により実施していた。As described in JP-A-63-9924, formation of a shallow impurity diffusion layer is carried out by introducing impurities by ion implantation and then using lamp heating. Was.
【0004】さらに、埋め込み型の不純物層の形成に
は、特開昭63−124519号公報に記載のように、
高エネルギー不純物打ち込みにより基板中に不純物を埋
め込んだ後、不純物の再分布を小さくするために、短時
間アニールを行って形成していた。Further, as described in Japanese Patent Application Laid-Open No. 63-124519, a buried impurity layer is formed as follows.
After burying impurities in the substrate by implanting high energy impurities, annealing is performed for a short time to reduce redistribution of impurities.
【0005】[0005]
【発明が解決しようとする課題】一般に、MOSFET
のソース、ドレイン拡散層形成のための高濃度イオン打
ち込みは、シリコン基板に過剰な欠陥を形成する。前述
した従来技術の中で、不純物拡散層を熱拡散により形成
する方法では、このイオン打ち込みによって生じた欠陥
などによる増速拡散が起こるため拡散層深さが大きくな
り、MOSFETの微細化を困難にするといった問題が
あった。Generally, MOSFETs
The high concentration ion implantation for forming the source and drain diffusion layers causes excessive defects in the silicon substrate. Among the above-mentioned prior arts, in the method of forming an impurity diffusion layer by thermal diffusion, the diffusion depth is increased due to accelerated diffusion due to defects or the like caused by the ion implantation, which makes it difficult to miniaturize the MOSFET. There was a problem of doing.
【0006】また、ゲート長0.3μm以下の微細MO
SFETでは、短チャネル効果を抑制するために導入す
るパンチスルーストッパ層が高濃度となる。このために
生じたイオン打ち込み欠陥によってパンチスルーストッ
パ層の不純物が再分布を起こし、逆短チャネル効果(ゲ
ート長の縮小にともない、しきい値電圧が増加する現
象)が発生する。逆短チャネル効果は、従来技術のラン
プ加熱や短時間アニールを行っても抑制できず、微細M
OSFETのしきい値電圧を制御することを困難にして
いた。A fine MO having a gate length of 0.3 μm or less is used.
In the SFET, the punch-through stopper layer introduced to suppress the short channel effect has a high concentration. Impurities in the punch-through stopper layer are redistributed due to ion implantation defects caused by this, and an inverse short channel effect (a phenomenon in which the threshold voltage increases as the gate length decreases) occurs. The reverse short channel effect cannot be suppressed by conventional lamp heating or short-time annealing, and the fine M
This makes it difficult to control the threshold voltage of the OSFET.
【0007】そこで、本発明の目的は、イオン打ち込み
によりシリコン基板に導入した不純物を活性化するのに
必須なイオン打ち込み後の熱処理に伴う、不純物の増速
拡散や再分布を低減し、逆短チャネル効果を抑制した高
性能な微細MOSFETを有する半導体装置を提供する
ことにある。また、その半導体装置の製造方法を提供す
ることも本発明の目的とする。Accordingly, an object of the present invention is to reduce the accelerated diffusion and redistribution of impurities due to heat treatment after ion implantation, which is essential for activating impurities introduced into a silicon substrate by ion implantation. An object of the present invention is to provide a semiconductor device having a high-performance fine MOSFET in which a channel effect is suppressed. Another object of the present invention is to provide a method for manufacturing the semiconductor device.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、イオン打ち込みで形成
された過剰欠陥を弗素などのハロゲン元素でトラップさ
せることで達成される。 すなわち、MIS型電界効果
型トランジスタを含む半導体装置において、半導体基板
の活性領域の表面及び内部のうち、少なくとも1個所に
弗素、塩素などのハロゲン元素あるいはハロゲンイオン
が存在する領域を設けたことを特徴とするものである。In order to achieve the above object, a semiconductor device according to the present invention is achieved by trapping an excess defect formed by ion implantation with a halogen element such as fluorine. That is, in a semiconductor device including a MIS field-effect transistor, a region in which a halogen element such as fluorine or chlorine or a halogen ion is present is provided in at least one of the surface and the inside of an active region of a semiconductor substrate. It is assumed that.
【0009】この場合、上記ハロンゲン元素あるいはハ
ロゲンイオンは、上記MIS型電界効果型トランジスタ
のチャネル領域或いはゲート電極下に選択的に存在して
もよい。In this case, the halogen element or the halogen ion may be selectively present in the channel region or under the gate electrode of the MIS field effect transistor.
【0010】また、上記ハロゲン元素あるいはハロゲン
イオンのドーズ量が1014〜1016cm-2の範囲であれ
ば好適である。It is preferable that the dose of the halogen element or the halogen ion is in the range of 10 14 to 10 16 cm -2 .
【0011】さらに、上記MIS型電界効果トランジス
タは、ソース、ドレイン拡散層がその不純物濃度よりも
低濃度な領域を含むもの、いわゆるLDD(Lightly Do
pedDrain)構造であってもよい。Further, the MIS field-effect transistor has a source / drain diffusion layer including a region whose impurity concentration is lower than the impurity concentration, that is, a so-called LDD (Lightly Doped).
(pedDrain) structure.
【0012】またさらに、上記MIS型電界効果トラン
ジスタのゲート絶縁膜が、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜とシリコン窒化膜の複合膜、表面
が窒化されたシリコン酸化膜、或いは表面を酸化したシ
リコン窒化膜のいずれかから成れば好適である。Further, the gate insulating film of the MIS type field effect transistor may be a silicon oxide film, a silicon nitride film, a composite film of a silicon oxide film and a silicon nitride film, a silicon oxide film having a nitrided surface, or an oxidized surface. It is preferable to use any of the silicon nitride films described above.
【0013】本発明に係る半導体装置の製造方法は、M
IS型電界効果トランジスタを含む半導体装置の製造方
法において、半導体基板のMIS型電界効果トランジス
タを形成する活性領域、チャネル領域或いはゲート電極
下に、フッ素、塩素などのハロゲン元素を注入するイオ
ン打ち込み工程を有することを特徴とする。A method for manufacturing a semiconductor device according to the present invention
In a method of manufacturing a semiconductor device including an IS type field effect transistor, an ion implantation step of implanting a halogen element such as fluorine, chlorine or the like into an active region, a channel region or a gate electrode below a MIS field effect transistor on a semiconductor substrate is performed. It is characterized by having.
【0014】この場合、ハロゲンイオンのドーズ量を1
014〜1016cm-2の範囲とすれば好適である。In this case, the dose of the halogen ions is set to 1
It is preferable to set the range of 0 14 to 10 16 cm -2 .
【0015】[0015]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
【0016】<実施の形態例1>図1及び図2は本発明
に係る半導体装置の製造方法の第1の実施の形態例を示
す図であり、工程順に示した半導体装置の要部拡大断面
図である。ここでは、一例としてnチャネル型MOSF
ETの製造工程を示している。以下、工程順に説明す
る。<Embodiment 1> FIGS. 1 and 2 are views showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention. FIG. Here, as an example, an n-channel type MOSF
3 shows a manufacturing process of ET. Hereinafter, description will be made in the order of steps.
【0017】まず、図1(a)に示すように、不純物濃
度が約1016〜1017cm-3のp導電型のシリコン基板
11を用いて酸化処理を行い、表面に厚さ15nmのシ
リコン酸化膜12を形成した後、このシリコン酸化膜1
2上に耐酸化性マスクとして作用するシリコン窒化膜1
3を部分的に形成する。First, as shown in FIG. 1A, an oxidation treatment is performed using a p-conductivity type silicon substrate 11 having an impurity concentration of about 10 16 to 10 17 cm −3 , and a silicon film having a thickness of 15 nm is formed on the surface. After forming the oxide film 12, the silicon oxide film 1
2 a silicon nitride film 1 acting as an oxidation resistant mask
3 is partially formed.
【0018】次に、図1(b)に示すように、シリコン
基板11を酸化処理してシリコン窒化膜13でマスクさ
れていない部分に素子分離絶縁膜として作用するシリコ
ン酸化膜14を選択的に形成する。Next, as shown in FIG. 1B, the silicon substrate 11 is oxidized and a silicon oxide film 14 acting as an element isolation insulating film is selectively formed on a portion not masked by the silicon nitride film 13. Form.
【0019】続いて、図1(c)に示すように、シリコ
ン窒化膜13及びシリコン酸化膜12を除去し、新たに
酸化処理を行い厚さ20nmのシリコン酸化膜15をシ
リコン基板11上に形成する。Subsequently, as shown in FIG. 1C, the silicon nitride film 13 and the silicon oxide film 12 are removed, and a new oxidation process is performed to form a silicon oxide film 15 having a thickness of 20 nm on the silicon substrate 11. I do.
【0020】次に、図2(a)に示すように、イオン源
として硼素(B)を用いて例えば加速電圧40keVで
シリコン基板11に、1017〜1018cm-3のいわゆる
パンチスルーストッパと呼ばれるp導電型の埋め込み層
16を形成し、続いて、イオン源として弗素(F)を用
いて例えば加速電圧60keVでシリコン基板11に、
1015cm-2のドーズ量でイオン注入し、弗素の存在領
域17を形成する。その後、シリコン酸化膜15を除去
する。Next, as shown in FIG. 2A, a so-called punch-through stopper of 10 17 to 10 18 cm -3 is formed on the silicon substrate 11 by using boron (B) as an ion source at an acceleration voltage of, for example, 40 keV. A buried layer 16 of p-conductivity type is formed, and subsequently, a fluorine (F) is used as an ion source in the silicon substrate 11 at an acceleration voltage of, for example, 60 keV.
Ions are implanted at a dose of 10 15 cm -2 to form a fluorine existing region 17. After that, the silicon oxide film 15 is removed.
【0021】このとき、弗素はシリコン酸化膜15とシ
リコン基板11の界面、或いはシリコン基板11内のに
いずれに存在していても良いが、弗素のイオン打ち込み
の投影飛程とパンチスルーストッパ層16形成のための
硼素のイオン打ち込みの投影飛程とが一致することが望
ましい。また、弗素イオン打ち込みのドーズ量は、MO
SFETのソース、ドレイン拡散層の形成時に導入され
る欠陥濃度の下限である1014cm-2以上を打ち込めば
よい。しかし、上記欠陥濃度の上限を超えて導入した場
合はハロゲンによる欠陥が発生してリーク電流などの原
因となるので、1016cm-2以下で打ち込むことが望ま
しい。また、本実施の形態例においては、硼素のイオン
打ち込みを行った後に弗素のイオン打ち込みを行った
が、弗素のイオン打ち込みを先に行っても同様の効果が
得られる。At this time, fluorine may be present at the interface between the silicon oxide film 15 and the silicon substrate 11 or at any position within the silicon substrate 11, but the projection range of ion implantation of fluorine and the punch-through stopper layer 16 It is desirable that the projection range of the boron ion implantation for formation be the same. The dose of the fluorine ion implantation is MO
The lower limit of the defect concentration introduced at the time of forming the source and drain diffusion layers of the SFET, that is, 10 14 cm −2 or more may be implanted. However, since the case of introducing more than the upper limit of the concentration of defects cause such leakage current occurring defects by halogen, it is desirable to implant in 10 16 cm -2 or less. Further, in this embodiment, fluorine ion implantation is performed after boron ion implantation is performed. However, similar effects can be obtained by performing fluorine ion implantation first.
【0022】次に、図2(b)に示すように、シリコン
基板11を酸化処理して表面に厚さ5nm程度のゲート
酸化膜18を形成する。続いて、減圧気相成長法によっ
て、ゲート酸化膜18上に厚さ200nmの多結晶シリ
コン膜を堆積し、n導電型の不純物拡散を行ってn導電
型化後、不要部分を除去してゲート電極19を形成す
る。Next, as shown in FIG. 2B, the silicon substrate 11 is oxidized to form a gate oxide film 18 having a thickness of about 5 nm on the surface. Subsequently, a polycrystalline silicon film having a thickness of 200 nm is deposited on the gate oxide film 18 by a reduced pressure vapor deposition method, and an n-conductivity type impurity is diffused to make the n-conductivity type. An electrode 19 is formed.
【0023】次に、図2(c)に示すように、残ってい
る多結晶シリコン膜からなるゲート電極19をマスクに
して、イオン源として砒素(As)を用いてp導電型の
シリコン基板11に砒素のイオン打ち込みを行って、不
純物濃度が約1021cm-3のn導電型のソース領域10
1及びドレイン領域102を形成する。続いて、図示は
省略しているが、ゲート電極19となる多結晶シリコン
膜、ソース領域101及びドレイン領域102の各々に
対して配線を施してコンタクトを形成することにより、
nチャネルMOSFETが完成する。Next, as shown in FIG. 2C, a p-type silicon substrate 11 is formed using arsenic (As) as an ion source using the remaining gate electrode 19 made of a polycrystalline silicon film as a mask. Arsenic ion implantation is performed on the n-type source region 10 having an impurity concentration of about 10 21 cm −3.
1 and the drain region 102 are formed. Subsequently, although not shown, wiring is applied to each of the polycrystalline silicon film serving as the gate electrode 19, the source region 101, and the drain region 102 to form contacts.
The n-channel MOSFET is completed.
【0024】なお、上記実施の形態例において、パンチ
スルーストッパとなるp導電型の埋め込み層16は、ゲ
ート電極19を形成する前にシリコン基板11に形成し
たが、ゲート電極19を形成した後、ゲート電極19を
マスクに硼素のイオン打ち込みで形成しても良い。In the above-described embodiment, the p-type buried layer 16 serving as a punch-through stopper is formed on the silicon substrate 11 before the gate electrode 19 is formed. The gate electrode 19 may be formed by ion implantation of boron using the mask as a mask.
【0025】図3は、本実施の形態例によって製造され
たnチャネルMOSFETにおけるしきい値電圧(縦
軸)とゲート長(横軸)との関係を示す特性線図であ
り、従来例による素子の特性と比較して示している。図
3において、特性線21は従来例による素子特性、特性
線22及び23は本実施の形態例による素子特性を示し
ている。なお、特性線22は弗素イオン打ち込みの加速
エネルギーが60keVの場合を示し、特性線23は弗
素イオン打ち込みの加速エネルギーが120keVの場
合を示している。FIG. 3 is a characteristic diagram showing the relationship between the threshold voltage (vertical axis) and the gate length (horizontal axis) in the n-channel MOSFET manufactured according to the present embodiment. It is shown in comparison with the characteristics of FIG. In FIG. 3, a characteristic line 21 indicates the element characteristics according to the conventional example, and characteristic lines 22 and 23 indicate the element characteristics according to the present embodiment. The characteristic line 22 shows the case where the acceleration energy of the fluorine ion implantation is 60 keV, and the characteristic line 23 shows the case where the acceleration energy of the fluorine ion implantation is 120 keV.
【0026】従来例による素子の特性線21は、MOS
FETのゲート長が短くなるにつれてしきい値電圧が増
加し(最大60mV)、その後急激にしきい値電圧が低
下している。これに対して、本実施の形態例による製造
方法で製造したnチャネルMOSFETの素子特性は、
しきい値電圧の増加がなく、且つ緩やかに低下してい
る。すなわち、本実施の形態例によって逆短チャネル効
果が抑制され、且つ短チャネル効果も改善されたことを
示している。The characteristic line 21 of the element according to the prior art is represented by MOS
As the gate length of the FET becomes shorter, the threshold voltage increases (maximum 60 mV), and then the threshold voltage rapidly decreases. On the other hand, the device characteristics of the n-channel MOSFET manufactured by the manufacturing method according to the present embodiment are as follows.
There is no increase in the threshold voltage and the threshold voltage gradually decreases. That is, it is shown that the reverse short channel effect is suppressed and the short channel effect is also improved by the present embodiment.
【0027】図4は、本実施の形態例によって製造され
たnチャネルMOSFETのホットキャリア寿命(縦
軸)とドレイン電圧の逆数(横軸)との関係を示す特性
線図であり、従来例による素子の特性と比較して示して
いる。特性線31は従来例による素子の特性で、特性線
32及び33は本実施の形態例による素子の特性を示し
ている。なお、特性線32は弗素イオン打ち込みの加速
エネルギーが60keVの場合、特性線33は弗素イオ
ン打ち込みの加速エネルギーが120keVの場合をそ
れぞれ示している。図4から、本実施の形態例の場合、
従来例と比較して素子のホットキャリア寿命が長く、長
期的信頼性に優れていると言える。FIG. 4 is a characteristic diagram showing the relationship between the hot carrier lifetime (vertical axis) and the reciprocal of the drain voltage (horizontal axis) of the n-channel MOSFET manufactured according to this embodiment. It is shown in comparison with the characteristics of the element. A characteristic line 31 shows the characteristics of the element according to the conventional example, and characteristic lines 32 and 33 show the characteristics of the element according to the present embodiment. The characteristic line 32 shows the case where the acceleration energy of the fluorine ion implantation is 60 keV, and the characteristic line 33 shows the case where the acceleration energy of the fluorine ion implantation is 120 keV. From FIG. 4, in the case of this embodiment,
It can be said that the hot carrier lifetime of the device is longer than that of the conventional example and the long-term reliability is excellent.
【0028】図5は本実施の形態例によって形成された
パンチスルーストッパとなるp導電型の埋め込み層(硼
素)16の濃度(縦軸)と深さ(横軸)との関係を示す
分布図であり、従来例による分布図と比較して示してい
る。特性線41は従来例による硼素の深さ方向分布、特
性線42は本実施の形態例による硼素の深さ方向分布を
それぞれ示している。図5から明らかなように、本実施
の形態例による硼素の分布は、従来例の分布と比較して
ピーク濃度が増加し、且つ深さ方向への拡がりが抑制さ
れている。従来例による硼素の分布は、高濃度ソース、
ドレイン拡散層形成用の砒素イオン打ち込み時に、シリ
コン基板に導入された過剰な欠陥によって増速拡散等に
よる再分布を起こしていたが、本実施の形態例のように
シリコン基板11に弗素領域17を設けることで硼素の
再分布が抑制できる。その結果、図3や図4に示したよ
うに逆短チャネル効果の抑制、短チャネル効果の改善さ
らにはホットキャリア寿命の向上等を可能にした。FIG. 5 is a distribution diagram showing the relationship between the concentration (vertical axis) and the depth (horizontal axis) of a p-type buried layer (boron) 16 serving as a punch-through stopper formed according to this embodiment. This is shown in comparison with the distribution chart according to the conventional example. A characteristic line 41 indicates the distribution of boron in the depth direction according to the conventional example, and a characteristic line 42 indicates the distribution of boron in the depth direction according to the embodiment. As is clear from FIG. 5, in the boron distribution according to the present embodiment, the peak concentration is increased and the spreading in the depth direction is suppressed as compared with the distribution of the conventional example. The distribution of boron according to the conventional example is a high concentration source,
At the time of arsenic ion implantation for forming the drain diffusion layer, excessive defects introduced into the silicon substrate caused redistribution by accelerated diffusion or the like. However, as in the present embodiment, the fluorine region 17 was formed on the silicon substrate 11. By providing this, redistribution of boron can be suppressed. As a result, as shown in FIG. 3 and FIG. 4, the suppression of the inverse short channel effect, the improvement of the short channel effect, and the improvement of the hot carrier life and the like have been made possible.
【0029】さらにまた、本実施の形態例によって製造
されたnチャネルMOSFETでは、ゲート酸化膜18
とシリコン基板11との界面の捕獲準位に、トラップさ
れた弗素が必然的に存在する。これによりゲート酸化膜
18の誘電率が変化し、種々のストレスに強いゲート酸
化膜が形成できた。Further, in the n-channel MOSFET manufactured according to the present embodiment, the gate oxide film 18 is formed.
Trapped fluorine necessarily exists at the trap level at the interface between the silicon and the silicon substrate 11. As a result, the dielectric constant of the gate oxide film 18 changed, and a gate oxide film resistant to various stresses could be formed.
【0030】なお、本実施の形態例で製造したゲート長
0.3μm以下のnチャネルMOSFETのドレイン飽
和特性は、弗素の存在領域17を形成しない従来のnチ
ャネルMOSFETと同様の飽和特性が得られている。The drain saturation characteristic of the n-channel MOSFET having a gate length of 0.3 μm or less manufactured in the present embodiment is the same as that of a conventional n-channel MOSFET in which the fluorine existing region 17 is not formed. ing.
【0031】<実施の形態例2>図6は本発明に係る半
導体装置の製造方法の第2の実施の形態例を示す図であ
り、工程順に示した半導体装置の要部拡大断面図でる。
ここでは、一例としてnチャネル型MOSFETの製造
工程を示している。以下、工程順に説明する。<Embodiment 2> FIG. 6 is a view showing a second embodiment of a method of manufacturing a semiconductor device according to the present invention, and is an enlarged sectional view of a main part of the semiconductor device shown in the order of steps.
Here, a manufacturing process of an n-channel MOSFET is shown as an example. Hereinafter, description will be made in the order of steps.
【0032】図6(a)は、シリコン基板11に選択的
に素子分離絶縁膜であるシリコン酸化膜14を形成した
状態の断面図を示している。この図6(a)迄の工程
は、実施例1における図1(c)迄の製造工程と同様で
あるので、その詳細な説明は省略する。FIG. 6A is a sectional view showing a state in which a silicon oxide film 14 as an element isolation insulating film is selectively formed on the silicon substrate 11. The steps up to FIG. 6A are the same as the manufacturing steps up to FIG. 1C in the first embodiment, and a detailed description thereof will be omitted.
【0033】その後、図6(b)に示すように、シリコ
ン基板11を酸化処理して表面に厚さ5nm程度のゲー
ト酸化膜18を形成する。続いて、減圧気相成長法によ
って、ゲート酸化膜18上に厚さ20nmの非晶質シリ
コン膜51と厚さ200nmのシリコン酸化膜52を順
次形成する。このとき、非晶質シリコン膜51の形成時
にシリコン基板11の温度を560℃を越えないように
保つこと、及びシリコン酸化膜52を形成する場合は、
非晶質シリコン膜51が結晶化されない温度で形成でき
る、例えばプラズマTEOS(Tetraethylorthosilicat
e:四硅酸メチル)膜のような390℃で形成できるシリ
コン酸化膜とすることが肝要である。これは、非晶質シ
リコン膜51が結晶化してイオン打ち込み時にチャネリ
ングによるイオンの分布のバラツキが生じないようにす
るためである。Thereafter, as shown in FIG. 6B, the silicon substrate 11 is oxidized to form a gate oxide film 18 having a thickness of about 5 nm on the surface. Subsequently, an amorphous silicon film 51 having a thickness of 20 nm and a silicon oxide film 52 having a thickness of 200 nm are sequentially formed on the gate oxide film 18 by a reduced pressure vapor deposition method. At this time, when the temperature of the silicon substrate 11 is kept so as not to exceed 560 ° C. when the amorphous silicon film 51 is formed, and when the silicon oxide film 52 is formed,
The amorphous silicon film 51 can be formed at a temperature at which the amorphous silicon film 51 is not crystallized, for example, plasma TEOS (Tetraethylorthosilicat).
It is important to use a silicon oxide film that can be formed at 390 ° C. such as an e: methyl tetrasilicate film. This is to prevent the amorphous silicon film 51 from crystallizing and causing a variation in ion distribution due to channeling at the time of ion implantation.
【0034】次に、図6(c)に示すように、レジスト
法でシリコン酸化膜52の所望の領域を開口し、硼素の
イオン打ち込みと弗素のイオン打ち込みを行い、パンチ
スルーストッパ層53と弗素が存在する領域54を形成
する。Next, as shown in FIG. 6C, a desired region of the silicon oxide film 52 is opened by a resist method, boron ion implantation and fluorine ion implantation are performed, and the punch-through stopper layer 53 and the fluorine are implanted. Is formed.
【0035】次に、図7(a)に示すように、開口した
非晶質シリコン膜51上に選択的に厚さ200nmの多
結晶シリコン膜55を成長させた後、n導電型の不純物
拡散を行い、n導電型化した。Next, as shown in FIG. 7A, after a polycrystalline silicon film 55 having a thickness of 200 nm is selectively grown on the opened amorphous silicon film 51, impurity diffusion of n conductivity type is performed. Was carried out to obtain n-type conductivity.
【0036】次に、図7(b)に示すように、シリコン
酸化膜52を除去し、次いで非晶質シリコン膜51を選
択的に除去して非晶質シリコン51と多結晶シリコン5
5の積層膜からなるゲート電極50を形成した。Next, as shown in FIG. 7B, the silicon oxide film 52 is removed, and then the amorphous silicon film 51 is selectively removed to remove the amorphous silicon 51 and the polycrystalline silicon 5.
The gate electrode 50 made of the laminated film No. 5 was formed.
【0037】その後は、図7(c)に示すように、ゲー
ト電極50をマスクとして、イオン源に砒素(As)を
用いてp導電型のシリコン基板11への砒素のイオン打
ち込みを行って、不純物濃度が約1021cm-3のn導電
型のソース領域101及びドレイン領域102を形成す
る。Thereafter, as shown in FIG. 7C, arsenic ions are implanted into the p-conductivity type silicon substrate 11 using arsenic (As) as an ion source, using the gate electrode 50 as a mask. An n-conductivity source region 101 and a drain region 102 having an impurity concentration of about 10 21 cm −3 are formed.
【0038】続いて、図示は省略しているが、ゲート電
極50、ソース領域101及びドレイン領域102の各
々に対して配線を施してコンタクトを形成することによ
り、nチャネルMOSFETが完成する。Subsequently, although not shown, wiring is applied to each of the gate electrode 50, the source region 101, and the drain region 102 to form contacts, thereby completing an n-channel MOSFET.
【0039】本実施の形態例によれば、パンチスルース
トッパ層53と弗素が存在する領域54は、イオン打ち
込み用のマスクを必要とせずに自己整合的にMOSFE
Tのゲート電極下に形成できる。このため、マスクの使
用回数が削減でき、さらにソース、ドレイン拡散層と基
板間の接合容量が低減した。また、本実施の形態例によ
る製造方法では、パンチスルーストッパ層53と弗素が
存在する領域54を形成するためのイオン注入は、ゲー
ト酸化膜18を形成する前に行っているため、ゲート酸
化膜18形成時の熱処理を回避でき、より再分布の小さ
いパンチスルーストッパ層53が形成できた。According to the present embodiment, the punch-through stopper layer 53 and the region 54 in which fluorine exists are formed in a MOSFE in a self-aligned manner without requiring a mask for ion implantation.
It can be formed under the T gate electrode. Therefore, the number of times of using the mask can be reduced, and the junction capacitance between the source / drain diffusion layers and the substrate is reduced. Further, in the manufacturing method according to the present embodiment, the ion implantation for forming the punch-through stopper layer 53 and the region 54 where fluorine is present is performed before the gate oxide film 18 is formed. The heat treatment at the time of forming 18 could be avoided, and the punch-through stopper layer 53 with smaller redistribution could be formed.
【0040】なお、本実施の形態例で製造したゲート長
0.3μm以下のnチャネルMOSFETのドレイン飽
和特性は、弗素の存在領域54を形成しない従来のnチ
ャネルMOSFETと同様の飽和特性が得られている。The drain saturation characteristic of the n-channel MOSFET having a gate length of 0.3 μm or less manufactured in the present embodiment is the same as that of a conventional n-channel MOSFET in which the fluorine existing region 54 is not formed. ing.
【0041】以上、本発明者によってなされた発明を、
前記実施の形態例に基づき具体的に説明したが、本発明
は、前記実施の形態例に限定されるものではなく、その
要旨を逸脱しない範囲において種々の変更が可能であ
る。As described above, the invention made by the present inventor is:
Although a specific description has been given based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various changes can be made without departing from the gist of the invention.
【0042】例えば、前記実施の形態例においては、シ
ングルドレイン構造のnチャネルMOSFETについて
説明したが、pチャネルMOSFETについても適用が
可能である。また、ソース、ドレインに低濃度領域を含
む構造、いわゆるLDD構造にも適用できる。For example, in the above embodiment, an n-channel MOSFET having a single drain structure has been described. However, the present invention can be applied to a p-channel MOSFET. Further, the present invention can be applied to a structure including a low concentration region in a source and a drain, that is, a so-called LDD structure.
【0043】さらにまた、各実施例で示したゲート酸化
膜18は、シリコン酸化膜に限らず、シリコン窒化膜、
シリコン酸化膜とシリコン窒化膜の複合膜、表面が窒化
されたシリコン酸化膜、或いは表面が酸化されたシリコ
ン窒化膜のような他の絶縁膜を用いることができる。Further, the gate oxide film 18 shown in each embodiment is not limited to a silicon oxide film, but may be a silicon nitride film,
Another insulating film such as a composite film of a silicon oxide film and a silicon nitride film, a silicon oxide film having a nitrided surface, or a silicon nitride film having a oxidized surface can be used.
【0044】また、前記実施の形態例では、弗素を用い
た例を示したが、弗素と同族の一価の元素である塩素な
どのハロゲン元素を用いても、ソース、ドレイン拡散層
形成時に生じた過剰欠陥にトラップされるため、同様の
効果を得ることができる。Further, in the above embodiment, an example using fluorine has been described. However, even when a halogen element such as chlorine, which is a monovalent element of the same family as fluorine, is used, the formation of the source and drain diffusion layers may occur. Therefore, the same effect can be obtained.
【0045】[0045]
【発明の効果】本発明に係る半導体装置およびその製造
方法において得られる代表的な効果を簡単に説明すれ
ば、下記の通りである。The following is a brief description of typical effects obtained in the semiconductor device and the method of manufacturing the same according to the present invention.
【0046】高濃度ソース、ドレイン拡散層形成時にシ
リコン基板に導入された過剰な欠陥に弗素が捕獲される
ため、パンチスルーストッパ用の不純物層の再分布が抑
制できる。その結果、微細MOSFETで問題となって
いた逆短チャネル効果が抑制でき、それに伴い短チャネ
ル効果も改善できる。さらにまた、ホットキャリア効果
に代表される長期的信頼性の向上も可能にする。Fluorine is captured by excessive defects introduced into the silicon substrate during the formation of the high-concentration source and drain diffusion layers, so that the redistribution of the impurity layer for the punch-through stopper can be suppressed. As a result, the reverse short channel effect, which has been a problem in the fine MOSFET, can be suppressed, and the short channel effect can be improved accordingly. Furthermore, long-term reliability represented by the hot carrier effect can be improved.
【図1】本発明に係る半導体装置の製造方法の第1の実
施の形態例を示す図であり、同図(a)〜(c)はnチ
ャネルMOSFETの製造工程を工程順に示す断面図で
ある。FIGS. 1A to 1C are views showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention, and FIGS. 1A to 1C are cross-sectional views showing the steps of manufacturing an n-channel MOSFET in the order of steps; is there.
【図2】本発明に係る半導体装置の製造方法の第1の実
施の形態例を示す図であり、同図(a)〜(c)は図1
(c)の次の工程以降を示す断面図である。FIGS. 2A to 2C are views showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention, wherein FIGS.
It is sectional drawing which shows the following process of (c).
【図3】本発明に係る半導体装置の製造方法の第1の実
施の形態例により得られたnチャネルMOSFET、及
び従来例による素子の、しきい値電圧(縦軸)とゲート
長(横軸)の関係を示す特性線図である。FIG. 3 shows a threshold voltage (vertical axis) and a gate length (horizontal axis) of an n-channel MOSFET obtained by a first embodiment of a method of manufacturing a semiconductor device according to the present invention and an element according to a conventional example FIG.
【図4】本発明に係る半導体装置の製造方法の第1の実
施の形態例により得られたnチャネルMOSFET、及
び従来例による素子の、ホットキャリア寿命(縦軸)と
ドレイン電圧の逆数(横軸)の関係を示す特性線図であ
る。FIG. 4 shows the hot carrier lifetime (vertical axis) and the reciprocal of the drain voltage (horizontal) of an n-channel MOSFET obtained by the first embodiment of the method of manufacturing a semiconductor device according to the present invention and an element according to a conventional example. FIG. 3 is a characteristic diagram showing the relationship of (axis).
【図5】本発明に係る半導体装置の製造方法の第1の実
施の形態例及び従来によって形成されたパンチスルース
トッパとなるp導電型の埋め込み層(硼素)の濃度(縦
軸)と深さ(横軸)との関係を示す分布図である。FIG. 5 shows the concentration (vertical axis) and depth of a p-type buried layer (boron) serving as a punch-through stopper formed according to the first embodiment of the method of manufacturing a semiconductor device according to the present invention and a conventionally formed punch-through stopper. FIG. 4 is a distribution diagram showing a relationship with (horizontal axis).
【図6】本発明に係る半導体装置の製造方法の第2の実
施の形態例を示す図であり、同図(a)〜(c)はnチ
ャネルMOSFETの製造工程を工程順に示す断面図で
ある。FIGS. 6A to 6C are views showing a second embodiment of a method of manufacturing a semiconductor device according to the present invention, and FIGS. 6A to 6C are cross-sectional views showing the steps of manufacturing an n-channel MOSFET in the order of steps. is there.
【図7】本発明に係る半導体装置の製造方法の第2の実
施の形態例を示す図であり、同図(a)〜(c)は図6
(c)の次の工程以降を示す断面図である。FIGS. 7A to 7C are views showing a second embodiment of a method of manufacturing a semiconductor device according to the present invention, wherein FIGS.
It is sectional drawing which shows the following process of (c).
11…p導電型のシリコン基板、12…シリコン酸化
膜、13…シリコン窒化膜、14…シリコン酸化膜、1
5…シリコン酸化膜、16…p導電型領域(パンチスル
ーストッパ層)、17…弗素存在領域、18…ゲート酸
化膜、19…多結晶シリコン膜、101…n導電型のソ
ース領域、102…n導電型のドレイン領域、21…従
来例によるしきい値電圧とゲート長の関係を示す特性
線、22,23…第1の実施の形態例によるしきい値電
圧とゲート長の関係を示す特性線、31…従来例による
ホットキャリア寿命とドレイン電圧の逆数との関係を示
す特性線、32,33…第1の実施の形態例によるホッ
トキャリア寿命とドレイン電圧の逆数との関係を示す特
性線、41…従来例によるp導電型の埋め込み層(硼
素)の分布、42…第1の実施の形態例によるp導電型
の埋め込み層(硼素)の分布、50…ゲート電極、51
…非結質シリコン膜、52…シリコン酸化膜、53…p
導電型領域(パンチスルーストッパ層)、54…弗素存
在領域、55…多結晶シリコン膜。11 silicon substrate of p conductivity type, 12 silicon oxide film, 13 silicon nitride film, 14 silicon oxide film, 1
5 ... silicon oxide film, 16 ... p conductivity type region (punch through stopper layer), 17 ... fluorine existing region, 18 ... gate oxide film, 19 ... polycrystalline silicon film, 101 ... n conductivity type source region, 102 ... n Drain region of conductivity type, 21: characteristic line indicating the relationship between threshold voltage and gate length according to the conventional example, 22, 23: characteristic line indicating the relationship between threshold voltage and gate length according to the first embodiment , 31 ... characteristic lines showing the relationship between the hot carrier lifetime and the reciprocal of the drain voltage according to the conventional example, 32, 33 ... characteristic lines showing the relationship between the hot carrier lifetime and the reciprocal of the drain voltage according to the first embodiment, 41: Distribution of the p-type buried layer (boron) according to the conventional example, 42: distribution of the p-type buried layer (boron) according to the first embodiment, 50: gate electrode, 51
... non-condensed silicon film, 52 ... silicon oxide film, 53 ... p
Conductive region (punch-through stopper layer), 54... Fluorine existing region, 55... Polycrystalline silicon film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大湯 静憲 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 大木 長斗司 東京都国分寺市東恋ケ窪三丁目1番地1 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 清水 昭博 東京都国分寺市東恋ケ窪三丁目1番地1 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 芝 健夫 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shizunori Oyu 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo In the semiconductor division of Hitachi, Ltd. 3-1-1, Hitachi Ultra-SII Engineering Co., Ltd. (72) Inventor Akihiro Shimizu 3-1-1, Higashi-Koigakubo, Kokubunji-shi, Tokyo Hitachi Ultra-LSI Engineering, Inc. (72) Inventor Takeo Shiba 1-280 Higashi Koigabo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd.
Claims (10)
導体装置において、半導体基板の前記MIS型電界効果
型トランジスタを形成する活性領域の表面及び内部のう
ち、少なくとも1個所に弗素、塩素などのハロゲン元素
あるいはハロゲンイオンが存在する領域を設けたことを
特徴とする半導体装置。In a semiconductor device including a MIS field-effect transistor, at least one of a surface and an inside of an active region of the semiconductor substrate where the MIS field-effect transistor is formed has a halogen element such as fluorine or chlorine. Alternatively, a semiconductor device provided with a region where a halogen ion exists.
導体装置において、前記MIS型電界効果型トランジス
タのチャネル領域に、ハロンゲン元素あるいはハロゲン
イオンが存在する領域を設けたことを特徴とする半導体
装置。2. A semiconductor device including a MIS field-effect transistor, wherein a region where a halogen element or a halogen ion is present is provided in a channel region of the MIS field-effect transistor.
導体装置において、前記MIS型電界効果型トランジス
タのゲート電極下に、ハロゲン元素あるいはハロゲンイ
オンが選択的に存在する領域を設けたことを特徴とする
半導体装置。3. A semiconductor device including a MIS field-effect transistor, wherein a region where a halogen element or a halogen ion is selectively present is provided below a gate electrode of the MIS field-effect transistor. Semiconductor device.
のドーズ量が1014〜1016cm-2の範囲である少なく
とも請求項1〜3のいずれか1項に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the dose of the halogen element or the halogen ion is in a range of 10 14 to 10 16 cm −2 .
ス、ドレイン拡散層がその不純物濃度よりも低濃度な領
域を含む請求項1〜4のいずれか1項に記載の半導体装
置。5. The semiconductor device according to claim 1, wherein the source and drain diffusion layers of the MIS field effect transistor include a region having a lower concentration than the impurity concentration.
ト絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコ
ン酸化膜とシリコン窒化膜の複合膜、表面が窒化された
シリコン酸化膜、或いは表面を酸化したシリコン窒化膜
のいずれかから成る請求項1〜5のいずれか1項に記載
の半導体装置。6. A gate insulating film of the MIS field effect transistor, wherein the gate insulating film is a silicon oxide film, a silicon nitride film, a composite film of a silicon oxide film and a silicon nitride film, a silicon oxide film having a nitrided surface, or an oxidized surface. The semiconductor device according to claim 1, comprising a silicon nitride film.
体装置の製造方法において、半導体基板の前記MIS型
電界効果トランジスタを形成する活性領域に、フッ素、
塩素などのハロゲン元素を注入するイオン打ち込み工程
を有することを特徴とする半導体装置の製造方法。7. A method of manufacturing a semiconductor device including a MIS field-effect transistor, wherein fluorine is added to an active region of the semiconductor substrate on which the MIS field-effect transistor is formed.
A method for manufacturing a semiconductor device, comprising an ion implantation step of implanting a halogen element such as chlorine.
体装置の製造方法において、前記MIS型電界効果トラ
ンジスタのチャネル領域に、フッ素、塩素などのハロゲ
ン元素を注入するイオン打ち込み工程を有することを特
徴とする半導体装置の製造方法。8. A method of manufacturing a semiconductor device including a MIS field effect transistor, comprising an ion implantation step of implanting a halogen element such as fluorine or chlorine into a channel region of the MIS field effect transistor. A method for manufacturing a semiconductor device.
体装置の製造方法において、前記MIS型電界効果トラ
ンジスタのゲート電極下に、フッ素、塩素などのハロゲ
ン元素を注入するイオン打ち込み工程を有することを特
徴とする半導体装置の製造方法。9. A method for manufacturing a semiconductor device including a MIS field-effect transistor, comprising an ion implantation step of implanting a halogen element such as fluorine or chlorine below a gate electrode of the MIS field-effect transistor. Semiconductor device manufacturing method.
〜1016cm-2の範囲である請求項7〜9のいずれか1
項に記載の半導体装置の製造方法。10. The method according to claim 1, wherein the dose of the halogen ions is 10 14
10. Any one of claims 7 to 9, wherein the range is from 10 to 10 16 cm -2.
13. The method for manufacturing a semiconductor device according to the above item.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP276098A JPH11204783A (en) | 1998-01-09 | 1998-01-09 | Semiconductor device and manufacture therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP276098A JPH11204783A (en) | 1998-01-09 | 1998-01-09 | Semiconductor device and manufacture therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11204783A true JPH11204783A (en) | 1999-07-30 |
Family
ID=11538304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP276098A Pending JPH11204783A (en) | 1998-01-09 | 1998-01-09 | Semiconductor device and manufacture therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11204783A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100473476B1 (en) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | Semiconductor device and Method of manufacturing the same |
JP2008263006A (en) * | 2007-04-11 | 2008-10-30 | Elpida Memory Inc | Semiconductor device and its manufacturing method |
US7485923B2 (en) | 2001-10-02 | 2009-02-03 | Nec Corporation | SOI semiconductor device with improved halo region and manufacturing method of the same |
-
1998
- 1998-01-09 JP JP276098A patent/JPH11204783A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7485923B2 (en) | 2001-10-02 | 2009-02-03 | Nec Corporation | SOI semiconductor device with improved halo region and manufacturing method of the same |
KR100473476B1 (en) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | Semiconductor device and Method of manufacturing the same |
JP2008263006A (en) * | 2007-04-11 | 2008-10-30 | Elpida Memory Inc | Semiconductor device and its manufacturing method |
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