JPH11202840A - 液晶表示装置のコントロール回路およびその駆動方法 - Google Patents
液晶表示装置のコントロール回路およびその駆動方法Info
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- JPH11202840A JPH11202840A JP840098A JP840098A JPH11202840A JP H11202840 A JPH11202840 A JP H11202840A JP 840098 A JP840098 A JP 840098A JP 840098 A JP840098 A JP 840098A JP H11202840 A JPH11202840 A JP H11202840A
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Abstract
(57)【要約】
【課題】 ホストコンピュータの待ち時間を最小限に短
縮し、液晶表示速度を大幅に向上した液晶表示装置のコ
ントロール回路とその駆動方法を提供すること。 【解決手段】 表示データを保持する表示データ記憶装
置６と、液晶表示装置に表示データを送るタイミングを
取るコントロールタイミング発生回路３と、液晶表示装
置に表示データを送る表示装置インターフェイス回路２
と、ホストコンピュータからの表示データ送受信を行う
ホストインターフェイス回路１と、表示データ記憶装置
にたいする表示データの読み書きを行なう記憶装置制御
回路５と、ホストインターフェイス回路から記憶制御装
置へのアクセスと表示装置インターフェイス回路から記
憶制御装置へのアクセスとを調停する調停回路４とを有
する液晶表示装置のコントロール回路およびその駆動方
法。
縮し、液晶表示速度を大幅に向上した液晶表示装置のコ
ントロール回路とその駆動方法を提供すること。 【解決手段】 表示データを保持する表示データ記憶装
置６と、液晶表示装置に表示データを送るタイミングを
取るコントロールタイミング発生回路３と、液晶表示装
置に表示データを送る表示装置インターフェイス回路２
と、ホストコンピュータからの表示データ送受信を行う
ホストインターフェイス回路１と、表示データ記憶装置
にたいする表示データの読み書きを行なう記憶装置制御
回路５と、ホストインターフェイス回路から記憶制御装
置へのアクセスと表示装置インターフェイス回路から記
憶制御装置へのアクセスとを調停する調停回路４とを有
する液晶表示装置のコントロール回路およびその駆動方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータや、ワードプロセッサや、電子手帳などの情報機
器に使用される液晶表示装置に対するコントロール回路
の構成とその駆動方法に関する。
ュータや、ワードプロセッサや、電子手帳などの情報機
器に使用される液晶表示装置に対するコントロール回路
の構成とその駆動方法に関する。
【０００２】
【従来の技術】液晶表示装置（以下ＬＣＤと略す）は、
点を表す画素の集合である。横方向の画素の並びをライ
ンといい、画面の全画素をまとめてフレームという。Ｌ
ＣＤを表示するためには、つねに全画素を順に走査し、
定期的に更新する必要がある。
点を表す画素の集合である。横方向の画素の並びをライ
ンといい、画面の全画素をまとめてフレームという。Ｌ
ＣＤを表示するためには、つねに全画素を順に走査し、
定期的に更新する必要がある。
【０００３】つまり、１フレーム分の画素データをＬＣ
Ｄに送るフレーム周期を一定とし、また、１ライン分の
画素データをＬＣＤに送るライン周期も一定とする必要
がある。
Ｄに送るフレーム周期を一定とし、また、１ライン分の
画素データをＬＣＤに送るライン周期も一定とする必要
がある。
【０００４】フレーム周期は、通常８ミリ秒から１６ミ
リ秒である。ライン周期は、フレーム周期にたいして、
縦方向画素数分の１であるので、たとえば画面を横方向
６４０画素、縦方向４８０画素とすれば、１６マイクロ
秒から３３マイクロ秒程度である。
リ秒である。ライン周期は、フレーム周期にたいして、
縦方向画素数分の１であるので、たとえば画面を横方向
６４０画素、縦方向４８０画素とすれば、１６マイクロ
秒から３３マイクロ秒程度である。
【０００５】図２は従来技術におけるＬＣＤコントロー
ル回路を示すブロック図である。図３および図４は、時
間に対する表示データ記憶装置へのアクセスを表す波形
図である。以下、図２を用いて従来技術のＬＣＤコント
ロール回路の構成を説明し、さらに図３および図４を用
いて、従来技術のＬＣＤコントロール回路の駆動方法を
説明する。
ル回路を示すブロック図である。図３および図４は、時
間に対する表示データ記憶装置へのアクセスを表す波形
図である。以下、図２を用いて従来技術のＬＣＤコント
ロール回路の構成を説明し、さらに図３および図４を用
いて、従来技術のＬＣＤコントロール回路の駆動方法を
説明する。
【０００６】（構成説明：図２）図２に示すようにＬＣ
Ｄコントロール回路３０は、表示データ記憶装置６と、
コントロールタイミング発生回路３と、ＬＣＤインター
フェイス回路２と、ホストインターフェイス回路１と、
記憶装置制御回路５から構成されている。
Ｄコントロール回路３０は、表示データ記憶装置６と、
コントロールタイミング発生回路３と、ＬＣＤインター
フェイス回路２と、ホストインターフェイス回路１と、
記憶装置制御回路５から構成されている。
【０００７】ホストインターフェイス回路１は、ホスト
コンピュータから送られてくる表示データを受け取り、
記憶装置制御回路５を経由して、表示データ記憶装置６
に表示データを書き込む。
コンピュータから送られてくる表示データを受け取り、
記憶装置制御回路５を経由して、表示データ記憶装置６
に表示データを書き込む。
【０００８】ＬＣＤインターフェイス回路２は、記憶制
御回路５を経由して、表示データ記憶装置６から、表示
データを読みだし、コントロールタイミング発生回路３
のタイミングと同期して、表示データをＬＣＤに送る。
御回路５を経由して、表示データ記憶装置６から、表示
データを読みだし、コントロールタイミング発生回路３
のタイミングと同期して、表示データをＬＣＤに送る。
【０００９】（駆動方法説明：図３）つぎに以上の構成
による駆動方法を説明する。図３は、従来のＬＣＤコン
トロール回路における、ホストコンピュータからのアク
セスがない場合の、時間に対する表示データ記憶装置へ
のアクセスを表す。１ライン分の画素データをＬＣＤに
送るライン周期５０は一定である。周期の前半で、ＬＣ
Ｄに送る表示データ５１を表示データ記憶装置から読み
だしている。
による駆動方法を説明する。図３は、従来のＬＣＤコン
トロール回路における、ホストコンピュータからのアク
セスがない場合の、時間に対する表示データ記憶装置へ
のアクセスを表す。１ライン分の画素データをＬＣＤに
送るライン周期５０は一定である。周期の前半で、ＬＣ
Ｄに送る表示データ５１を表示データ記憶装置から読み
だしている。
【００１０】（駆動方法説明：図４）図４は、従来のＬ
ＣＤコントロール回路における、ホストコンピュータか
らアクセスがあった場合の、時間に対する表示データ記
憶装置へのアクセスを表す。時刻５３にホストコンピュ
ータからの表示データの書き込み要求が発生している
が、実際に表示データ記憶装置に、ホストコンピュータ
からの表示データ５２が書き込みが行われるのは、ＬＣ
Ｄに送る表示データ５１がすべてＬＣＤに送り終った時
刻５４である。
ＣＤコントロール回路における、ホストコンピュータか
らアクセスがあった場合の、時間に対する表示データ記
憶装置へのアクセスを表す。時刻５３にホストコンピュ
ータからの表示データの書き込み要求が発生している
が、実際に表示データ記憶装置に、ホストコンピュータ
からの表示データ５２が書き込みが行われるのは、ＬＣ
Ｄに送る表示データ５１がすべてＬＣＤに送り終った時
刻５４である。
【００１１】時刻５３から時刻５４の間、ホストコンピ
ュータは待たされることになる。たとえば、表示データ
記憶装置からの読みだしに８０ナノ秒かかり、１ライン
分の画素データをＬＣＤに送るのに表示データ記憶装置
を１６０回読みだす必要がある場合、ホストコンピュー
タの待ち時間は、最悪１２．８マイクロ秒になってしま
う。
ュータは待たされることになる。たとえば、表示データ
記憶装置からの読みだしに８０ナノ秒かかり、１ライン
分の画素データをＬＣＤに送るのに表示データ記憶装置
を１６０回読みだす必要がある場合、ホストコンピュー
タの待ち時間は、最悪１２．８マイクロ秒になってしま
う。
【００１２】
【発明が解決しようとする課題】上記の説明のように、
図２で示した従来のＬＣＤコントロール回路は、表示デ
ータ記憶装置６に対するホストインターフェイス回路１
の書き込み動作とＬＣＤインターフェイス回路２の読み
出し動作が競合した場合、１ライン分の画素データをＬ
ＣＤに送るライン周期を一定とする必要性から、ＬＣＤ
インターフェイス回路２を優先し、ホストインターフェ
イス回路１の書き込み動作を、１ライン分の画素データ
をＬＣＤへ送りきってから、つぎのラインの画素データ
をＬＣＤに送り始めるまでの、走査の空き時間まで、待
たせる必要がある。
図２で示した従来のＬＣＤコントロール回路は、表示デ
ータ記憶装置６に対するホストインターフェイス回路１
の書き込み動作とＬＣＤインターフェイス回路２の読み
出し動作が競合した場合、１ライン分の画素データをＬ
ＣＤに送るライン周期を一定とする必要性から、ＬＣＤ
インターフェイス回路２を優先し、ホストインターフェ
イス回路１の書き込み動作を、１ライン分の画素データ
をＬＣＤへ送りきってから、つぎのラインの画素データ
をＬＣＤに送り始めるまでの、走査の空き時間まで、待
たせる必要がある。
【００１３】そのため、従来技術における液晶表示装置
は、その液晶表示装置の表示速度を充分高速化できない
という問題点を有している。
は、その液晶表示装置の表示速度を充分高速化できない
という問題点を有している。
【００１４】（発明の目的）本発明の目的は、前述の課
題点を解決して、ホストコンピュータの待ち時間を最小
限に短縮し、液晶表示速度を大幅に向上した、液晶表示
装置のコントロール回路とその駆動方法を提供すること
である。
題点を解決して、ホストコンピュータの待ち時間を最小
限に短縮し、液晶表示速度を大幅に向上した、液晶表示
装置のコントロール回路とその駆動方法を提供すること
である。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置のコントロール回路およびそ
の駆動方法においては、下記記載の手段を採用する。
に、本発明の液晶表示装置のコントロール回路およびそ
の駆動方法においては、下記記載の手段を採用する。
【００１６】本発明の液晶表示装置のコントロール回路
は、ホストコンピュータからの表示データを液晶表示装
置に表示するためのコントロール回路であって、表示デ
ータを保持する表示データ記憶装置と、液晶表示装置に
表示データを送るタイミングを取るコントロールタイミ
ング発生回路と、液晶表示装置に表示データを送る表示
装置インターフェイス回路と、ホストコンピュータから
の表示データ送受信を行うホストインターフェイス回路
と、表示データ記憶装置にたいする表示データの読み書
きを行なう記憶装置制御回路と、ホストインターフェイ
ス回路から記憶制御装置へのアクセスと表示装置インタ
ーフェイス回路から記憶制御装置へのアクセスとを調停
する調停回路とを有することを特徴とする。
は、ホストコンピュータからの表示データを液晶表示装
置に表示するためのコントロール回路であって、表示デ
ータを保持する表示データ記憶装置と、液晶表示装置に
表示データを送るタイミングを取るコントロールタイミ
ング発生回路と、液晶表示装置に表示データを送る表示
装置インターフェイス回路と、ホストコンピュータから
の表示データ送受信を行うホストインターフェイス回路
と、表示データ記憶装置にたいする表示データの読み書
きを行なう記憶装置制御回路と、ホストインターフェイ
ス回路から記憶制御装置へのアクセスと表示装置インタ
ーフェイス回路から記憶制御装置へのアクセスとを調停
する調停回路とを有することを特徴とする。
【００１７】本発明の液晶表示装置のコントロール回路
およびその駆動方法においては、ホストコンピュータか
らの表示データを液晶表示装置に表示するためのコント
ロール回路であって、表示データを保持する表示データ
記憶装置と、液晶表示装置に表示データを送るタイミン
グを取るコントロールタイミング発生回路と、液晶表示
装置に表示データを送る表示装置インターフェイス回路
と、ホストコンピュータからの表示データ送受信を行う
ホストインターフェイス回路と、表示データ記憶装置に
たいする表示データの読み書きを行なう記憶装置制御回
路と、ホストインターフェイス回路から記憶制御装置へ
のアクセスと表示装置インターフェイス回路から記憶制
御装置へのアクセスとを調停する調停回路とを有する液
晶表示装置のコントロール回路の駆動方法は、ホストイ
ンターフェイス回路から記憶制御装置へのアクセスと表
示装置インターフェイス回路から記憶制御装置へのアク
セスとが同時に発生したとき、現在時刻から、１ライン
分の画素データを液晶表示装置に送るライン周期の終り
の時刻までの、残り時間を算出、また、１ライン分の画
素データの内、液晶表示装置に未送信の残り画素データ
を送信するのにかかる残り画素送信時間を算出し、も
し、残り時間が、残り画素送信時間より大きければ、残
り画素データを、ライン周期中に、液晶表示装置に送信
可能と判断し、ホストインターフェイス回路から記憶制
御装置へのアクセスを優先させ、もし、残り時間が、残
り画素送信時間より大きくなければ、残り画素データを
ライン周期中に、液晶表示装置に送信不可能になると判
断し、表示装置インターフェイス回路から記憶制御装置
へのアクセスを優先させることを特徴とする。
およびその駆動方法においては、ホストコンピュータか
らの表示データを液晶表示装置に表示するためのコント
ロール回路であって、表示データを保持する表示データ
記憶装置と、液晶表示装置に表示データを送るタイミン
グを取るコントロールタイミング発生回路と、液晶表示
装置に表示データを送る表示装置インターフェイス回路
と、ホストコンピュータからの表示データ送受信を行う
ホストインターフェイス回路と、表示データ記憶装置に
たいする表示データの読み書きを行なう記憶装置制御回
路と、ホストインターフェイス回路から記憶制御装置へ
のアクセスと表示装置インターフェイス回路から記憶制
御装置へのアクセスとを調停する調停回路とを有する液
晶表示装置のコントロール回路の駆動方法は、ホストイ
ンターフェイス回路から記憶制御装置へのアクセスと表
示装置インターフェイス回路から記憶制御装置へのアク
セスとが同時に発生したとき、現在時刻から、１ライン
分の画素データを液晶表示装置に送るライン周期の終り
の時刻までの、残り時間を算出、また、１ライン分の画
素データの内、液晶表示装置に未送信の残り画素データ
を送信するのにかかる残り画素送信時間を算出し、も
し、残り時間が、残り画素送信時間より大きければ、残
り画素データを、ライン周期中に、液晶表示装置に送信
可能と判断し、ホストインターフェイス回路から記憶制
御装置へのアクセスを優先させ、もし、残り時間が、残
り画素送信時間より大きくなければ、残り画素データを
ライン周期中に、液晶表示装置に送信不可能になると判
断し、表示装置インターフェイス回路から記憶制御装置
へのアクセスを優先させることを特徴とする。
【００１８】（作用）本発明は、コントロールタイミン
グ発生回路３の情報に基づき、ホストインターフェイス
回路１から記憶制御装置５へのアクセスとＬＣＤインタ
ーフェイス回路２から記憶制御装置５へのアクセスとを
調停する調停回路４を設けることにより、ホストコンピ
ュータの待ち時間を最小限に短縮し、液晶表示装置の表
示速度を大幅に向上できる。
グ発生回路３の情報に基づき、ホストインターフェイス
回路１から記憶制御装置５へのアクセスとＬＣＤインタ
ーフェイス回路２から記憶制御装置５へのアクセスとを
調停する調停回路４を設けることにより、ホストコンピ
ュータの待ち時間を最小限に短縮し、液晶表示装置の表
示速度を大幅に向上できる。
【００１９】
【発明の実施の形態】以下、本発明の液晶表示装置のコ
ントロール回路を実施するための最適な実施形態を、図
面を用いて具体的に説明する。図１は、本発明の実施形
態における液晶表示装置の、コントロール回路を示すブ
ロック図である。図７は、本発明の実施形態における液
晶表示装置のコントロール回路内の調停回路を示すブロ
ック図である。図５および図６は、時間に対する表示デ
ータ記憶装置へのアクセスを表す図である。以下、図１
および図７で本発明における液晶表示装置のコントロー
ル回路の構成を説明し、図５および図６で液晶表示装置
のコントロール回路の駆動方法を説明する。
ントロール回路を実施するための最適な実施形態を、図
面を用いて具体的に説明する。図１は、本発明の実施形
態における液晶表示装置の、コントロール回路を示すブ
ロック図である。図７は、本発明の実施形態における液
晶表示装置のコントロール回路内の調停回路を示すブロ
ック図である。図５および図６は、時間に対する表示デ
ータ記憶装置へのアクセスを表す図である。以下、図１
および図７で本発明における液晶表示装置のコントロー
ル回路の構成を説明し、図５および図６で液晶表示装置
のコントロール回路の駆動方法を説明する。
【００２０】（構成説明：図１）図１に示すように、液
晶表示装置のコントロール回路４０は、ホストインター
フェイス回路１と、ＬＣＤインターフェイス回路２と、
コントロールタイミング発生回路３と、調停回路４と記
憶装置制御回路５と表示データ記憶装置６で構成され
る。
晶表示装置のコントロール回路４０は、ホストインター
フェイス回路１と、ＬＣＤインターフェイス回路２と、
コントロールタイミング発生回路３と、調停回路４と記
憶装置制御回路５と表示データ記憶装置６で構成され
る。
【００２１】ホストインターフェイス回路１は、ホスト
コンピュータからのアクセスを監視し、液晶表示装置の
コントロール回路４０に対するアクセスであったなら、
ホストコンピュータと表示データの送受信を行う。
コンピュータからのアクセスを監視し、液晶表示装置の
コントロール回路４０に対するアクセスであったなら、
ホストコンピュータと表示データの送受信を行う。
【００２２】コントロールタイミング発生回路３は、Ｌ
ＣＤへの表示データ送信のタイミングを取る。
ＣＤへの表示データ送信のタイミングを取る。
【００２３】ＬＣＤインターフェイス回路２は、コント
ロールタイミング発生回路３のタイミングに同期してＬ
ＣＤに表示データを送る。
ロールタイミング発生回路３のタイミングに同期してＬ
ＣＤに表示データを送る。
【００２４】調停回路４は、コントロールタイミング発
生回路３からの情報をもとにして、ホストインターフェ
イス回路１からの表示データ記憶装置６に対するアクセ
スとＬＣＤインターフェイス回路２からの表示データ記
憶装置６に対するアクセスとが競合した場合、調停を行
う。
生回路３からの情報をもとにして、ホストインターフェ
イス回路１からの表示データ記憶装置６に対するアクセ
スとＬＣＤインターフェイス回路２からの表示データ記
憶装置６に対するアクセスとが競合した場合、調停を行
う。
【００２５】表示データ記憶装置６は、表示データを保
持する役割をもつ。表示データ記憶装置制御回路５は、
表示データ記憶装置６に対し表示データの送受信を行
う。
持する役割をもつ。表示データ記憶装置制御回路５は、
表示データ記憶装置６に対し表示データの送受信を行
う。
【００２６】（構成説明：図７）つぎに本発明の実施形
態における液晶表示装置のコントロール回路内の調停回
路を、図７を用いて説明する。調停回路４は、減算器６
１と、減算器６２と、掛算器６３と、比較器６４と、マ
ルチプレクサ６５で構成される。
態における液晶表示装置のコントロール回路内の調停回
路を、図７を用いて説明する。調停回路４は、減算器６
１と、減算器６２と、掛算器６３と、比較器６４と、マ
ルチプレクサ６５で構成される。
【００２７】現在時刻７１と、ライン周期の終りの時刻
を示すライン終了時刻７２と、１ライン中に含まれる画
素数を示す１ライン画素数７４と、現在時刻７１におい
て、すでにＬＣＤに送信が完了したライン中の画素数を
示す送信済み画素数７３と、１画素をＬＣＤに送信する
のにかかる時間を示す、１画素送信時間７５は、コント
ロールタイミング発生回路３からの信号である。
を示すライン終了時刻７２と、１ライン中に含まれる画
素数を示す１ライン画素数７４と、現在時刻７１におい
て、すでにＬＣＤに送信が完了したライン中の画素数を
示す送信済み画素数７３と、１画素をＬＣＤに送信する
のにかかる時間を示す、１画素送信時間７５は、コント
ロールタイミング発生回路３からの信号である。
【００２８】減算器６１は、ライン終了時刻７２から現
在時刻７１を減じ、残り時間７６を算出する。
在時刻７１を減じ、残り時間７６を算出する。
【００２９】減算器６２は、１ライン画素数７４から送
信済み画素数７３を減じ、ライン中に送信すべき、残り
画素数７７を算出する。
信済み画素数７３を減じ、ライン中に送信すべき、残り
画素数７７を算出する。
【００３０】掛算器６３は残り画素数７７と１画素送信
時間７５を掛け、残り画素をＬＣＤに送信するのにかか
る時間である、残り画素送信時間７８を算出する。
時間７５を掛け、残り画素をＬＣＤに送信するのにかか
る時間である、残り画素送信時間７８を算出する。
【００３１】比較器６４は、残り時間７６と残り画素送
信時間７８を比較し、マルチプレクサ６５の選択信号７
９を生成する。
信時間７８を比較し、マルチプレクサ６５の選択信号７
９を生成する。
【００３２】マルチプレクサ６５は、選択信号７９に従
い、記憶装置制御回路５に対する、ホストインターフェ
イス回路１のアクセスとＬＣＤインターフェイス回路２
のアクセスを切替える。
い、記憶装置制御回路５に対する、ホストインターフェ
イス回路１のアクセスとＬＣＤインターフェイス回路２
のアクセスを切替える。
【００３３】（駆動方法説明：図５）つぎに以上の構成
に基づく液晶表示装置のコントロール回路における駆動
方法を説明する。図５は、本発明の液晶表示装置のコン
トロール回路における、ホストコンピュータアクセスが
１ライン走査の前半で発生した場合の、時間に対する表
示データ記憶装置へのアクセスを表す。
に基づく液晶表示装置のコントロール回路における駆動
方法を説明する。図５は、本発明の液晶表示装置のコン
トロール回路における、ホストコンピュータアクセスが
１ライン走査の前半で発生した場合の、時間に対する表
示データ記憶装置へのアクセスを表す。
【００３４】図５に示すように、時刻５３にホストコン
ピュータからの表示データの書き込み要求が発生してい
る。
ピュータからの表示データの書き込み要求が発生してい
る。
【００３５】調停回路は、コントロールタイミング発生
回路からの情報を基に、時刻５３から、１ライン分の画
素データをＬＣＤに送るライン周期５０の終りの時刻ま
での残り時間７６を算出、さらに、１ライン分の画素デ
ータの内、ＬＣＤに未送信の残り画素データを送信する
のにかかる残り画素送信時間７８を算出する。
回路からの情報を基に、時刻５３から、１ライン分の画
素データをＬＣＤに送るライン周期５０の終りの時刻ま
での残り時間７６を算出、さらに、１ライン分の画素デ
ータの内、ＬＣＤに未送信の残り画素データを送信する
のにかかる残り画素送信時間７８を算出する。
【００３６】残り時間７６が、残り画素送信時間７８よ
り大きければ、残り画素データを、ライン周期５０中
に、ＬＣＤに送信可能と判断し、ホストコンピュータか
らのアクセスを優先させ、直ちに、表示データ記憶装置
に表示データを書き込む。
り大きければ、残り画素データを、ライン周期５０中
に、ＬＣＤに送信可能と判断し、ホストコンピュータか
らのアクセスを優先させ、直ちに、表示データ記憶装置
に表示データを書き込む。
【００３７】このように、本発明における表示装置のコ
ントロール回路では、ホストコンピュータは、待たずに
済む。
ントロール回路では、ホストコンピュータは、待たずに
済む。
【００３８】（駆動方法説明：図６）図６は、本発明の
液晶表示装置のコントロール回路における、ホストコン
ピュータアクセスが１ライン走査の後半で発生した場合
の、時間に対する表示データ記憶装置へのアクセスを表
す。
液晶表示装置のコントロール回路における、ホストコン
ピュータアクセスが１ライン走査の後半で発生した場合
の、時間に対する表示データ記憶装置へのアクセスを表
す。
【００３９】図６に示すように、時刻５３にホストコン
ピュータからの表示データの書き込み要求が発生して
る。
ピュータからの表示データの書き込み要求が発生して
る。
【００４０】調停回路は、コントロールタイミング発生
回路からの情報を基に、時刻５３から、１ライン分の画
素データをＬＣＤに送るライン周期５０の終りの時刻ま
での残り時間７６を算出、さらに、１ライン分の画素デ
ータの内、ＬＣＤに未送信の残り画素データを送信する
のにかかる残り画素送信時間７８を算出する。
回路からの情報を基に、時刻５３から、１ライン分の画
素データをＬＣＤに送るライン周期５０の終りの時刻ま
での残り時間７６を算出、さらに、１ライン分の画素デ
ータの内、ＬＣＤに未送信の残り画素データを送信する
のにかかる残り画素送信時間７８を算出する。
【００４１】残り時間７６が、残り画素送信時間７８よ
り大きくなければ、残り画素データを、ライン周期５０
中に、ＬＣＤに送信不可能になると判断し、ＬＣＤへの
表示データ送信を優先させ、時刻５４までホストコンピ
ュータからの表示データ記憶装置に対する書き込みを遅
らせている。
り大きくなければ、残り画素データを、ライン周期５０
中に、ＬＣＤに送信不可能になると判断し、ＬＣＤへの
表示データ送信を優先させ、時刻５４までホストコンピ
ュータからの表示データ記憶装置に対する書き込みを遅
らせている。
【００４２】このように、１ライン分の画素データをＬ
ＣＤに送るライン周期５０を一定に保つことができる。
ＣＤに送るライン周期５０を一定に保つことができる。
【００４３】
【発明の効果】以上ので明らかなように、本発明の液晶
表示装置のコントロール回路は、調停回路を設けること
により、ホストコンピュータの待ち時間を最小限に短縮
した、液晶表示装置のコントロール回路をパーソナルコ
ンピュータや、ワードプロセッサや、電子手帳などの情
報機器に供給することが可能となる。
表示装置のコントロール回路は、調停回路を設けること
により、ホストコンピュータの待ち時間を最小限に短縮
した、液晶表示装置のコントロール回路をパーソナルコ
ンピュータや、ワードプロセッサや、電子手帳などの情
報機器に供給することが可能となる。
【図１】本発明の実施形態における液晶表示装置のコン
トロール回路を示すブロック図である。
トロール回路を示すブロック図である。
【図２】従来技術における液晶表示装置のコントロール
回路を示すブロック図である。
回路を示すブロック図である。
【図３】従来技術における、ホストコンピュータからの
アクセスがない場合の、時間に対する表示データ記憶装
置へのアクセスを表す図である。
アクセスがない場合の、時間に対する表示データ記憶装
置へのアクセスを表す図である。
【図４】従来技術における、ホストコンピュータからア
クセスがあった場合の、時間に対する表示データ記憶装
置へのアクセスを表す図である。
クセスがあった場合の、時間に対する表示データ記憶装
置へのアクセスを表す図である。
【図５】本発明の液晶表示装置のコントロール回路にお
ける、ホストコンピュータアクセスが１ライン走査の前
半で発生した場合の、時間に対する表示データ記憶装置
へのアクセスを表す図である。
ける、ホストコンピュータアクセスが１ライン走査の前
半で発生した場合の、時間に対する表示データ記憶装置
へのアクセスを表す図である。
【図６】本発明の液晶表示装置のコントロール回路にお
ける、ホストコンピュータアクセスが１ライン走査の後
半で発生した場合の、時間に対する表示データ記憶装置
へのアクセスを表す図である。
ける、ホストコンピュータアクセスが１ライン走査の後
半で発生した場合の、時間に対する表示データ記憶装置
へのアクセスを表す図である。
【図７】本発明の実施形態における液晶表示装置のコン
トロール回路内の調停回路を示すブロック図である。
トロール回路内の調停回路を示すブロック図である。
１ ホストインターフェイス回路 ２ ＬＣＤインターフェイス回路 ３ コントロールタイミング発生回路 ４ 調停回路 ５ 記憶装置制御回路 ６ 表示データ記憶装置 ３０ 従来技術における液晶表示装置のコントロール回
路 ４０ 本発明における液晶表示装置のコントロール回路 ５０ １ライン分の画素データをＬＣＤに送るライン周
期 ５１ ＬＣＤに送る表示データ ５２ ホストコンピュータからの表示データ ５３ ホストコンピュータからの表示データの書き込み
要求発生時刻 ５４ 表示データ記憶装置にホストコンピュータからの
表示データが書き込みが行われる時刻 ６１ 減算器 ６２ 減算器 ６３ 掛算器 ６４ 比較器 ６５ マルチプレクサ ７１ 現在時刻 ７２ ライン終了時刻 ７３ 送信済み画素数 ７４ １ライン画素数 ７５ １画素送信時間 ７６ 残り時間 ７７ 残り画素数 ７８ 残り画素送信時間 ７９ 選択信号
路 ４０ 本発明における液晶表示装置のコントロール回路 ５０ １ライン分の画素データをＬＣＤに送るライン周
期 ５１ ＬＣＤに送る表示データ ５２ ホストコンピュータからの表示データ ５３ ホストコンピュータからの表示データの書き込み
要求発生時刻 ５４ 表示データ記憶装置にホストコンピュータからの
表示データが書き込みが行われる時刻 ６１ 減算器 ６２ 減算器 ６３ 掛算器 ６４ 比較器 ６５ マルチプレクサ ７１ 現在時刻 ７２ ライン終了時刻 ７３ 送信済み画素数 ７４ １ライン画素数 ７５ １画素送信時間 ７６ 残り時間 ７７ 残り画素数 ７８ 残り画素送信時間 ７９ 選択信号
Claims (3)
- 【請求項１】 ホストコンピュータからの表示データを
液晶表示装置に表示するためのコントロール回路であっ
て、 表示データを保持する表示データ記憶装置と、 液晶表示装置に表示データを送るタイミングを取るコン
トロールタイミング発生回路と、 液晶表示装置に表示データを送る表示装置インターフェ
イス回路と、 ホストコンピュータからの表示データ送受信を行うホス
トインターフェイス回路と、 表示データ記憶装置にたいする表示データの読み書きを
行なう記憶装置制御回路と、 ホストインターフェイス回路から記憶制御装置へのアク
セスと表示装置インターフェイス回路から記憶制御装置
へのアクセスとを調停する調停回路とを有することを特
徴とする液晶表示装置のコントロール回路。 - 【請求項２】 請求項１に記載の調停回路は、 コントロールタイミング発生回路の情報に基づき、記憶
装置制御回路に対する制御を動的に変化させることを特
徴とする液晶表示装置のコントロール回路。 - 【請求項３】 請求項１に記載の液晶表示装置のコント
ロール回路の駆動方法は、 ホストインターフェイス回路から記憶制御装置へのアク
セスと表示装置インターフェイス回路から記憶制御装置
へのアクセスとが同時に発生したとき、 現在時刻から、１ライン分の画素データを液晶表示装置
に送るライン周期の終りの時刻までの、残り時間を算
出、また、１ライン分の画素データの内、液晶表示装置
に未送信の残り画素データを送信するのにかかる残り画
素送信時間を算出し、 もし、残り時間が、残り画素送信時間より大きければ、
残り画素データを、ライン周期中に、液晶表示装置に送
信可能と判断し、ホストインターフェイス回路から記憶
制御装置へのアクセスを優先させ、 もし、残り時間が、残り画素送信時間より大きくなけれ
ば、残り画素データをライン周期中に、液晶表示装置に
送信不可能になると判断し、表示装置インターフェイス
回路から記憶制御装置へのアクセスを優先させることを
特徴とする液晶表示装置のコントロール回路の駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP840098A JPH11202840A (ja) | 1998-01-20 | 1998-01-20 | 液晶表示装置のコントロール回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP840098A JPH11202840A (ja) | 1998-01-20 | 1998-01-20 | 液晶表示装置のコントロール回路およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11202840A true JPH11202840A (ja) | 1999-07-30 |
Family
ID=11692143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP840098A Pending JPH11202840A (ja) | 1998-01-20 | 1998-01-20 | 液晶表示装置のコントロール回路およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11202840A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010091686A (ja) * | 2008-10-06 | 2010-04-22 | Rohm Co Ltd | タイミングコントロール回路およびそれを用いた表示装置および電子機器 |
| US8270009B2 (en) | 2007-05-10 | 2012-09-18 | Konica Minolta Business Technologies, Inc. | Image forming apparatus, image forming system, and screen display method, all capable of displaying an operation screen without damaging any intrinsic performance of the image forming apparatus |
| CN104269146A (zh) * | 2014-09-28 | 2015-01-07 | 南京冠亚电源设备有限公司 | 基于ARM-μC/OS-II的LCD液晶显示系统和显示方法 |
| CN104409062A (zh) * | 2014-12-26 | 2015-03-11 | 东莞通华液晶有限公司 | 串口tft智能显示终端及其使用该终端更新数据的方法 |
-
1998
- 1998-01-20 JP JP840098A patent/JPH11202840A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270009B2 (en) | 2007-05-10 | 2012-09-18 | Konica Minolta Business Technologies, Inc. | Image forming apparatus, image forming system, and screen display method, all capable of displaying an operation screen without damaging any intrinsic performance of the image forming apparatus |
| JP2010091686A (ja) * | 2008-10-06 | 2010-04-22 | Rohm Co Ltd | タイミングコントロール回路およびそれを用いた表示装置および電子機器 |
| CN104269146A (zh) * | 2014-09-28 | 2015-01-07 | 南京冠亚电源设备有限公司 | 基于ARM-μC/OS-II的LCD液晶显示系统和显示方法 |
| CN104409062A (zh) * | 2014-12-26 | 2015-03-11 | 东莞通华液晶有限公司 | 串口tft智能显示终端及其使用该终端更新数据的方法 |
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