JPH11196353A - 撮像装置 - Google Patents
撮像装置Info
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- JPH11196353A JPH11196353A JP9368560A JP36856097A JPH11196353A JP H11196353 A JPH11196353 A JP H11196353A JP 9368560 A JP9368560 A JP 9368560A JP 36856097 A JP36856097 A JP 36856097A JP H11196353 A JPH11196353 A JP H11196353A
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- Japan
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- circuit
- block
- display
- liquid crystal
- control signal
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Abstract
(57)【要約】
【課題】 小型化を促進し得るととも製造工程の短縮化
とコストの低減を図ることができ、さらには表示性能の
向上を図ることのできる撮像装置を提供する。 【解決手段】 このデジタルカメラは、画像処理ブロッ
クＡ、表示回路ブロックＢ、及び表示モジュールＣを順
次接続して構成されている。画像処理ブロックＡには、
ＣＣＤ１、ＡＤ変換器２、色処理回路３、ＤＡ変換器４
等が設けられている。表示回路ブロックＢには、γ回路
８、反転回路９が設けられている。表示モジュールＣに
は、ソースドライバ１７とゲートドライバ１３、及び液
晶表示装置１４が設けられている。ソースドライバ１７
は、タイミング発生回路と、サンプリング回路、及び液
晶駆動回路で構成されている。タイミング発生回路は、
画像処理ブロックＡのタイミング発生器１５からクロッ
クＣＫを供給されて動作し、ゲートドライバ１３の制御
信号を発生する。
とコストの低減を図ることができ、さらには表示性能の
向上を図ることのできる撮像装置を提供する。 【解決手段】 このデジタルカメラは、画像処理ブロッ
クＡ、表示回路ブロックＢ、及び表示モジュールＣを順
次接続して構成されている。画像処理ブロックＡには、
ＣＣＤ１、ＡＤ変換器２、色処理回路３、ＤＡ変換器４
等が設けられている。表示回路ブロックＢには、γ回路
８、反転回路９が設けられている。表示モジュールＣに
は、ソースドライバ１７とゲートドライバ１３、及び液
晶表示装置１４が設けられている。ソースドライバ１７
は、タイミング発生回路と、サンプリング回路、及び液
晶駆動回路で構成されている。タイミング発生回路は、
画像処理ブロックＡのタイミング発生器１５からクロッ
クＣＫを供給されて動作し、ゲートドライバ１３の制御
信号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データを生成
するＣＣＤと、画像データに基づく画像を表示する液晶
表示モニタとを備えた撮像装置に関する。
するＣＣＤと、画像データに基づく画像を表示する液晶
表示モニタとを備えた撮像装置に関する。
【０００２】
【従来の技術】従来の撮像装置として、所謂デジタルカ
メラが知られている。このデジタルカメラは、図３に示
すように、画像処理ブロックＡ、表示回路ブロックＢ、
及び表示モジュールＣを順次接続して構成されている。
画像処理ブロックＡには、ＣＣＤ１、ＡＤ変換器２、色
処理回路３、ＤＡ変換器４、第１タイミング発生器（Ｔ
Ｇ１）５、及びメモリー６が設けられており、第１タイ
ミング発生器５は第１発振回路７を内蔵している。表示
回路ブロックＢには、γ回路８、反転回路９、及び第２
タイミング回路（ＴＧ２）１０が設けられており、第２
タイミング回路１０は、第２発振回路１１を内蔵してい
る。表示モジュールＣは、ソースドライバ１２とゲート
ドライバ１３、及び液晶表示装置（ＬＣＤ）１４で構成
されている。
メラが知られている。このデジタルカメラは、図３に示
すように、画像処理ブロックＡ、表示回路ブロックＢ、
及び表示モジュールＣを順次接続して構成されている。
画像処理ブロックＡには、ＣＣＤ１、ＡＤ変換器２、色
処理回路３、ＤＡ変換器４、第１タイミング発生器（Ｔ
Ｇ１）５、及びメモリー６が設けられており、第１タイ
ミング発生器５は第１発振回路７を内蔵している。表示
回路ブロックＢには、γ回路８、反転回路９、及び第２
タイミング回路（ＴＧ２）１０が設けられており、第２
タイミング回路１０は、第２発振回路１１を内蔵してい
る。表示モジュールＣは、ソースドライバ１２とゲート
ドライバ１３、及び液晶表示装置（ＬＣＤ）１４で構成
されている。
【０００３】そして、画像処理ブロックＡでは、ＣＣＤ
１により被写体の画像データを蓄積し、第１タイミング
発生器７よりの読み出しクロックにて、ＣＣＤ１のデー
タを読み出し、ＡＤ変換器２によりデジタルデータに変
換した後、色処理回路３によりＲＧＢの画像データに変
換し、メモリー６に記憶するとともに、ＤＡ変換器４に
よりアナログ変換する。このとき、第１タイミング発生
器５は内蔵した第１発振回路７により、ＣＣＤ１の画素
数に対応した周波数で発振し、ＣＣＤ１の読み出しクロ
ックを供給する。また、ＡＤ変換器２及び色処理回路３
への制御信号や表示回路ブロックＢへの同期信号Ｃ−Ｓ
ＹＮＣも、第１発振回路７で作成される。
１により被写体の画像データを蓄積し、第１タイミング
発生器７よりの読み出しクロックにて、ＣＣＤ１のデー
タを読み出し、ＡＤ変換器２によりデジタルデータに変
換した後、色処理回路３によりＲＧＢの画像データに変
換し、メモリー６に記憶するとともに、ＤＡ変換器４に
よりアナログ変換する。このとき、第１タイミング発生
器５は内蔵した第１発振回路７により、ＣＣＤ１の画素
数に対応した周波数で発振し、ＣＣＤ１の読み出しクロ
ックを供給する。また、ＡＤ変換器２及び色処理回路３
への制御信号や表示回路ブロックＢへの同期信号Ｃ−Ｓ
ＹＮＣも、第１発振回路７で作成される。
【０００４】一方、色処理回路３により処理されＤＡ変
換器４によりＤＡ変換されたＲＧＢの画像データは、γ
回路８に入力されて液晶表示装置１４に合ったデータに
処理され、交流駆動のため反転回路９で信号が交流化さ
れる。この交流化された画像データは、液晶表示装置１
４の信号線を駆動するソースドライバ１２に供給され、
走査線を駆動するゲートドライバ１３により選択された
液晶表示装置１４の画素電極へ選択的に印加される。
換器４によりＤＡ変換されたＲＧＢの画像データは、γ
回路８に入力されて液晶表示装置１４に合ったデータに
処理され、交流駆動のため反転回路９で信号が交流化さ
れる。この交流化された画像データは、液晶表示装置１
４の信号線を駆動するソースドライバ１２に供給され、
走査線を駆動するゲートドライバ１３により選択された
液晶表示装置１４の画素電極へ選択的に印加される。
【０００５】第２タイミング発生器１０に内蔵されてい
る第２発振回路１１は、図４に示すように、比較回路１
１ａ、フィルタ１１ｂ、ＶＣＯ１１ｃ、分周回路１１ｄ
からなるＰＬＬ回路で構成され、前記同期信号Ｃ−ＳＹ
ＮＣの同期をとって発振し、表示モジュールＣの各回路
へ制御信号を供給している。また、ソースドライバ１２
とゲートドライバ１３とは、通常ＣＯＧ（chip on glas
s）実装されており、第２タイミング発生器１０からの
信号や反転回路９からの画像データは、ガラス基板上に
接続されたＦＰＣ（flexible printed circuit）等を介
して表示モジュールＣに供給される。
る第２発振回路１１は、図４に示すように、比較回路１
１ａ、フィルタ１１ｂ、ＶＣＯ１１ｃ、分周回路１１ｄ
からなるＰＬＬ回路で構成され、前記同期信号Ｃ−ＳＹ
ＮＣの同期をとって発振し、表示モジュールＣの各回路
へ制御信号を供給している。また、ソースドライバ１２
とゲートドライバ１３とは、通常ＣＯＧ（chip on glas
s）実装されており、第２タイミング発生器１０からの
信号や反転回路９からの画像データは、ガラス基板上に
接続されたＦＰＣ（flexible printed circuit）等を介
して表示モジュールＣに供給される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
撮像装置にあっては、前述のように表示制御のための第
２タイミング発生器１０が表示回路ブロックＢに配置さ
れ、ソースドライバ１２が表示モジュールＣに配置され
ているとともに、第２タイミング発生器１０はＰＬＬ回
路からなる発振回路１１を内蔵している。したがって、
表示回路ブロックＢには、第２タイミング発生器１０を
構成するタイミング発生ＬＳＩ、及びＰＬＬ発振回路等
の実装面積が必要となり、その結果基板が大型化して撮
像装置の小型化を妨げる一因となってしまう。
撮像装置にあっては、前述のように表示制御のための第
２タイミング発生器１０が表示回路ブロックＢに配置さ
れ、ソースドライバ１２が表示モジュールＣに配置され
ているとともに、第２タイミング発生器１０はＰＬＬ回
路からなる発振回路１１を内蔵している。したがって、
表示回路ブロックＢには、第２タイミング発生器１０を
構成するタイミング発生ＬＳＩ、及びＰＬＬ発振回路等
の実装面積が必要となり、その結果基板が大型化して撮
像装置の小型化を妨げる一因となってしまう。
【０００７】また、タイミング発生ＬＳＩが配置される
表示回路ブロックＢと、両ドライバ１２、１３を内蔵す
る表示モジュールＣとの間に多数の制御信号線が接続さ
れることとなり、これにより製造工程の長大化及びコス
ト増を招いてしまう。さらに、表示回路ブロックＢから
の表示制御信号がＦＰＣ及びパネル上の配線で引き回さ
れることから、表示モジュールＣへ伝達される信号が遅
延するとともに、遅延量が信号間でばらついてしまい、
その結果、液晶表示装置１４の表示性能が劣化し、場合
によっては誤作動が生じてしまう。
表示回路ブロックＢと、両ドライバ１２、１３を内蔵す
る表示モジュールＣとの間に多数の制御信号線が接続さ
れることとなり、これにより製造工程の長大化及びコス
ト増を招いてしまう。さらに、表示回路ブロックＢから
の表示制御信号がＦＰＣ及びパネル上の配線で引き回さ
れることから、表示モジュールＣへ伝達される信号が遅
延するとともに、遅延量が信号間でばらついてしまい、
その結果、液晶表示装置１４の表示性能が劣化し、場合
によっては誤作動が生じてしまう。
【０００８】本発明は、このような従来の課題に鑑みて
なされたものであり、小型化を促進し得るととも製造工
程の短縮化とコストの低減を図ることができ、さらには
表示性能の向上を図ることのできる撮像装置を提供する
ことを目的とするものである。
なされたものであり、小型化を促進し得るととも製造工
程の短縮化とコストの低減を図ることができ、さらには
表示性能の向上を図ることのできる撮像装置を提供する
ことを目的とするものである。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に請求項１記載の発明にあっては、撮像素子とこの撮像
素子を制御するクロックを生成するタイミング発生器と
を備えた画像処理ブロックと、この画像処理ブロックか
ら前記クロックに同期して出力される画像データを処理
する表示回路ブロックと、この表示回路ブロックから出
力される画像データに基づき画像を表示する液晶表示装
置を備えた表示モジュールとを有する撮像装置におい
て、前記表示モジュールに、前記液晶表示装置の表示制
御に要するタイミング信号を発生する制御信号発生手段
を設けてある。したがって、前記表示回路ブロックに液
晶表示装置の表示制御に要するタイミング信号を発生す
る回路を設ける必要はなく、また、表示回路ブロックと
表示モジュールとの間に必要な制御信号線が減少する。
に請求項１記載の発明にあっては、撮像素子とこの撮像
素子を制御するクロックを生成するタイミング発生器と
を備えた画像処理ブロックと、この画像処理ブロックか
ら前記クロックに同期して出力される画像データを処理
する表示回路ブロックと、この表示回路ブロックから出
力される画像データに基づき画像を表示する液晶表示装
置を備えた表示モジュールとを有する撮像装置におい
て、前記表示モジュールに、前記液晶表示装置の表示制
御に要するタイミング信号を発生する制御信号発生手段
を設けてある。したがって、前記表示回路ブロックに液
晶表示装置の表示制御に要するタイミング信号を発生す
る回路を設ける必要はなく、また、表示回路ブロックと
表示モジュールとの間に必要な制御信号線が減少する。
【００１０】また、請求項２記載の発明にあっては、前
記制御信号発生手段を、前記液晶表示装置の信号線を駆
動するソースドライバに内蔵してあることから、前記制
御信号発生手段を設けることに起因する表示モジュール
の大型化は抑制される。
記制御信号発生手段を、前記液晶表示装置の信号線を駆
動するソースドライバに内蔵してあることから、前記制
御信号発生手段を設けることに起因する表示モジュール
の大型化は抑制される。
【００１１】また、請求項３記載の発明にあっては、前
記制御信号発生手段の駆動用クロックを、前記画像処理
ブロックより供給するようにしてあることから、装置全
体の同期が画一化される。
記制御信号発生手段の駆動用クロックを、前記画像処理
ブロックより供給するようにしてあることから、装置全
体の同期が画一化される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図に
従って説明する。すなわち、本実施の形態にかかるデジ
タルカメラは、図１に示すように、画像処理ブロック
Ａ、表示回路ブロックＢ、及び表示モジュールＣを順次
接続して構成されている。画像処理ブロックＡには、Ｃ
ＣＤ１と、このＣＣＤ１の出力段に配置されたＡＤ変換
器２、色処理回路３、ＤＡ変換器４が設けられている。
さらに画像処理ブロックＡには、ＣＣＤ１に読み出しク
ロックを供給するタイミング発生器（ＴＧ）１５、及び
色処理回路３からのＲＧＢ画像データを記憶するメモリ
ー６が設けられており、タイミング発生器１５は発振回
路１６を内蔵している。
従って説明する。すなわち、本実施の形態にかかるデジ
タルカメラは、図１に示すように、画像処理ブロック
Ａ、表示回路ブロックＢ、及び表示モジュールＣを順次
接続して構成されている。画像処理ブロックＡには、Ｃ
ＣＤ１と、このＣＣＤ１の出力段に配置されたＡＤ変換
器２、色処理回路３、ＤＡ変換器４が設けられている。
さらに画像処理ブロックＡには、ＣＣＤ１に読み出しク
ロックを供給するタイミング発生器（ＴＧ）１５、及び
色処理回路３からのＲＧＢ画像データを記憶するメモリ
ー６が設けられており、タイミング発生器１５は発振回
路１６を内蔵している。
【００１３】表示回路ブロックＢには、ＤＡ変換器４か
らデータを後述する液晶表示装置１４に合ったデータに
変換するγ回路８、及び該γ回路８からの信号を交流化
する反転回路９が設けられている。表示モジュールＣに
は、ソースドライバ１７とゲートドライバ１３、及び液
晶表示装置（ＬＣＤ）１４が設けられている。
らデータを後述する液晶表示装置１４に合ったデータに
変換するγ回路８、及び該γ回路８からの信号を交流化
する反転回路９が設けられている。表示モジュールＣに
は、ソースドライバ１７とゲートドライバ１３、及び液
晶表示装置（ＬＣＤ）１４が設けられている。
【００１４】ソースドライバ１７は、図２に示すよう
に、タイミング発生回路１７ａと、サンプリング回路１
７ｂ、及び液晶駆動回路１７ｃで構成されている。タイ
ミング発生回路１７ａは、画像処理ブロックＡのタイミ
ング発生器１５からクロックＣＫを供給されて動作し、
ゲートドライバ１３の制御信号を発生するとともにサン
プリング回路１７ｂを同期信号を供給する。サンプリン
グ回路１７ｂは、タイミング発生回路１７ａからの信号
に同期して動作し、反転回路９から与えられるＲＧＢの
画像データをサンプリングして、液晶駆動回路１７ｃに
供給する。そして、この液晶駆動回路１７ｃの出力であ
るＬＣＤデータ印加電圧が、ゲートドライバ１３により
選択された表示装置１４の画素電極に印加されるように
構成されている。
に、タイミング発生回路１７ａと、サンプリング回路１
７ｂ、及び液晶駆動回路１７ｃで構成されている。タイ
ミング発生回路１７ａは、画像処理ブロックＡのタイミ
ング発生器１５からクロックＣＫを供給されて動作し、
ゲートドライバ１３の制御信号を発生するとともにサン
プリング回路１７ｂを同期信号を供給する。サンプリン
グ回路１７ｂは、タイミング発生回路１７ａからの信号
に同期して動作し、反転回路９から与えられるＲＧＢの
画像データをサンプリングして、液晶駆動回路１７ｃに
供給する。そして、この液晶駆動回路１７ｃの出力であ
るＬＣＤデータ印加電圧が、ゲートドライバ１３により
選択された表示装置１４の画素電極に印加されるように
構成されている。
【００１５】かかる構成において、画像処理ブロックＡ
では前述と同様にして、ＣＣＤ１により被写体の画像デ
ータを蓄積し、タイミング発生器１５よりの読み出しク
ロックにて、ＣＣＤ１のデータを読み出し、ＡＤ変換器
２によりデジタルデータに変換した後、色処理回路３に
よりＲＧＢの画像データに変換し、メモリー６に記憶す
るとともに、ＤＡ変換器４によりアナログ変換する。こ
のとき、タイミング発生器１５は内蔵した発振回路１６
により、ＣＣＤ１の画素数に対応した周波数で発振し、
ＣＣＤ１の読み出しクロックを供給する。また、ＡＤ変
換器２及び色処理回路３への制御信号や表示回路ブロッ
クＢへの同期信号Ｃ−ＳＹＮＣ、及び前記タイミング発
生回路１７ａへのクロックＣＫも発振回路１６で作成さ
れる。
では前述と同様にして、ＣＣＤ１により被写体の画像デ
ータを蓄積し、タイミング発生器１５よりの読み出しク
ロックにて、ＣＣＤ１のデータを読み出し、ＡＤ変換器
２によりデジタルデータに変換した後、色処理回路３に
よりＲＧＢの画像データに変換し、メモリー６に記憶す
るとともに、ＤＡ変換器４によりアナログ変換する。こ
のとき、タイミング発生器１５は内蔵した発振回路１６
により、ＣＣＤ１の画素数に対応した周波数で発振し、
ＣＣＤ１の読み出しクロックを供給する。また、ＡＤ変
換器２及び色処理回路３への制御信号や表示回路ブロッ
クＢへの同期信号Ｃ−ＳＹＮＣ、及び前記タイミング発
生回路１７ａへのクロックＣＫも発振回路１６で作成さ
れる。
【００１６】一方、色処理回路３により処理されＤＡ変
換器４によりＤＡ変換されたＲＧＢの画像データは、γ
回路８に入力されて液晶表示装置１４に合ったデータに
処理され、交流駆動のため反転回路９で信号が交流化さ
れる。この交流化された画像データは、液晶表示装置１
４の信号線を駆動するソースドライバ１７に供給され
る。このソースドライバ１７からの出力は、走査線を駆
動するゲートドライバ１３により選択された液晶表示装
置１４の画素電極へ選択的に印加される。
換器４によりＤＡ変換されたＲＧＢの画像データは、γ
回路８に入力されて液晶表示装置１４に合ったデータに
処理され、交流駆動のため反転回路９で信号が交流化さ
れる。この交流化された画像データは、液晶表示装置１
４の信号線を駆動するソースドライバ１７に供給され
る。このソースドライバ１７からの出力は、走査線を駆
動するゲートドライバ１３により選択された液晶表示装
置１４の画素電極へ選択的に印加される。
【００１７】すなわち、ゲートドライバ１３はタイミン
グ発生器１７ａからの制御信号に同期して液晶表示装置
１４の走査線を駆動し、この走査線の駆動に伴って選択
された液晶表示装置１４の画素電極に、サンプリング回
路１７ｂからの入力に同期して液晶駆動回路１７ｃから
発生したＬＣＤデータ印加電圧が印加される。これによ
り、液晶表示装置１４には、ＣＣＤ１により撮像された
被写体の画像が表示される。
グ発生器１７ａからの制御信号に同期して液晶表示装置
１４の走査線を駆動し、この走査線の駆動に伴って選択
された液晶表示装置１４の画素電極に、サンプリング回
路１７ｂからの入力に同期して液晶駆動回路１７ｃから
発生したＬＣＤデータ印加電圧が印加される。これによ
り、液晶表示装置１４には、ＣＣＤ１により撮像された
被写体の画像が表示される。
【００１８】ここで、タイミング発生回路１７ａは、表
示モジュールＣのソースドライバ１７に内蔵されている
ことから、従来のように表示回路ブロックＢにタイミン
グ発生ＬＳＩ及びＰＬＬ発振回路等を配置する必要はな
い。よって、表示回路ブロックにこれらの実装面積を確
保する必要がなく、その結果基板を小型化して撮像装置
の小型化を促進することができる。
示モジュールＣのソースドライバ１７に内蔵されている
ことから、従来のように表示回路ブロックＢにタイミン
グ発生ＬＳＩ及びＰＬＬ発振回路等を配置する必要はな
い。よって、表示回路ブロックにこれらの実装面積を確
保する必要がなく、その結果基板を小型化して撮像装置
の小型化を促進することができる。
【００１９】また、タイミング発生回路１７ａが表示モ
ジュールＣ側に配置されることから、表示回路ブロック
Ｂと表示モジュールＣとの間に必要な制御信号線が減少
し、表示回路ブロックＢからの表示制御信号がＦＰＣ及
びパネル上の配線で引き回されることもない。よって、
製造工程の短縮化及びコストの低減を図ることができる
のみならず、表示モジュールＣへ伝達される信号が遅延
したり、遅延量が信号間でばらついてしまうこともな
く、液晶表示装置１４の表示性能を向上させることがで
きる。
ジュールＣ側に配置されることから、表示回路ブロック
Ｂと表示モジュールＣとの間に必要な制御信号線が減少
し、表示回路ブロックＢからの表示制御信号がＦＰＣ及
びパネル上の配線で引き回されることもない。よって、
製造工程の短縮化及びコストの低減を図ることができる
のみならず、表示モジュールＣへ伝達される信号が遅延
したり、遅延量が信号間でばらついてしまうこともな
く、液晶表示装置１４の表示性能を向上させることがで
きる。
【００２０】
【発明の効果】以上説明したように本発明は、撮像素子
及びタイミング発生器を備えた画像処理ブロックと、こ
の画像処理ブロックからの画像データを処理する表示回
路ブロックと、この表示回路ブロックからの画像データ
に基づき画像を表示する液晶表示装置を備えた表示モジ
ュールとを有する撮像装置において、前記表示モジュー
ルに、前記液晶表示装置の表示制御に要するタイミング
信号を発生する制御信号発生手段を設けるようにした。
よって、従来のように表示回路ブロックにタイミング発
生ＬＳＩやＰＬＬ発振回路等を配置する必要がなく、表
示回路ブロックにこれらの実装面積を確保する必要がな
く、その結果基板を小型化して撮像装置の小型化を促進
することができる。また、表示回路ブロックと表示モジ
ュールとの間に必要な制御信号線が減少し、表示回路ブ
ロックからの表示制御信号がＦＰＣ及びパネル上の配線
で引き回されることもない。よって、製造工程の短縮化
及びコストの低減を図ることができるのみならず、表示
モジュールへ伝達される信号が遅延したり、遅延量が信
号間でばらついてしまうこともなく、液晶表示装置の表
示性能を向上させることができる。
及びタイミング発生器を備えた画像処理ブロックと、こ
の画像処理ブロックからの画像データを処理する表示回
路ブロックと、この表示回路ブロックからの画像データ
に基づき画像を表示する液晶表示装置を備えた表示モジ
ュールとを有する撮像装置において、前記表示モジュー
ルに、前記液晶表示装置の表示制御に要するタイミング
信号を発生する制御信号発生手段を設けるようにした。
よって、従来のように表示回路ブロックにタイミング発
生ＬＳＩやＰＬＬ発振回路等を配置する必要がなく、表
示回路ブロックにこれらの実装面積を確保する必要がな
く、その結果基板を小型化して撮像装置の小型化を促進
することができる。また、表示回路ブロックと表示モジ
ュールとの間に必要な制御信号線が減少し、表示回路ブ
ロックからの表示制御信号がＦＰＣ及びパネル上の配線
で引き回されることもない。よって、製造工程の短縮化
及びコストの低減を図ることができるのみならず、表示
モジュールへ伝達される信号が遅延したり、遅延量が信
号間でばらついてしまうこともなく、液晶表示装置の表
示性能を向上させることができる。
【００２１】また、制御信号発生手段を、液晶表示装置
の信号線を駆動するソースドライバに内蔵するようにし
たことから、制御信号発生手段を設けることに起因する
表示モジュールの大型化を抑制することができ、制御信
号発生手段の駆動用クロックを、画像処理ブロックより
供給するようにしたことから、制御信号発生手段を表示
モジュールに設けても装置全体の同期を維持することが
できる。
の信号線を駆動するソースドライバに内蔵するようにし
たことから、制御信号発生手段を設けることに起因する
表示モジュールの大型化を抑制することができ、制御信
号発生手段の駆動用クロックを、画像処理ブロックより
供給するようにしたことから、制御信号発生手段を表示
モジュールに設けても装置全体の同期を維持することが
できる。
【００２２】
【図１】本発明の一実施の形態を示すブロック回路図で
ある。
ある。
【図２】同実施の形態のソースドライバの構成を示すブ
ロック図である。
ロック図である。
【図３】従来の撮像装置を示すブロック図である。
【図４】同撮像装置における発振回路を示すブロック図
である。
である。
Ａ 画像処理ブロック Ｂ 表示回路ブロック Ｃ 表示モジュール １ ＣＣＤ １４ 液晶表示装置 １７ ソースドライバ １７ａ タイミング発生回路
Claims (3)
- 【請求項１】 撮像素子とこの撮像素子を制御するクロ
ックを生成するタイミング発生器とを備えた画像処理ブ
ロックと、この画像処理ブロックから前記クロックに同
期して出力される画像データを処理する表示回路ブロッ
クと、この表示回路ブロックから出力される画像データ
に基づき画像を表示する液晶表示装置を備えた表示モジ
ュールとを有する撮像装置において、 前記表示モジュールに、前記液晶表示装置の表示制御に
要するタイミング信号を発生する制御信号発生手段を設
けたことを特徴とする撮像装置。 - 【請求項２】 前記制御信号発生手段を、前記液晶表示
装置の信号線を駆動するソースドライバに内蔵したこと
を特徴とする請求項１記載の撮像装置。 - 【請求項３】 前記制御信号発生手段の駆動用クロック
を、前記画像処理ブロックより供給するようにしたこと
を特徴とする請求項１又は２記載の撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368560A JPH11196353A (ja) | 1997-12-26 | 1997-12-26 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368560A JPH11196353A (ja) | 1997-12-26 | 1997-12-26 | 撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11196353A true JPH11196353A (ja) | 1999-07-21 |
Family
ID=18492145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9368560A Pending JPH11196353A (ja) | 1997-12-26 | 1997-12-26 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11196353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9430051B2 (en) | 2003-04-30 | 2016-08-30 | Microsoft Technology Licensing, Llc | Keyboard with input-sensitive display device |
| CN109917170A (zh) * | 2019-04-04 | 2019-06-21 | 西南交通大学 | 一种单相脉冲整流器无锁相环的dq电流检测方法 |
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1997
- 1997-12-26 JP JP9368560A patent/JPH11196353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9430051B2 (en) | 2003-04-30 | 2016-08-30 | Microsoft Technology Licensing, Llc | Keyboard with input-sensitive display device |
| CN109917170A (zh) * | 2019-04-04 | 2019-06-21 | 西南交通大学 | 一种单相脉冲整流器无锁相环的dq电流检测方法 |
| CN109917170B (zh) * | 2019-04-04 | 2020-03-10 | 西南交通大学 | 一种单相脉冲整流器无锁相环的dq电流检测方法 |
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