JPH11186262A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11186262A JPH11186262A JP34795097A JP34795097A JPH11186262A JP H11186262 A JPH11186262 A JP H11186262A JP 34795097 A JP34795097 A JP 34795097A JP 34795097 A JP34795097 A JP 34795097A JP H11186262 A JPH11186262 A JP H11186262A
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- JP
- Japan
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- wiring circuit
- layer
- insulating film
- resist
- metal layer
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Abstract
(57)【要約】
【課題】 多層配線構造を実現するに際し、Ｃｕを層間
接続電極となしまた、望むなら配線回路として使うこと
を可能にした、生産性の良い且つコロジオンを防止した
製造方法に関する。 【解決手段】 多層配線構造を有するＩＣの層間接続の
方法において、Ａｌの第１層配線回路２を設ける工程
と、層間絶縁膜３を設けた後穿孔してスルーホールを設
けてＡｌの第１層配線回路を露出させる工程と、層間絶
縁膜の全面にＡｌのシートメタル層５を設ける工程と、
このシートメタル上の所望の位置に層間接続電極７や第
２層配線回路８の予定領域を露出して他はレジストで覆
ってしまう工程と、Ｃｕの電気鍍金により鍍金金属層を
設けた後レジスト層６を剥離する工程と、レジストの剥
離によって遮断部に露出したシートメタル層５を除去し
て層間接続電極７と第２層配線回路８とを電気的に分離
する工程とで構成される半導体装置の製造方法。
接続電極となしまた、望むなら配線回路として使うこと
を可能にした、生産性の良い且つコロジオンを防止した
製造方法に関する。 【解決手段】 多層配線構造を有するＩＣの層間接続の
方法において、Ａｌの第１層配線回路２を設ける工程
と、層間絶縁膜３を設けた後穿孔してスルーホールを設
けてＡｌの第１層配線回路を露出させる工程と、層間絶
縁膜の全面にＡｌのシートメタル層５を設ける工程と、
このシートメタル上の所望の位置に層間接続電極７や第
２層配線回路８の予定領域を露出して他はレジストで覆
ってしまう工程と、Ｃｕの電気鍍金により鍍金金属層を
設けた後レジスト層６を剥離する工程と、レジストの剥
離によって遮断部に露出したシートメタル層５を除去し
て層間接続電極７と第２層配線回路８とを電気的に分離
する工程とで構成される半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ファインパターン
を有する半導体装置の配線の製造方法に関する。就中、
多層配線構造を有する半導体装置のスルーホール中に埋
め込まれた層間接続電極を中心として上下層の配線回路
などに係わるものであって、銅の電気鍍金法を用いてエ
ッチングのない即ちエッチングに起因するコロジオンに
よる信頼性の低下を防止し、マイグレーションに強い銅
の配線を可能ならしめ、且つ、生産性の良い製造方法を
提案するものである。
を有する半導体装置の配線の製造方法に関する。就中、
多層配線構造を有する半導体装置のスルーホール中に埋
め込まれた層間接続電極を中心として上下層の配線回路
などに係わるものであって、銅の電気鍍金法を用いてエ
ッチングのない即ちエッチングに起因するコロジオンに
よる信頼性の低下を防止し、マイグレーションに強い銅
の配線を可能ならしめ、且つ、生産性の良い製造方法を
提案するものである。
【０００２】
【従来の技術】従来、多層配線を施した半導体装置にお
いて、ファインパターン化してくるに従って、マイグレ
ーションの症状が頻繁に起こってきた。これを防止する
ために基本的にスパッター技術とフォトリソ技術と、配
線回路に使用する材料の開発が進められてきた。その結
果、Ｃｕは抵抗率が低いし配線材料としては、高い特性
を持っており、マイグレーションには効果的であること
が判ってきた。しかしながら、エッチングの難しさやバ
リアー膜の必要性から加工しやすいＡｌが用いられ、実
用化が進んでいなかった。又、純Ｃｕは必ずしも必要で
はなく、マイグレーションには、Ｃｕをいくらか含んだ
合金でよいことも判明して、ＡｌＣｕやＡｌＳｉＣｕな
どが先行して実用化された。
いて、ファインパターン化してくるに従って、マイグレ
ーションの症状が頻繁に起こってきた。これを防止する
ために基本的にスパッター技術とフォトリソ技術と、配
線回路に使用する材料の開発が進められてきた。その結
果、Ｃｕは抵抗率が低いし配線材料としては、高い特性
を持っており、マイグレーションには効果的であること
が判ってきた。しかしながら、エッチングの難しさやバ
リアー膜の必要性から加工しやすいＡｌが用いられ、実
用化が進んでいなかった。又、純Ｃｕは必ずしも必要で
はなく、マイグレーションには、Ｃｕをいくらか含んだ
合金でよいことも判明して、ＡｌＣｕやＡｌＳｉＣｕな
どが先行して実用化された。
【０００３】従来のＣｕを用いた多層配線の配線回路の
製造方法について図４〜図５を参照して説明する。図４
の（Ａ）に示す通り、半導体基板１１上に設けられた第
１層配線回路１２が配置され、これを含む半導体基板全
体を覆って、層間絶縁膜１３が設けられる。次いで上記
層間絶縁膜１３に穿孔して前記第１層配線回路１２の所
望の部分を露出するスルーホール１４を設ける。図４の
（Ｂ）で示す通りスルーホールを含む層間絶縁膜及び第
１層配線回路の露出部は、スパッターで付着された層間
接続金属１５覆われ、その後図５の（Ａ）に示す通り、
層間接続電極となる位置或いは希望するなら第２層配線
回路が所望の形状となるように写真喰刻法によるレジス
ト１６が設けられる。最終的には図５の（Ｂ）に示すよ
うに、前述の通りレジストを耐エッチング材料としてエ
ッチングを行って選択的エッチングを行い、その後レジ
ストを除去して層間接続金属は層間接続電極１７と第２
層配線回路１８となる。
製造方法について図４〜図５を参照して説明する。図４
の（Ａ）に示す通り、半導体基板１１上に設けられた第
１層配線回路１２が配置され、これを含む半導体基板全
体を覆って、層間絶縁膜１３が設けられる。次いで上記
層間絶縁膜１３に穿孔して前記第１層配線回路１２の所
望の部分を露出するスルーホール１４を設ける。図４の
（Ｂ）で示す通りスルーホールを含む層間絶縁膜及び第
１層配線回路の露出部は、スパッターで付着された層間
接続金属１５覆われ、その後図５の（Ａ）に示す通り、
層間接続電極となる位置或いは希望するなら第２層配線
回路が所望の形状となるように写真喰刻法によるレジス
ト１６が設けられる。最終的には図５の（Ｂ）に示すよ
うに、前述の通りレジストを耐エッチング材料としてエ
ッチングを行って選択的エッチングを行い、その後レジ
ストを除去して層間接続金属は層間接続電極１７と第２
層配線回路１８となる。
【０００４】
【発明が解決しようとする課題】上述した方法であれ
ば、材料として第１層配線回路１２は、ＴｉＴｉＮを両
側に挟んだＡｌで構成され、層間接続金属層１５はＷを
下に敷いたＣｕを連続スパッターして得られる。この連
続スパッターは真空中から取り出すことなくＡｌやＣｕ
の成膜が出来るので、表面状態特に酸化などの問題は少
ないが、工業としては重要な作業効率が悪いと言う欠点
ある。スパッターは真空系の中で行われるため真空装置
の有する欠点を持っており、操作系の煩雑さに加えて準
備作業に時間が掛かることと、装置の限定された大きさ
にチャージ出来るウエーファーの枚数が頗る少ない事な
どにより、生産性特にスループットが低い欠点を有して
いた。
ば、材料として第１層配線回路１２は、ＴｉＴｉＮを両
側に挟んだＡｌで構成され、層間接続金属層１５はＷを
下に敷いたＣｕを連続スパッターして得られる。この連
続スパッターは真空中から取り出すことなくＡｌやＣｕ
の成膜が出来るので、表面状態特に酸化などの問題は少
ないが、工業としては重要な作業効率が悪いと言う欠点
ある。スパッターは真空系の中で行われるため真空装置
の有する欠点を持っており、操作系の煩雑さに加えて準
備作業に時間が掛かることと、装置の限定された大きさ
にチャージ出来るウエーファーの枚数が頗る少ない事な
どにより、生産性特にスループットが低い欠点を有して
いた。
【０００５】更に、従来方法について、成膜された層間
接続金属層１５をドライエッチして層間接続電極１７や
第２層配線回路１８を得るときに生ずる欠点について説
明する。ここでは、層間接続金属層１５にレジストを付
着して、希望する残される領域にレジスト１６を残し
て、ドライエッチャーの中にセットされる。ここでも上
記した通り、真空系の装置の持つ欠点を一般的に有する
ことは、当然のことであり、やはり生産性が悪いことに
なってしまう。その上、エッチングガスとしてＨＣｌ，
ＣＣｌ４，ＢＣｌ３等を使用することからウエーファー
の表面にＣｌあるいはＣｌ＋となり得るエッチングの残
滓を持って空気中に曝されることになる。これがコロジ
オンの現象を示す元となる不具合であり、よく水に溶け
ることから適切な水洗を行うしか工業的に上手い手はな
い。しかしながらこの水洗に注意して作業を行い初期不
良として現れない程度にＣｌが除去できたとしても微量
残滓が信頼性に影響を与えることになってしまう。
接続金属層１５をドライエッチして層間接続電極１７や
第２層配線回路１８を得るときに生ずる欠点について説
明する。ここでは、層間接続金属層１５にレジストを付
着して、希望する残される領域にレジスト１６を残し
て、ドライエッチャーの中にセットされる。ここでも上
記した通り、真空系の装置の持つ欠点を一般的に有する
ことは、当然のことであり、やはり生産性が悪いことに
なってしまう。その上、エッチングガスとしてＨＣｌ，
ＣＣｌ４，ＢＣｌ３等を使用することからウエーファー
の表面にＣｌあるいはＣｌ＋となり得るエッチングの残
滓を持って空気中に曝されることになる。これがコロジ
オンの現象を示す元となる不具合であり、よく水に溶け
ることから適切な水洗を行うしか工業的に上手い手はな
い。しかしながらこの水洗に注意して作業を行い初期不
良として現れない程度にＣｌが除去できたとしても微量
残滓が信頼性に影響を与えることになってしまう。
【０００６】本発明は層間接続電極と、希望するなら第
２層配線回路とを生産性良く、コロジオンなど信頼性に
関する重大な欠点を除去するＣｕのドライエッチングを
省いた製造方法を実現するものである。
２層配線回路とを生産性良く、コロジオンなど信頼性に
関する重大な欠点を除去するＣｕのドライエッチングを
省いた製造方法を実現するものである。
【０００７】
【課題を解決するための手段】本発明は上述した従来の
方法に比べて二つの重要な欠点を排除した製造方法にあ
り、第１層配線回路を設ける工程と、その上を覆って層
間絶縁膜を設け次いで第１層配線回路の一部を露出した
スルーホールを作る工程と、スルーホール側面と第１層
配線回路の露出部と実質的に残りの層間絶縁膜を覆って
シートメタル層を配置する工程と、所望のパターンに形
成できるようにレジスト層を残す工程と、レジストによ
って付着されない部分を有する鍍金によるＣｕ鍍金層を
設ける工程と、レジスト層を除去した後エッチングを行
って露出したシートメタル層を除去することによって達
成している。
方法に比べて二つの重要な欠点を排除した製造方法にあ
り、第１層配線回路を設ける工程と、その上を覆って層
間絶縁膜を設け次いで第１層配線回路の一部を露出した
スルーホールを作る工程と、スルーホール側面と第１層
配線回路の露出部と実質的に残りの層間絶縁膜を覆って
シートメタル層を配置する工程と、所望のパターンに形
成できるようにレジスト層を残す工程と、レジストによ
って付着されない部分を有する鍍金によるＣｕ鍍金層を
設ける工程と、レジスト層を除去した後エッチングを行
って露出したシートメタル層を除去することによって達
成している。
【０００８】
【発明の実施の形態】図１の（Ａ）（Ｂ）、図２の
（Ａ）（Ｂ）及び図３の（Ａ）（Ｂ）を用いて本発明を
詳細に説明する。本発明は、半導体基板内１に組み込ま
れた回路素子や、所望の電気特性を得るために結線され
た第１層配線回路２を設ける。その後にこの半導体基板
１の全体を覆って層間絶縁膜３を設け、更に第１層配線
回路２の所望箇所を露出したスルーホール４を設ける
（図１のＡ）。特殊な場合を除いて、この配線回路２が
作られる工程では全ての回路素子は半導体基板１内に組
み込まれているので、それらの電気的分離のために、半
導体基板１の表面に設けられた絶縁膜上に設けられてい
る事はいうまでもない。また、多層配線は、ＩＣにおい
てパターンとしてスケーリングの法則から外れてしまう
ケースが多いことから、相対的に面積を多く必要とする
ので２層以上に形成され、この工程の後にも配線回路は
設けられる。このため層間絶縁膜と称される主として各
隣接層間における絶縁を目的とした膜が設けられ当然、
層間絶縁膜３に穿孔したスルーホール４を設けて上下層
が電気的に接続される段取りが行われる。ここで具体的
数値を述べると第１層配線回路はバリアーメタルとキャ
ップメタルでサンドイッチにされたＡｌで構成されてお
り、その厚さは合計０．８μｍである。層間絶縁膜の厚
さは１．２μｍ、スルーホールの大きさは０．７５μｍ
角である。
（Ａ）（Ｂ）及び図３の（Ａ）（Ｂ）を用いて本発明を
詳細に説明する。本発明は、半導体基板内１に組み込ま
れた回路素子や、所望の電気特性を得るために結線され
た第１層配線回路２を設ける。その後にこの半導体基板
１の全体を覆って層間絶縁膜３を設け、更に第１層配線
回路２の所望箇所を露出したスルーホール４を設ける
（図１のＡ）。特殊な場合を除いて、この配線回路２が
作られる工程では全ての回路素子は半導体基板１内に組
み込まれているので、それらの電気的分離のために、半
導体基板１の表面に設けられた絶縁膜上に設けられてい
る事はいうまでもない。また、多層配線は、ＩＣにおい
てパターンとしてスケーリングの法則から外れてしまう
ケースが多いことから、相対的に面積を多く必要とする
ので２層以上に形成され、この工程の後にも配線回路は
設けられる。このため層間絶縁膜と称される主として各
隣接層間における絶縁を目的とした膜が設けられ当然、
層間絶縁膜３に穿孔したスルーホール４を設けて上下層
が電気的に接続される段取りが行われる。ここで具体的
数値を述べると第１層配線回路はバリアーメタルとキャ
ップメタルでサンドイッチにされたＡｌで構成されてお
り、その厚さは合計０．８μｍである。層間絶縁膜の厚
さは１．２μｍ、スルーホールの大きさは０．７５μｍ
角である。
【０００９】次に、層間絶縁膜３の上面、スルーホール
４の側面、スルーホールによって部分的に露出された第
１層配線回路２の一部分を覆ってシートメタル層５を付
着する（図１のＢ）。シートメタル層５はＡｌのスパッ
ターによって準備される。これは全体の導通を目的とす
るものであって薄くても厚くても本質的な問題はない
が、本発明の例では第１層配線回路２より薄い０．２５
μｍを採用している。
４の側面、スルーホールによって部分的に露出された第
１層配線回路２の一部分を覆ってシートメタル層５を付
着する（図１のＢ）。シートメタル層５はＡｌのスパッ
ターによって準備される。これは全体の導通を目的とす
るものであって薄くても厚くても本質的な問題はない
が、本発明の例では第１層配線回路２より薄い０．２５
μｍを採用している。
【００１０】この後は、図２の（Ａ）（Ｂ）に示すよう
に層間接続電極７となる部分と、希望するなら第２層配
線回路８となる部分は露出しているようにレジスト層６
を配置して、Ｃｕの電気鍍金を行う。その後は、図３の
（Ａ）（Ｂ）に示す通りレジスト６を除去して遮断部９
となし、ウエットエッチングして遮断部９に露出してい
たシートメタル層５の不要部を除去する。
に層間接続電極７となる部分と、希望するなら第２層配
線回路８となる部分は露出しているようにレジスト層６
を配置して、Ｃｕの電気鍍金を行う。その後は、図３の
（Ａ）（Ｂ）に示す通りレジスト６を除去して遮断部９
となし、ウエットエッチングして遮断部９に露出してい
たシートメタル層５の不要部を除去する。
【００１１】ここに層間接続電極７及び第２層配線回路
８となる鍍金金属層は１．１μｍに設計されたし、両者
を離間する遮断部９の距離は、０．８μｍに設計され
た。又鍍金に関しては、硫酸銅と表面活性剤で主として
構成される電気鍍金液に投入されて、１４０ｍＡの電流
を流し約６．５分だけ鍍金して純Ｃｕの鍍金層を１．１
μｍを得た。レジスト除去については従来より使用され
ている化学的なレジスト除去液を用いた。更に、最終工
程における遮断部９に露出したシートメタル層はレジス
トの現像液ＮＭＤ−３を使用した。
８となる鍍金金属層は１．１μｍに設計されたし、両者
を離間する遮断部９の距離は、０．８μｍに設計され
た。又鍍金に関しては、硫酸銅と表面活性剤で主として
構成される電気鍍金液に投入されて、１４０ｍＡの電流
を流し約６．５分だけ鍍金して純Ｃｕの鍍金層を１．１
μｍを得た。レジスト除去については従来より使用され
ている化学的なレジスト除去液を用いた。更に、最終工
程における遮断部９に露出したシートメタル層はレジス
トの現像液ＮＭＤ−３を使用した。
【００１２】上記製造方法の説明では、シートメタル層
５としてＡｌのみを説明したが、このＡｌ層の機能は第
一にウエーファー１の一電極となすものであり、第二に
Ｃｕが層間絶縁膜３を通過して半導体基板にまで到達し
ないようにするバリアーメタルとしての効果も持たせて
いるのである。従って、必ずしもＡｌのみに限定される
ものではなく、ＣｒやＮｉでも十分利用することが可能
であることを確認した。更には、シートメタル層は純粋
に前記したＡｌ，Ｃｒ，Ｎｉだけでなく各々がバリアー
メタルやキャップメタルを持っていても良い。
５としてＡｌのみを説明したが、このＡｌ層の機能は第
一にウエーファー１の一電極となすものであり、第二に
Ｃｕが層間絶縁膜３を通過して半導体基板にまで到達し
ないようにするバリアーメタルとしての効果も持たせて
いるのである。従って、必ずしもＡｌのみに限定される
ものではなく、ＣｒやＮｉでも十分利用することが可能
であることを確認した。更には、シートメタル層は純粋
に前記したＡｌ，Ｃｒ，Ｎｉだけでなく各々がバリアー
メタルやキャップメタルを持っていても良い。
【００１３】レジスト除去にはＯ２ガスによるアッシン
グを選んでも良いがＣｕの酸化を防止することに注意し
なければならない。しかし、除去液や現像液を用いた方
が簡単なようであり、要するに半導体工業で都合の悪い
不純物を含まないものであれば経済性とのバランスが重
要である。
グを選んでも良いがＣｕの酸化を防止することに注意し
なければならない。しかし、除去液や現像液を用いた方
が簡単なようであり、要するに半導体工業で都合の悪い
不純物を含まないものであれば経済性とのバランスが重
要である。
【００１４】
【発明の効果】本発明によれば、最初に述べた生産性に
問題があるという点については、Ｃｕがスパッターから
鍍金に変わったことによりチャージ枚数が数十倍も違い
単純な工数は十分に低下したし、真空系の装置を使う回
数が少ないのでメンテナンスの人員、経費などの低下に
寄与した。更には、最も問題であったＣｕのドライエッ
チが不要としたので、前記したようにＣｌ等の進入のチ
ャンスが無くコロジオンによるＡｌの腐食は、その原因
によるものは当然なくなったし、Ｃｌを除去する目的の
後処理の水洗も必要なくなった。
問題があるという点については、Ｃｕがスパッターから
鍍金に変わったことによりチャージ枚数が数十倍も違い
単純な工数は十分に低下したし、真空系の装置を使う回
数が少ないのでメンテナンスの人員、経費などの低下に
寄与した。更には、最も問題であったＣｕのドライエッ
チが不要としたので、前記したようにＣｌ等の進入のチ
ャンスが無くコロジオンによるＡｌの腐食は、その原因
によるものは当然なくなったし、Ｃｌを除去する目的の
後処理の水洗も必要なくなった。
【００１５】本発明は、Ｃｕのエッチングに適したガス
又はエッチャントが存在しないという現実を、旧来から
あった鍍金という完成された技術を使用して解決したも
のであり、マイグレーション防止など半導体工業の信頼
性向上の分野に寄与するところ大である。
又はエッチャントが存在しないという現実を、旧来から
あった鍍金という完成された技術を使用して解決したも
のであり、マイグレーション防止など半導体工業の信頼
性向上の分野に寄与するところ大である。
【図１】本発明を説明するための模式的断面図である。
【図２】本発明を説明するための模式的断面図である。
【図３】本発明を説明するための模式的断面図である。
【図４】従来例を説明するための模式的断面図である。
【図５】従来例を説明するための模式的断面図である。
Claims (1)
- 【請求項１】 半導体装置の多層配線における層間接続
部の埋め込み電極の製造方法において、半導体素子の所
望領域又は他の配線回路に接続された導電性金属よりな
る第１層配線回路を設ける工程と、前記第１層配線回路
を含む半導体表面を覆った層間絶縁膜を設ける工程と、
前記第１層配線回路の所望領域上の前記層間絶縁膜に穿
孔してスルーホールを設けて前記第１層配線回路に露出
部を設ける工程と、前記層間絶縁膜と前記第１層配線回
路の露出部とスルーホールの側壁部を覆ってシートメタ
ル層を設ける工程と、前記シートメタル層上の埋め込み
電極となる予定の位置及び必要に応じて第２層配線回路
となる予定の位置を露出してレジスト層を設ける工程
と、銅の電気鍍金によって前記スルーホールを埋め込ん
で生成された銅鍍金層を設ける工程と、前記レジスト層
を除去した後に前記シートメタル層を除去する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34795097A JPH11186262A (ja) | 1997-12-17 | 1997-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34795097A JPH11186262A (ja) | 1997-12-17 | 1997-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186262A true JPH11186262A (ja) | 1999-07-09 |
Family
ID=18393712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34795097A Pending JPH11186262A (ja) | 1997-12-17 | 1997-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015151581A (ja) * | 2014-02-14 | 2015-08-24 | 日立マクセル株式会社 | 電鋳品及びその製造方法 |
| US10115689B2 (en) | 2017-02-10 | 2018-10-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-12-17 JP JP34795097A patent/JPH11186262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015151581A (ja) * | 2014-02-14 | 2015-08-24 | 日立マクセル株式会社 | 電鋳品及びその製造方法 |
| US10115689B2 (en) | 2017-02-10 | 2018-10-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
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