JPH1117174A - Ｍｉｓ型トランジスタ素子のゲート電極及びその形成方法 - Google Patents
Ｍｉｓ型トランジスタ素子のゲート電極及びその形成方法Info
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- JPH1117174A JPH1117174A JP16376097A JP16376097A JPH1117174A JP H1117174 A JPH1117174 A JP H1117174A JP 16376097 A JP16376097 A JP 16376097A JP 16376097 A JP16376097 A JP 16376097A JP H1117174 A JPH1117174 A JP H1117174A
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Abstract
(57)【要約】
【課題】ゲート酸化膜の膜厚変化が生じることがなく、
しかも、ゲート酸化膜の特性あるいは膜質に劣化が生じ
ることを防止し得るＭＩＳ型トランジスタ素子のゲート
電極を提供する。 【解決手段】ＭＩＳ型トランジスタ素子のゲート電極
は、ゲート酸化膜１２上に、多結晶シリコン層１３、導
電性を有するハロゲン原子拡散抑制層２０、及び、高融
点金属又は高融点金属シリサイドから構成された導電層
１４が、順次積層されて成る。かかる導電層１４は、金
属元素及びハロゲン元素から構成された原料ガスを用い
たＣＶＤ法にて形成することが好ましい。
しかも、ゲート酸化膜の特性あるいは膜質に劣化が生じ
ることを防止し得るＭＩＳ型トランジスタ素子のゲート
電極を提供する。 【解決手段】ＭＩＳ型トランジスタ素子のゲート電極
は、ゲート酸化膜１２上に、多結晶シリコン層１３、導
電性を有するハロゲン原子拡散抑制層２０、及び、高融
点金属又は高融点金属シリサイドから構成された導電層
１４が、順次積層されて成る。かかる導電層１４は、金
属元素及びハロゲン元素から構成された原料ガスを用い
たＣＶＤ法にて形成することが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型トランジ
スタ素子のゲート電極及びその形成方法に関する。
スタ素子のゲート電極及びその形成方法に関する。
【０００２】
【従来の技術】従来、例えばＭＯＳ型トランジスタ素子
のゲート電極は、図２（Ｃ）に模式的な一部断面図を示
すように、シリコン半導体基板１１０の表面に形成され
たゲート酸化膜１１２の上に形成されており、不純物が
ドーピングされた多結晶シリコン層１１３と高融点金属
シリサイド層（例えばタングステンシリサイド層１１
４）とが積層されたポリサイド構造を有している。タン
グステンシリサイド層１１４は、スパッタ法にて形成さ
れる場合もあるが、一般には、ＷＦ6ガスを主に用いた
化学的気相堆積法（ＣＶＤ法）にて形成される。尚、参
照番号１１１は素子分離領域である。
のゲート電極は、図２（Ｃ）に模式的な一部断面図を示
すように、シリコン半導体基板１１０の表面に形成され
たゲート酸化膜１１２の上に形成されており、不純物が
ドーピングされた多結晶シリコン層１１３と高融点金属
シリサイド層（例えばタングステンシリサイド層１１
４）とが積層されたポリサイド構造を有している。タン
グステンシリサイド層１１４は、スパッタ法にて形成さ
れる場合もあるが、一般には、ＷＦ6ガスを主に用いた
化学的気相堆積法（ＣＶＤ法）にて形成される。尚、参
照番号１１１は素子分離領域である。
【０００３】
【発明が解決しようとする課題】しかしながら、図２の
（Ａ）に示すようにゲート酸化膜１１２上に成膜された
多結晶シリコン層１１３の上に、ＷＦ6ガスを主に用い
たＣＶＤ法にてタングステンシリサイド層１１４を形成
したとき（図２の（Ｂ）参照）、かかるタングステンシ
リサイド層１１４中には多量のフッ素原子が含まれる。
このフッ素原子は、ゲート電極形成後の各種の熱処理工
程において、多結晶シリコン層１１３を経由してゲート
酸化膜１１２中に拡散する。そして、フッ素原子は、還
元作用によってゲート酸化膜１１２を構成する酸化シリ
コン中の酸素原子と置き換わり、その結果、ゲート酸化
膜中にフッ素系のシリコン誘電膜が形成される。一方、
フッ素原子によって還元された酸素原子はシリコン半導
体基板１１０中に拡散し、ゲート酸化膜１１２とシリコ
ン半導体基板１１０の界面近傍におけるシリコン原子と
反応して、新たにシリコン酸化膜が形成される。
（Ａ）に示すようにゲート酸化膜１１２上に成膜された
多結晶シリコン層１１３の上に、ＷＦ6ガスを主に用い
たＣＶＤ法にてタングステンシリサイド層１１４を形成
したとき（図２の（Ｂ）参照）、かかるタングステンシ
リサイド層１１４中には多量のフッ素原子が含まれる。
このフッ素原子は、ゲート電極形成後の各種の熱処理工
程において、多結晶シリコン層１１３を経由してゲート
酸化膜１１２中に拡散する。そして、フッ素原子は、還
元作用によってゲート酸化膜１１２を構成する酸化シリ
コン中の酸素原子と置き換わり、その結果、ゲート酸化
膜中にフッ素系のシリコン誘電膜が形成される。一方、
フッ素原子によって還元された酸素原子はシリコン半導
体基板１１０中に拡散し、ゲート酸化膜１１２とシリコ
ン半導体基板１１０の界面近傍におけるシリコン原子と
反応して、新たにシリコン酸化膜が形成される。
【０００４】以上のように、ＷＦ6ガスを主に用いたＣ
ＶＤ法にてタングステンシリサイド層１１４を形成した
場合、ゲート酸化膜は、その膜厚が厚くなると共に、フ
ッ素系のシリコン誘電膜を含むために、特性あるいは膜
質の劣ったゲート酸化膜が形成されてしまうという問題
がある。
ＶＤ法にてタングステンシリサイド層１１４を形成した
場合、ゲート酸化膜は、その膜厚が厚くなると共に、フ
ッ素系のシリコン誘電膜を含むために、特性あるいは膜
質の劣ったゲート酸化膜が形成されてしまうという問題
がある。
【０００５】従って、本発明の目的は、ゲート酸化膜の
膜厚変化が生じることがなく、しかも、ゲート酸化膜の
特性あるいは膜質に劣化が生じることを防止し得るＭＩ
Ｓ型トランジスタ素子のゲート電極及びその形成方法を
提供することにある。
膜厚変化が生じることがなく、しかも、ゲート酸化膜の
特性あるいは膜質に劣化が生じることを防止し得るＭＩ
Ｓ型トランジスタ素子のゲート電極及びその形成方法を
提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＭＩＳ型トランジスタ素子のゲート電極
は、ゲート酸化膜上に、多結晶シリコン層、導電性を有
するハロゲン原子拡散抑制層、及び、高融点金属又は高
融点金属シリサイドから構成された導電層が、順次積層
されて成ることを特徴とする。
めの本発明のＭＩＳ型トランジスタ素子のゲート電極
は、ゲート酸化膜上に、多結晶シリコン層、導電性を有
するハロゲン原子拡散抑制層、及び、高融点金属又は高
融点金属シリサイドから構成された導電層が、順次積層
されて成ることを特徴とする。
【０００７】上記の目的を達成するための本発明のＭＩ
Ｓ型トランジスタ素子のゲート電極の形成方法は、ゲー
ト酸化膜上に多結晶シリコン層を成膜した後、該多結晶
シリコン層上に導電性を有するハロゲン原子拡散抑制層
を成膜し、次いで、金属元素及びハロゲン元素から構成
された原料ガスを用いた化学的気相堆積法にて該ハロゲ
ン原子拡散抑制層上に高融点金属又は高融点金属シリサ
イドから成る導電層を形成し、その後、導電層、ハロゲ
ン原子拡散抑制層、及び多結晶シリコン層をパターニン
グすることを特徴とする。
Ｓ型トランジスタ素子のゲート電極の形成方法は、ゲー
ト酸化膜上に多結晶シリコン層を成膜した後、該多結晶
シリコン層上に導電性を有するハロゲン原子拡散抑制層
を成膜し、次いで、金属元素及びハロゲン元素から構成
された原料ガスを用いた化学的気相堆積法にて該ハロゲ
ン原子拡散抑制層上に高融点金属又は高融点金属シリサ
イドから成る導電層を形成し、その後、導電層、ハロゲ
ン原子拡散抑制層、及び多結晶シリコン層をパターニン
グすることを特徴とする。
【０００８】本発明においては、ハロゲン原子拡散抑制
層を構成する材料として、窒化チタン（ＴｉＮ）、窒化
ジルコニウム（ＺｒＮ）、窒化ハフニウム（ＨｆＮ）、
窒化タンタル（ＴａＮ）等を例示することができるが、
中でも、窒化チタン（ＴｉＮ）を用いることが好まし
い。かかるハロゲン原子拡散抑制層は、例えばスパッタ
法等で代表されるＰＶＤ法や、ＣＶＤ法にて形成するこ
とができる。また、高融点金属から成る導電層を、例え
ば、タングステン、モリブデンから構成することができ
る。あるいは又、高融点金属シリサイドから成る導電層
を、例えば、タングステンシリサンド、モリブデンシリ
サイド、チタンシリサイド、タンタルシリサイドから構
成することができる。尚、高融点金属又は高融点金属シ
リサイドから構成された導電層は、金属元素及びハロゲ
ン元素（例えば、フッ素元素）から構成された原料ガス
を主に用いた化学的気相堆積法（ＣＶＤ法）にて形成す
ることが好ましい。この場合に、形成される導電層と、
使用すべき主たる原料ガスを以下の表１及び表２に例示
する。尚、高融点金属シリサイドから成る導電層を形成
する場合、ハロゲン原子拡散抑制層の上に多結晶シリコ
ン層を成膜し、かかる多結晶シリコン層上にＣＶＤ法に
て高融点金属を堆積させて多結晶シリコン層をシリサイ
ド化し、これによって高融点金属シリサイドから成る導
電層を形成することもできる。
層を構成する材料として、窒化チタン（ＴｉＮ）、窒化
ジルコニウム（ＺｒＮ）、窒化ハフニウム（ＨｆＮ）、
窒化タンタル（ＴａＮ）等を例示することができるが、
中でも、窒化チタン（ＴｉＮ）を用いることが好まし
い。かかるハロゲン原子拡散抑制層は、例えばスパッタ
法等で代表されるＰＶＤ法や、ＣＶＤ法にて形成するこ
とができる。また、高融点金属から成る導電層を、例え
ば、タングステン、モリブデンから構成することができ
る。あるいは又、高融点金属シリサイドから成る導電層
を、例えば、タングステンシリサンド、モリブデンシリ
サイド、チタンシリサイド、タンタルシリサイドから構
成することができる。尚、高融点金属又は高融点金属シ
リサイドから構成された導電層は、金属元素及びハロゲ
ン元素（例えば、フッ素元素）から構成された原料ガス
を主に用いた化学的気相堆積法（ＣＶＤ法）にて形成す
ることが好ましい。この場合に、形成される導電層と、
使用すべき主たる原料ガスを以下の表１及び表２に例示
する。尚、高融点金属シリサイドから成る導電層を形成
する場合、ハロゲン原子拡散抑制層の上に多結晶シリコ
ン層を成膜し、かかる多結晶シリコン層上にＣＶＤ法に
て高融点金属を堆積させて多結晶シリコン層をシリサイ
ド化し、これによって高融点金属シリサイドから成る導
電層を形成することもできる。
【０００９】
【表１】 高融点金属 原料ガス タングステン ＷＦ6 モリブデン ＭｏＦ6
【００１０】
【表２】 高融点金属シリサイド 原料ガス タングステンシリサイド ＷＦ6＋ＳｉＨ4 モリブデンシリサイド ＭｏＦ6＋ＳｉＨ4 チタンシリサイド ＴｉＦ4＋ＳｉＨ4 タンタルシリサイド ＴａＦ5＋ＳｉＨ4
【００１１】本発明におけるＭＩＳ型トランジスタ素子
として、構造上の分類からは、ＭＯＳ型ＦＥＴ、ＴＦＴ
（薄膜トランジスタ）、接合形ＦＥＴ（ＪＦＥＴ）等を
例示することができ、また、機能上の分類からは、ＤＲ
ＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ、強誘電体薄膜を利用した不揮
発性メモリセル（ＦＲＡＭ）等を例示することができ
る。
として、構造上の分類からは、ＭＯＳ型ＦＥＴ、ＴＦＴ
（薄膜トランジスタ）、接合形ＦＥＴ（ＪＦＥＴ）等を
例示することができ、また、機能上の分類からは、ＤＲ
ＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ、強誘電体薄膜を利用した不揮
発性メモリセル（ＦＲＡＭ）等を例示することができ
る。
【００１２】本発明においては、多結晶シリコン層と、
高融点金属又は高融点金属シリサイドから成る導電層と
の間に導電性を有するハロゲン原子拡散抑制層が形成さ
れているので、金属元素及びハロゲン元素（例えば、フ
ッ素元素）から構成された原料ガスを主に用いた化学的
気相堆積法にて導電層を形成したとき、導電層に含まれ
るハロゲン原子（例えば、フッ素原子）が、ゲート電極
形成後の各種の熱処理工程において、多結晶シリコン層
を経由してゲート酸化膜中に拡散することを効果的に抑
制することができる。
高融点金属又は高融点金属シリサイドから成る導電層と
の間に導電性を有するハロゲン原子拡散抑制層が形成さ
れているので、金属元素及びハロゲン元素（例えば、フ
ッ素元素）から構成された原料ガスを主に用いた化学的
気相堆積法にて導電層を形成したとき、導電層に含まれ
るハロゲン原子（例えば、フッ素原子）が、ゲート電極
形成後の各種の熱処理工程において、多結晶シリコン層
を経由してゲート酸化膜中に拡散することを効果的に抑
制することができる。
【００１３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００１４】［工程−１０］先ず、公知の方法でＬＯＣ
ＯＳ構造（あるいは、トレンチ構造）を有する素子分離
領域１１をシリコン半導体基板１０に形成した後、例え
ばパイロジェニック法等の通常の熱酸化法に基づき、シ
リコン半導体基板１０の表面に、例えば厚さ１０ｎｍの
ゲート酸化膜１２を形成する。次いで、公知のＣＶＤ法
にてゲート酸化膜１２上を含む全面に、不純物がドーピ
ングされた膜厚５０ｎｍの多結晶シリコン層１３を成膜
する。これによって、図１の（Ａ）に模式的な一部断面
図で示す構造を得ることができる。
ＯＳ構造（あるいは、トレンチ構造）を有する素子分離
領域１１をシリコン半導体基板１０に形成した後、例え
ばパイロジェニック法等の通常の熱酸化法に基づき、シ
リコン半導体基板１０の表面に、例えば厚さ１０ｎｍの
ゲート酸化膜１２を形成する。次いで、公知のＣＶＤ法
にてゲート酸化膜１２上を含む全面に、不純物がドーピ
ングされた膜厚５０ｎｍの多結晶シリコン層１３を成膜
する。これによって、図１の（Ａ）に模式的な一部断面
図で示す構造を得ることができる。
【００１５】［工程−２０］その後、全面に、以下の表
３に例示するスパッタ条件にて窒化チタン（ＴｉＮ）か
ら成る導電性を有するハロゲン原子拡散抑制層２０（よ
り具体的には、フッ素原子拡散抑制層）を成膜する（図
１の（Ｂ）参照）。
３に例示するスパッタ条件にて窒化チタン（ＴｉＮ）か
ら成る導電性を有するハロゲン原子拡散抑制層２０（よ
り具体的には、フッ素原子拡散抑制層）を成膜する（図
１の（Ｂ）参照）。
【００１６】
【表３】 ターゲット ：Ｔｉ プロセスガス：窒素ガス／アルゴンガス＝７０／２０sc
cm 圧力 ：０．４Ｐａ 成膜温度 ：２００゜Ｃ ＤＣパワー ：１２ｋＷ 膜厚 ：１０ｎｍ
cm 圧力 ：０．４Ｐａ 成膜温度 ：２００゜Ｃ ＤＣパワー ：１２ｋＷ 膜厚 ：１０ｎｍ
【００１７】［工程−３０］次に、金属元素及びハロゲ
ン元素から構成された原料ガスを主に用いた化学的気相
堆積法にて高融点金属から成る膜厚５０ｎｍの導電層１
４を全面に形成する。実施の形態においては、具体的に
は、導電層１４はタングステン（Ｗ）から成り、金属元
素及びハロゲン元素（実施の形態においては、より具体
的にはフッ素元素）から構成された原料ガスとしてＷＦ
6を用いた。化学的気相堆積法による形成条件を以下の
表４に例示する。こうして、図１の（Ｃ）に模式的な一
部断面図を示す構造を得ることができる。
ン元素から構成された原料ガスを主に用いた化学的気相
堆積法にて高融点金属から成る膜厚５０ｎｍの導電層１
４を全面に形成する。実施の形態においては、具体的に
は、導電層１４はタングステン（Ｗ）から成り、金属元
素及びハロゲン元素（実施の形態においては、より具体
的にはフッ素元素）から構成された原料ガスとしてＷＦ
6を用いた。化学的気相堆積法による形成条件を以下の
表４に例示する。こうして、図１の（Ｃ）に模式的な一
部断面図を示す構造を得ることができる。
【００１８】
【表４】 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ
【００１９】［工程−４０］その後、公知のドライエッ
チング法にて、タングステンから成る導電層１４、ハロ
ゲン原子拡散抑制層２０及び多結晶シリコン層１３をパ
ターニングし、ＭＩＳ型トランジスタ素子のゲート電極
を形成する（図１の（Ｄ）参照）。
チング法にて、タングステンから成る導電層１４、ハロ
ゲン原子拡散抑制層２０及び多結晶シリコン層１３をパ
ターニングし、ＭＩＳ型トランジスタ素子のゲート電極
を形成する（図１の（Ｄ）参照）。
【００２０】［工程−５０］その後、公知の方法で、Ｌ
ＤＤ構造を形成するための不純物イオン注入を行い、次
いで、ＳｉＯ2等の絶縁材料を全面に堆積させた後、か
かる絶縁材料を異方性ドライエッチングすることでサイ
ドウオールをゲート電極の側壁に形成し、ソース・ドレ
イン領域を形成するための不純物イオン注入を行い、イ
オン注入された不純物の活性化アニール処理を行う。そ
して、全面に層間絶縁層を形成した後、必要な箇所にコ
ンタクトホールを形成すると共に、層間絶縁層上に配線
を形成し、実施の形態においてはＭＯＳ型トランジスタ
素子を完成させる。
ＤＤ構造を形成するための不純物イオン注入を行い、次
いで、ＳｉＯ2等の絶縁材料を全面に堆積させた後、か
かる絶縁材料を異方性ドライエッチングすることでサイ
ドウオールをゲート電極の側壁に形成し、ソース・ドレ
イン領域を形成するための不純物イオン注入を行い、イ
オン注入された不純物の活性化アニール処理を行う。そ
して、全面に層間絶縁層を形成した後、必要な箇所にコ
ンタクトホールを形成すると共に、層間絶縁層上に配線
を形成し、実施の形態においてはＭＯＳ型トランジスタ
素子を完成させる。
【００２１】以上、本発明を、実施の形態に基づき説明
したが、本発明はこれに限定されるものではない。実施
の形態にて説明したＭＩＳ型トランジスタ素子の構造は
例示であり、適宜変更することができるし、各種の条件
も例示である。実施の形態においてはシリコン半導体基
板の表面にゲート酸化膜を形成したが、本発明はこのよ
うな形態に何ら制限されず、例えば、絶縁層若しくは絶
縁体、絶縁基板の上に形成された単結晶シリコン層、多
結晶シリコン層、アモルファスシリコン層の表面にゲー
ト酸化膜を形成してもよい。実施の形態においては、タ
ングステンから成る導電層をハロゲン原子拡散抑制層上
に形成したが、例えばタングステンシリサイドから成る
導電層をハロゲン原子拡散抑制層上に形成してもよい。
タングステンシリサイドから成る導電層のＣＶＤ法によ
る形成条件を以下の表５に例示する。また、場合によっ
ては、導電層とハロゲン原子拡散抑制層との間に、多結
晶シリコン層が形成されていてもよい。
したが、本発明はこれに限定されるものではない。実施
の形態にて説明したＭＩＳ型トランジスタ素子の構造は
例示であり、適宜変更することができるし、各種の条件
も例示である。実施の形態においてはシリコン半導体基
板の表面にゲート酸化膜を形成したが、本発明はこのよ
うな形態に何ら制限されず、例えば、絶縁層若しくは絶
縁体、絶縁基板の上に形成された単結晶シリコン層、多
結晶シリコン層、アモルファスシリコン層の表面にゲー
ト酸化膜を形成してもよい。実施の形態においては、タ
ングステンから成る導電層をハロゲン原子拡散抑制層上
に形成したが、例えばタングステンシリサイドから成る
導電層をハロゲン原子拡散抑制層上に形成してもよい。
タングステンシリサイドから成る導電層のＣＶＤ法によ
る形成条件を以下の表５に例示する。また、場合によっ
ては、導電層とハロゲン原子拡散抑制層との間に、多結
晶シリコン層が形成されていてもよい。
【００２２】
【表５】 使用ガス：ＷＦ6／ＳｉＨ4＝１０／４５０sccm 圧力 ：４７Ｐａ 形成温度：３６０゜Ｃ
【００２３】また、ＴｉＮから成るハロゲン原子拡散抑
制層の成膜は、スパッタ法に限定されず、例えばＣＶＤ
法にて行うこともできる。ＴｉＮ層のＥＣＲ−ＣＶＤ法
による形成条件を以下の表６に例示する。
制層の成膜は、スパッタ法に限定されず、例えばＣＶＤ
法にて行うこともできる。ＴｉＮ層のＥＣＲ−ＣＶＤ法
による形成条件を以下の表６に例示する。
【００２４】
【表６】 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６
／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
【００２５】
【発明の効果】本発明によれば、導電性を有するハロゲ
ン原子拡散抑制層をゲート電極に備えることによって、
金属元素及びハロゲン元素から構成された原料ガスを主
に用いた化学的気相堆積法にて高融点金属又は高融点金
属シリサイドから成る導電層を形成したとき、導電層に
含まれるハロゲン原子が、ゲート電極形成後の各種の熱
処理工程において、多結晶シリコン層を経由してゲート
酸化膜中に拡散することを効果的に抑制することができ
る。その結果、ゲート酸化膜の膜厚が厚くなることを防
止することができると共に、例えばフッ素系のシリコン
誘電膜がゲート電極に含まれることを抑制でき、ゲート
酸化膜に特性あるいは膜質の劣化が生じることを確実に
防止することができる。
ン原子拡散抑制層をゲート電極に備えることによって、
金属元素及びハロゲン元素から構成された原料ガスを主
に用いた化学的気相堆積法にて高融点金属又は高融点金
属シリサイドから成る導電層を形成したとき、導電層に
含まれるハロゲン原子が、ゲート電極形成後の各種の熱
処理工程において、多結晶シリコン層を経由してゲート
酸化膜中に拡散することを効果的に抑制することができ
る。その結果、ゲート酸化膜の膜厚が厚くなることを防
止することができると共に、例えばフッ素系のシリコン
誘電膜がゲート電極に含まれることを抑制でき、ゲート
酸化膜に特性あるいは膜質の劣化が生じることを確実に
防止することができる。
【図１】本発明のＭＩＳ型トランジスタ素子のゲート電
極及びその形成方法を説明するためのシリコン半導体基
板等の模式的な一部断面図である。
極及びその形成方法を説明するためのシリコン半導体基
板等の模式的な一部断面図である。
【図２】従来のＭＩＳ型トランジスタ素子のゲート電極
の形成方法を説明するためのシリコン半導体基板等の模
式的な一部断面図である。
の形成方法を説明するためのシリコン半導体基板等の模
式的な一部断面図である。
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート酸化膜、１３・・・多結晶シリコ
ン層、１４・・・導電層、２０・・・ハロゲン原子拡散
抑制層
域、１２・・・ゲート酸化膜、１３・・・多結晶シリコ
ン層、１４・・・導電層、２０・・・ハロゲン原子拡散
抑制層
Claims (7)
- 【請求項１】ゲート酸化膜上に、多結晶シリコン層、導
電性を有するハロゲン原子拡散抑制層、及び、高融点金
属又は高融点金属シリサイドから構成された導電層が、
順次積層されて成ることを特徴とするＭＩＳ型トランジ
スタ素子のゲート電極。 - 【請求項２】ハロゲン原子拡散抑制層は窒化チタンから
成ることを特徴とする請求項１に記載のＭＩＳ型トラン
ジスタ素子のゲート電極。 - 【請求項３】導電層は、金属元素及びハロゲン元素から
構成された原料ガスを用いた化学的気相堆積法にて形成
されたことを特徴とする請求項１に記載のＭＩＳ型トラ
ンジスタ素子のゲート電極。 - 【請求項４】導電層は、金属元素及びフッ素元素から構
成された原料ガスを用いた化学的気相堆積法にて形成さ
れたことを特徴とする請求項３に記載のＭＩＳ型トラン
ジスタ素子のゲート電極。 - 【請求項５】ゲート酸化膜上に多結晶シリコン層を成膜
した後、該多結晶シリコン層上に導電性を有するハロゲ
ン原子拡散抑制層を成膜し、次いで、金属元素及びハロ
ゲン元素から構成された原料ガスを用いた化学的気相堆
積法にて該ハロゲン原子拡散抑制層上に高融点金属又は
高融点金属シリサイドから成る導電層を形成し、その
後、導電層、ハロゲン原子拡散抑制層、及び多結晶シリ
コン層をパターニングすることを特徴とするＭＩＳ型ト
ランジスタ素子のゲート電極の形成方法。 - 【請求項６】ハロゲン原子拡散抑制層は窒化チタンから
成り、導電層はタングステンから成り、原料ガスはＷＦ
6であることを特徴とする請求項５に記載のＭＩＳ型ト
ランジスタ素子のゲート電極の形成方法。 - 【請求項７】ハロゲン原子拡散抑制層は窒化チタンから
成り、導電層はタングステンシリサイドから成り、原料
ガスはＷＦ6及びＳｉＨ4であることを特徴とする請求項
５に記載のＭＩＳ型トランジスタ素子のゲート電極の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16376097A JPH1117174A (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｓ型トランジスタ素子のゲート電極及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16376097A JPH1117174A (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｓ型トランジスタ素子のゲート電極及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117174A true JPH1117174A (ja) | 1999-01-22 |
Family
ID=15780191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16376097A Pending JPH1117174A (ja) | 1997-06-20 | 1997-06-20 | Ｍｉｓ型トランジスタ素子のゲート電極及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247919B1 (en) | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
-
1997
- 1997-06-20 JP JP16376097A patent/JPH1117174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247919B1 (en) | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
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