JPH11168103A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 導電プラグに発生しがちなリセスを防止し、
導電プラグが開孔から突出することなく層間絶縁膜との
平坦性を向上させる。 【解決手段】 下層にトランジスタが形成された層間絶
縁膜８上にシリコン窒化膜３１を介してシリコン酸化膜
３２を形成する。ここで、シリコン酸化膜３２を、後工
程で形成されるタングステンプラグ（Ｗプラグ）３３に
生じるリセス量を見込んで、このリセス量と同等の膜
厚、例えば１００ｎｍ程度に形成する。続いてコンタク
ト孔１１を形成した後、このコンタクト孔１１内にシリ
コン窒化膜３１をストッパーとしてＷプラグ３３を充填
形成し、シリコン酸化膜３２を除去して、Ｗプラグ３３
をシリコン窒化膜３１の表面に対して平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンタクトプラグ
を介して接続される配線層を備えた半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、コンタクト孔やビ
ア孔等の開孔内の寄生抵抗及び寄生容量の低減化を促進
することが必要となる。そこで、高融点金属からなる導
電プラグを開孔内に充填形成する技術が開発されてい
る。具体的には、例えばタングステン（Ｗ）等の高融点
金属をＴｉやＴｉＮ等の下地膜を介して開孔内を含む全
面に形成し、この高融点金属の全面を異方性エッチング
することにより高融点金属を開孔内のみに埋め込んで導
電プラグを形成して、続いてアルミニウム合金等からな
る配線層を導電プラグと接続されるようにパターン形成
する。

【０００３】

【発明が解決しようとする課題】ところで、導電プラグ
を充填形成する際の異方性エッチング時に、開孔内の高
融点金属が過剰にエッチングされてしまい、その結果と
して導電プラグに所謂リセスが生じるという問題があ
る。このリセスの発生により、後に形成される配線層の
被覆段差性（ステップ・カバレッジ）が低下し、配線に
断線等が生じ易くなって信頼性を低下させる主な原因の
一つとなっている。

【０００４】上述の問題に対処するため、例えば特開平
２−２９７９３５号公報には、コンタクト孔内にタング
ステン・シリサイド膜及びシリコン酸化膜を介してノン
ドープの多結晶シリコン膜を堆積形成し、この多結晶シ
リコン膜とシリコン酸化膜をストッパーとしてエッチバ
ックする技術が開示されている。この手法によれば、エ
ッチバックプロセスのマージンフリーが実現されると言
うものの、コンタクト孔内に絶縁膜であるシリコン酸化
膜が残存するため、コンタクト抵抗の増加や導通不良等
の発生が危惧される。

【０００５】また、特開平７−２４０４６６号公報に
は、シリコン窒化膜をストッパー膜として形成し、Ｗプ
ラグを充填形成した後にストッパー膜を除去する技術が
開示されている。この手法によれば、リセスの発生は抑
止されるものの、Ｗプラグがコンタクト孔から突出した
凸形状に形成されてしまうため、依然として平坦性に乏
しく、後に形成される配線層の断線等を抑止することは
困難である。

【０００６】そこで、本発明の目的は、導電プラグに発
生しがちなリセスを防止し、導電プラグが開孔から突出
することなく層間絶縁膜との平坦性を向上させ、電気特
性の高い高信頼性を有する半導体装置及びその製造方法
を提供することである。

【０００７】

【課題を解決するための手段】本発明の半導体装置は、
導電領域上に層間絶縁膜が形成され、前記層間絶縁膜上
には配線層が加工形成されており、前記層間絶縁膜に形
成された開孔を充填する導電プラグを通じて前記配線層
が前記導電領域と接続されてなる半導体装置において、
前記導電プラグの上面が前記層間絶縁膜の上面と略同一
平面にある。

【０００８】本発明の半導体装置の一態様例において
は、前記層間絶縁膜上に下地絶縁膜が形成されており、
前記導電プラグの上面が前記下地絶縁膜の上面とほぼ同
一平面にある。

【０００９】本発明の半導体装置の一態様例において
は、少なくとも前記開孔の内壁面を覆う下地導電膜が形
成されており、前記導電プラグが前記下地導電膜を介し
て前記開孔を充填する。

【００１０】本発明の半導体装置の一態様例において
は、前記下地導電膜が相異なる導電材からなる２層構造
とされている。

【００１１】本発明の半導体装置の製造方法は、下層に
半導体基板又は導電膜が存する第１の絶縁膜上に第２の
絶縁膜を形成する第１の工程と、前記第１及び第２の絶
縁膜に、前記下層の表面の一部が露出するように開孔を
形成する第２の工程と、前記開孔の内壁面を含む前記第
２の絶縁膜の表面に下地導電膜を形成する第３の工程
と、前記開孔内を埋め込むように前記下地導電膜上に第
１の導電膜を形成する第４の工程と、前記第２の絶縁膜
をストッパーとして前記第１の導電膜を研磨し、前記第
１の導電膜を前記開孔内のみに充填して導電プラグを形
成して、前記導電プラグの表面を前記第２の絶縁膜の表
面と略同一平面となるように平坦化する第５の工程と、
平坦化された前記第２の絶縁膜及び前記導電プラグの表
面に第２の導電膜を形成する第６の工程と、前記第２の
導電膜を加工して、前記導電プラグを介して前記下層と
接続される配線層を形成する第７の工程とを有する。

【００１２】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程の後、前記第６の工程の前
に、平坦化された前記第２の絶縁膜及び前記導電プラグ
の表面に更に他の下地導電膜を形成する第８の工程を更
に有し、前記第７の工程において、前記他の下地導電膜
を介して前記導電プラグと接続されるように前記配線層
を形成する。

【００１３】本発明の半導体装置の製造方法において
は、前記第３の工程において、前記下地導電膜を相異な
る導電材からなる２層構造に形成する。

【００１４】本発明の半導体装置の製造方法は、下層に
半導体基板又は導電膜が存する絶縁膜に、前記下層の表
面の一部が露出するように開孔を形成する第１の工程
と、前記開孔の内壁面を含む前記絶縁膜の表面に下地導
電膜を形成する第２の工程と、前記開孔内を埋め込むよ
うに前記下地導電膜上に第１の導電膜を形成する第３の
工程と、前記絶縁膜をストッパーとして当該絶縁膜上の
前記第１の導電膜を除去し、前記第１の導電膜を前記開
孔内のみに充填して導電プラグを形成する第４の工程
と、前記絶縁膜の表面が前記導電プラグの表面とほぼ同
一平面となるように、当該絶縁膜の表層部位を除去して
平坦化する第５の工程と、平坦化された前記絶縁膜及び
前記導電プラグの表面に第２の導電膜を形成する第６の
工程と、前記第２の導電膜を加工して、前記導電プラグ
を介して前記下層と接続される配線層を形成する第７の
工程とを有する。

【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記下地導電膜
を相異なる導電材からなる２層構造に形成する。

【００１６】本発明の半導体装置は、下層に半導体基板
又は導電膜が存する第１の絶縁膜上に第２の絶縁膜を形
成する第１の工程と、前記第２の絶縁膜上に第３の絶縁
膜を形成する第２の工程と、前記下層の表面の一部が露
出するように絶縁膜第１、第２及び第３の絶縁膜に開孔
を形成する第３の工程と、前記開孔の内壁面を含む前記
第３の絶縁膜の表面に下地導電膜を形成する第４の工程
と、前記開孔内を埋め込むように前記下地導電膜上に第
１の導電膜を形成する第５の工程と、前記第３の絶縁膜
をストッパーとして当該第３の絶縁膜上の前記第１の導
電膜をエッチングして除去し、前記第１の導電膜を前記
開孔内のみに充填して導電プラグを形成する第６の工程
と、前記第３の絶縁膜を除去する第７の工程とを有し、
前記第２の工程において、後の前記第６の工程における
前記エッチングの際に前記導電プラグに生じる膜厚の目
減り量を見込んで、当該目減り量とほぼ等しい膜厚とな
るように前記第３の絶縁膜を形成し、前記第７の工程に
おいて、前記第３の絶縁膜を除去することにより前記第
２の絶縁膜の表面を前記導電プラグの表面とほぼ同一平
面とする。

【００１７】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記下地導電膜
を相異なる導電材からなる２層構造に形成する。

【００１８】

【作用】本発明においては、導電プラグを開孔内に埋め
込み形成する際に、導電プラグの上面が層間絶縁膜の上
面と略同一平面となるように形成する。具体的には、シ
リコン窒化膜等をストッパーとして化学機械研磨により
導電プラグの材料膜となる導電膜を研磨したり、エッチ
ングによりリセスが生じた導電プラグを形成した後、今
度は層間絶縁膜をリセス分だけエッチングしたり、導電
プラグのリセス分を見込んで開孔形成前に層間絶縁膜上
に当該リセス分の膜厚に絶縁膜を形成し、導電プラグの
形成後にこの絶縁膜を除去する。これらの手法により、
実質的に導電プラグのリセスが解消され、開孔から突出
することもないため、後に形成する配線層に断線等の不
都合を生ぜしめることなく信頼性の高い半導体装置が実
現することになる。

【００１９】

【発明の実施の形態】以下、本発明のいくつかの具体的
な実施形態について、半導体装置の構成をその製造方法
と共に図面を参照しながら詳細に説明する。

【００２０】（第１の実施形態）初めに、第１の実施形
態について説明する。この第１の実施形態においては、
半導体装置としてＭＯＳトランジスタを例示し、その製
造方法を説明する。図１及び図２は、この第１の実施形
態のＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【００２１】先ず、図１（ａ）に示すように、例えば１
０Ω／ｃｍ² 程度の比抵抗を有するｐ型のシリコン半導
体基板１を用意し、このシリコン半導体基板１上に、素
子分離構造として所謂ＬＯＣＯＳ法によりフィールド酸
化膜３を形成して素子形成領域２を画定する。なお、こ
のフィールド酸化膜３の代わりに、フィールドシールド
素子分離法により、絶縁膜内に導電膜が埋設されてな
り、この導電膜により直下のシリコン半導体基板の部位
を所定電位に固定して素子分離を行うフィールドシール
ド素子分離構造を形成してもよい。

【００２２】続いて、シリコン半導体基板１の表面に、
ドーズ量が１．０〜２．０×１０¹²／ｃｍ² 程度、加速
エネルギーが１５〜３０ｋｅＶ程度の条件でホウ素
（Ｂ）をイオン注入し、Ｐ型の不純物層６を形成する。

【００２３】続いて、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２の不純物
層６の表面に熱酸化を施してシリコン酸化膜を膜厚１５
ｎｍ程度に形成し、続いてＣＶＤ法により不純物がドー
プされた多結晶シリコン膜を膜厚３００ｎｍ程度に堆積
する。

【００２４】続いて、多結晶シリコン膜及びシリコン酸
化膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子形成領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。

【００２５】ここで、ゲート電極５上にキャップ絶縁膜
（不図示）を形成し、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜上を含
む全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、
このシリコン酸化膜の全面を異方性エッチングして、ゲ
ート酸化膜４、ゲート電極５及びキャップ絶縁膜の側面
にのみシリコン酸化膜を残してサイドウォール絶縁膜
（不図示）を形成してもよい。

【００２６】続いて、図１（ｂ）に示すように、ゲート
電極５をマスクとして、ゲート電極５の両側のシリコン
半導体基板１の表面領域にイオン注入により不純物、例
えばリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をドーズ
量が１．０〜２．０×１０¹²／ｃｍ² 程度、加速エネル
ギーが１０〜３０ｋｅＶ程度の条件で導入し、ソース／
ドレインとなる一対の不純物拡散層７を形成する。

【００２７】次に、図１（ｃ）に示すように、フィール
ド酸化膜３を含むシリコン半導体基板１の全面にＣＶＤ
法によりシリコン酸化膜を堆積形成し、ゲート酸化膜４
及びゲート電極５を埋め込む層間絶縁膜８を膜厚５００
ｎｍ程度に堆積し、続いて層間絶縁膜８上にシリコン窒
化膜９を形成する。続いて、シリコン窒化膜９及び層間
絶縁膜８をパターニングし、不純物拡散層７の表面の一
部を露出させるコンタクト孔１１を形成する。

【００２８】次に、図２（ａ）に示すように、コンタク
ト孔１１の内壁を覆うように全面にＴｉＷやＴｉ／Ｔｉ
Ｎの２層膜等の下地膜１２をＣＶＤ法により形成する。
下地膜１２の膜厚としては、例えばＴｉＷの場合には１
００ｎｍ程度、Ｔｉ／ＴｉＮの場合にはＴｉが１５０ｎ
ｍ程度、ＴｉＮが３０ｎｍ程度とする。なお、下地膜１
２としては、ＴｉＷ／ＴｉＮの２層膜としても好適であ
る。続いて、ＣＶＤ法により下地膜１２を介したコンタ
クト孔１１内を埋め込むように全面に高融点金属膜、こ
こではタングステン膜（Ｗ膜）１３を膜厚６００ｎｍ程
度に堆積形成する。

【００２９】次に、図２（ｂ）に示すように、タングス
テン膜１３を下層のシリコン窒化膜９をストッパーとし
て化学機械研磨法（ＣＭＰ法）により研磨し、タングス
テン膜１３をコンタクト孔１１内のみに充填させてコン
タクトプラグ（Ｗプラグ）１４を形成する。このとき、
コンタクトプラグ１４がＣＭＰ法による研磨により形成
されるためにリセスの発生が抑止され、シリコン窒化膜
９の表面とコンタクトプラグ１４の表面とが平坦化され
て両者がほぼ同一の平面内に存するようになる。

【００３０】次に、図２（ｃ）に示すように、全面に再
び下地膜１２を先程とほぼ同等の膜厚に形成した後、こ
の下地膜１２上にスパッタ法によりアルミニウム合金膜
を形成する。そして、このアルミニウム合金膜をフォト
リソグラフィー及びそれに続くドライエッチングにより
パターニングし、コンタクトプラグ１４を通じて下層の
不純物拡散層７と電気的に接続されてなる帯状の配線層
１５を加工形成する。

【００３１】しかる後、更なる上層の層間絶縁膜や配線
層等を形成する後工程を経て、ＭＯＳトランジスタを完
成させる。なお、下地膜１２を形成した後の諸々の熱処
理により、下地膜１２と不純物拡散層７との界面がシリ
サイド化されて、下地膜１２の材料に応じたシリサイド
層が形成されることになる。例えば、不純物拡散層７と
の界面にＴｉ膜が存する場合にはチタンシリサイド層と
なり、ＴｉＷ膜が存する場合にはチタンタングステンシ
リサイド膜となる。

【００３２】このように、第１の実施形態においては、
コンタクトプラグ１４をコンタクト孔１１内に埋め込み
形成する際に、コンタクトプラグ１４の上面がシリコン
窒化膜９の上面と略同一平面となるように形成する。具
体的には、シリコン窒化膜９をストッパーして化学機械
研磨によりコンタクトプラグ１４の材料膜となるタング
ステン膜を研磨する。この手法により、実質的にコンタ
クトプラグ１４のリセスが解消され、コンタクト孔１１
から突出することもないため、後に形成する配線層１５
に断線等の不都合を生ぜしめることなく信頼性の高いＭ
ＯＳトランジスタが実現することになる。

【００３３】従って、第１の実施形態によれば、コンタ
クトプラグ１４に発生しがちなリセスを防止し、コンタ
クトプラグ１４がコンタクト孔１１から突出することな
く層間絶縁膜８及びシリコン窒化膜９との平坦性を向上
させ、電気特性の高い高信頼性を有するＭＯＳトランジ
スタを提供することができる。

【００３４】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。この第２の実施形態におい
ては、第１の実施形態の場合と同様に、ＭＯＳトランジ
スタの製造方法を例示するが、コンタクトプラグの形成
工程に若干相違がある点で異なる。図３〜図５は、第２
の実施形態のＭＯＳトランジスタの製造方法の主要工程
を示す概略断面図である。なお、第１の実施形態のＭＯ
Ｓトランジスタと同一の構成要素等については同一の符
号を記して説明を省略する。

【００３５】先ず、図３（ａ）に示すように、例えば１
０Ω／ｃｍ² 程度の比抵抗を有するｐ型のシリコン半導
体基板１を用意し、このシリコン半導体基板１上に、素
子分離構造として所謂ＬＯＣＯＳ法によりフィールド酸
化膜３を形成して素子形成領域２を画定する。なお、こ
のフィールド酸化膜３の代わりに、フィールドシールド
素子分離法により、絶縁膜内に導電膜が埋設されてな
り、この導電膜により直下のシリコン半導体基板の部位
を所定電位に固定して素子分離を行うフィールドシール
ド素子分離構造を形成してもよい。

【００３６】続いて、シリコン半導体基板１の表面に、
ドーズ量が１．０〜２．０×１０¹²／ｃｍ² 程度、加速
エネルギーが１５〜３０ｋｅＶ程度の条件でホウ素
（Ｂ）をイオン注入し、Ｐ型の不純物層６を形成する。

【００３７】続いて、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２の不純物
層６の表面に熱酸化を施してシリコン酸化膜を膜厚１５
ｎｍ程度に形成し、続いてＣＶＤ法により不純物がドー
プされた多結晶シリコン膜を膜厚３００ｎｍ程度に堆積
する。

【００３８】続いて、多結晶シリコン膜及びシリコン酸
化膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子形成領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。

【００３９】ここで、ゲート電極５上にキャップ絶縁膜
（不図示）を形成し、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜上を含
む全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、
このシリコン酸化膜の全面を異方性エッチングして、ゲ
ート酸化膜４、ゲート電極５及びキャップ絶縁膜の側面
にのみシリコン酸化膜を残してサイドウォール絶縁膜
（不図示）を形成してもよい。

【００４０】次に、図３（ｂ）に示すように、ゲート電
極５をマスクとして、ゲート電極５の両側のシリコン半
導体基板１の表面領域にイオン注入により不純物、例え
ばリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をドーズ量
が１．０〜２．０×１０¹²／ｃｍ² 程度、加速エネルギ
ーが１０〜３０ｋｅＶ程度の条件で導入し、ソース／ド
レインとなる一対の不純物拡散層７を形成する。

【００４１】次に、図３（ｃ）に示すように、フィール
ド酸化膜３を含むシリコン半導体基板１の全面にＣＶＤ
法によりシリコン酸化膜を堆積形成し、ゲート酸化膜４
及びゲート電極５を埋め込む層間絶縁膜８を膜厚５００
ｎｍ程度に堆積する。続いて、層間絶縁膜８をパターニ
ングし、不純物拡散層７の表面の一部を露出させるコン
タクト孔１１を形成する。

【００４２】次に、図４（ａ）に示すように、コンタク
ト孔１１の内壁を覆うように全面にＴｉＷやＴｉ／Ｔｉ
Ｎの２層膜等の下地膜１２をＣＶＤ法により形成する。
下地膜１２の膜厚としては、例えばＴｉＷの場合には１
００ｎｍ程度、Ｔｉ／ＴｉＮの場合にはＴｉが１５０ｎ
ｍ程度、ＴｉＮが３０ｎｍ程度とする。なお、下地膜１
２としては、ＴｉＷ／ＴｉＮの２層膜としても好適であ
る。続いて、ＣＶＤ法により下地膜１２を介したコンタ
クト孔１１内を埋め込むように全面に高融点金属膜、こ
こではタングステン膜（Ｗ膜）１３を膜厚４００ｎｍ程
度に堆積形成する。

【００４３】次に、図４（ｂ）に示すように、層間絶縁
膜８をストッパーとして、タングステン膜１３の全面を
異方性ドライエッチング（エッチバック）し、タングス
テン膜１３をコンタクト孔１１内のみに充填させてコン
タクトプラグ（Ｗプラグ）２１を形成する。この場合、
エッチングが進んで層間絶縁膜８が露出するとエッチャ
ントがコンタクト孔１１内に局在化し、タングステン膜
１３のエッチングレートが急激に増加してリセスが発生
して、図４（ｂ）の如くコンタクトプラグ２１の上面が
層間絶縁膜８の表面に対して凹状に形成される。

【００４４】次に、図４（ｃ）に示すように、ほぼ層間
絶縁膜８のみがエッチングされる条件で全面をエッチバ
ックする。このとき、層間絶縁膜８のエッチバック量を
コンタクトプラグ２１に生じたリセス量とほぼ同じとな
るようにする。例えば、コンタクトプラグ２１に生じた
リセス量が１００ｎｍ程度であれば、層間絶縁膜８も同
様にその表層を１００ｎｍ程度エッチング除去する。こ
れにより、層間絶縁膜８の表面とコンタクトプラグ２１
の表面とが平坦化されて両者がほぼ同一の平面内に存す
るようになる。

【００４５】次に、図５に示すように、全面に再び下地
膜１２を先程とほぼ同等の膜厚に形成した後、この下地
膜１２上にスパッタ法によりアルミニウム合金膜を形成
する。そして、このアルミニウム合金膜をフォトリソグ
ラフィー及びそれに続くドライエッチングによりパター
ニングし、コンタクトプラグ２１を通じて下層の不純物
拡散層７と電気的に接続されてなる帯状の配線層１５を
加工形成する。

【００４６】しかる後、第１の実施形態と同様に、更な
る上層の層間絶縁膜や配線層等を形成する後工程を経
て、ＭＯＳトランジスタを完成させる。

【００４７】このように、第２の実施形態においては、
コンタクトプラグ２１をコンタクト孔１１内に埋め込み
形成する際に、コンタクトプラグ２１の上面が層間絶縁
膜８の上面と略同一平面となるように形成する。具体的
には、全面のエッチバックによりリセスを有するコンタ
クトプラグ２１を形成した後、今度は層間絶縁膜８をリ
セス分だけドライエッチングする。この手法により、実
質的にコンタクトプラグ２１のリセスが解消され、コン
タクト孔１１から突出することもないため、後に形成す
る配線層１５に断線等の不都合を生ぜしめることなく信
頼性の高いＭＯＳトランジスタが実現することになる。

【００４８】従って、第２の実施形態によれば、コンタ
クトプラグ２１に発生しがちなリセスを除去し、コンタ
クトプラグ２１がコンタクト孔１１から突出することな
く層間絶縁膜８との平坦性を向上させ、電気特性の高い
高信頼性を有するＭＯＳトランジスタを提供することが
できる。

【００４９】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。この第３の実施形態におい
ては、第１の実施形態の場合と同様に、ＭＯＳトランジ
スタの製造方法を例示するが、コンタクトプラグの形成
工程に若干相違がある点で異なる。図６〜図８は、第３
の実施形態のＭＯＳトランジスタの製造方法の主要工程
を示す概略断面図である。なお、第１の実施形態のＭＯ
Ｓトランジスタと同一の構成要素等については同一の符
号を記して説明を省略する。

【００５０】先ず、図６（ａ）に示すように、例えば１
０Ω／ｃｍ² 程度の比抵抗を有するｐ型のシリコン半導
体基板１を用意し、このシリコン半導体基板１上に、素
子分離構造として所謂ＬＯＣＯＳ法によりフィールド酸
化膜３を形成して素子形成領域２を画定する。なお、こ
のフィールド酸化膜３の代わりに、フィールドシールド
素子分離法により、絶縁膜内に導電膜が埋設されてな
り、この導電膜により直下のシリコン半導体基板の部位
を所定電位に固定して素子分離を行うフィールドシール
ド素子分離構造を形成してもよい。

【００５１】続いて、シリコン半導体基板１の表面に、
ドーズ量が１．０〜２．０×１０¹²／ｃｍ² 程度、加速
エネルギーが１５〜３０ｋｅＶ程度の条件でホウ素
（Ｂ）をイオン注入し、Ｐ型の不純物層６を形成する。

【００５２】続いて、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２の不純物
層６の表面に熱酸化を施してシリコン酸化膜を膜厚１５
ｎｍ程度に形成し、続いてＣＶＤ法により不純物がドー
プされた多結晶シリコン膜を膜厚３００ｎｍ程度に堆積
する。

【００５３】続いて、多結晶シリコン膜及びシリコン酸
化膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子形成領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。

【００５４】ここで、ゲート電極５上にキャップ絶縁膜
（不図示）を形成し、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜上を含
む全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、
このシリコン酸化膜の全面を異方性エッチングして、ゲ
ート酸化膜４、ゲート電極５及びキャップ絶縁膜の側面
にのみシリコン酸化膜を残してサイドウォール絶縁膜
（不図示）を形成してもよい。

【００５５】次に、図６（ｂ）に示すように、ゲート電
極５をマスクとして、ゲート電極５の両側のシリコン半
導体基板１の表面領域にイオン注入により不純物、例え
ばリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をドーズ量
が１．０〜２．０×１０¹²／ｃｍ² 程度、加速エネルギ
ーが１０〜３０ｋｅＶ程度の条件で導入し、ソース／ド
レインとなる一対の不純物拡散層７を形成する。

【００５６】次に、図６（ｃ）に示すように、フィール
ド酸化膜３を含むシリコン半導体基板１の全面にＣＶＤ
法によりシリコン酸化膜を堆積形成し、ゲート酸化膜４
及びゲート電極５を埋め込む層間絶縁膜８を膜厚５００
ｎｍ程度に堆積する。続いて、層間絶縁膜８上にシリコ
ン窒化膜３１を膜厚１００ｎｍ程度に堆積し、さらにこ
のシリコン窒化膜上にシリコン酸化膜３２を堆積する。
ここで、シリコン酸化膜３２を、後工程で形成されるコ
ンタクトプラグ３３に生じるリセス量を見込んで、この
リセス量と同等の膜厚、例えば１００ｎｍ程度に形成す
る。続いて、シリコン酸化膜３２、シリコン窒化膜３１
及び層間絶縁膜８をパターニングし、不純物拡散層７の
表面の一部を露出させるコンタクト孔１１を形成する。

【００５７】次に、図７（ａ）に示すように、コンタク
ト孔１１の内壁を覆うように全面にＴｉＷやＴｉ／Ｔｉ
Ｎの２層膜等の下地膜１２をＣＶＤ法により形成する。
下地膜１２の膜厚としては、例えばＴｉＷの場合には１
００ｎｍ程度、Ｔｉ／ＴｉＮの場合にはＴｉが１５０ｎ
ｍ程度、ＴｉＮが３０ｎｍ程度とする。なお、下地膜１
２としては、ＴｉＷ／ＴｉＮの２層膜としても好適であ
る。続いて、ＣＶＤ法により下地膜１２を介したコンタ
クト孔１１内を埋め込むように全面に高融点金属膜、こ
こではタングステン膜（Ｗ膜）１３を膜厚４００ｎｍ程
度に堆積形成する。

【００５８】次に、図７（ｂ）に示すように、シリコン
酸化膜３２をストッパーとして、タングステン膜１３の
全面を異方性ドライエッチング（エッチバック）し、タ
ングステン膜１３をコンタクト孔１１内のみに充填させ
てコンタクトプラグ（Ｗプラグ）３３を形成する。この
場合、エッチングが進んでシリコン酸化膜３２が露出す
るとエッチャントがコンタクト孔１１内に局在化し、タ
ングステン膜１３のエッチングレートが急激に増加して
リセスが発生して、コンタクトプラグ３３の上面がシリ
コン酸化膜３２の表面に対して凹状に形成される。

【００５９】次に、図７（ｃ）に示すように、シリコン
酸化膜３２をエッチバックにより除去し、シリコン窒化
膜３１を露出させる。ここで、このシリコン酸化膜３２
は、既述したようにコンタクトプラグ３３のリセス量を
予め見込んで当該リセス量と同等の膜厚に形成されてい
る。従ってこのシリコン酸化膜３２を除去すれば、図７
（ｂ）の如くシリコン窒化膜３１とコンタクトプラグ３
３とが平坦化されて両者がほぼ同一の平面内に存するよ
うになる。

【００６０】次に、図８に示すように、全面に再び下地
膜１２を先程とほぼ同等の膜厚に形成した後、この下地
膜１２上にスパッタ法によりアルミニウム合金膜を形成
する。そして、このアルミニウム合金膜をフォトリソグ
ラフィー及びそれに続くドライエッチングによりパター
ニングし、コンタクトプラグ２１を通じて下層の不純物
拡散層７と電気的に接続されてなる帯状の配線層１５を
加工形成する。

【００６１】しかる後、第１の実施形態と同様に、更な
る上層の層間絶縁膜や配線層等を形成する後工程を経
て、ＭＯＳトランジスタを完成させる。

【００６２】このように、第３の実施形態においては、
コンタクトプラグ３３をコンタクト孔１１内に埋め込み
形成する際に、コンタクトプラグ３３の上面がシリコン
窒化膜３１の上面と略同一平面となるように形成する。
具体的には、コンタクトプラグ３３のリセス分を見込ん
でコンタクト孔１１の形成前にシリコン窒化膜３１上に
当該リセス分の膜厚に絶縁膜であるシリコン酸化膜３２
を形成し、コンタクトプラグ３３の形成後にこのシリコ
ン酸化膜３２を除去する。これらの手法により、実質的
にコンタクトプラグ３３のリセスが解消され、コンタク
ト孔１１から突出することもないため、後に形成する配
線層１５に断線等の不都合を生ぜしめることなく信頼性
の高いＭＯＳトランジスタが実現することになる。

【００６３】従って、第３の実施形態によれば、コンタ
クトプラグ３３に発生しがちなリセスを防止し、コンタ
クトプラグ３３がコンタクト孔１１から突出することな
く層間絶縁膜８及びシリコン窒化膜３１との平坦性を向
上させ、電気特性の高い高信頼性を有するＭＯＳトラン
ジスタを提供することができる。

【００６４】なお、第１、第２及び第３の実施形態で
は、ＭＯＳトランジスタについて説明したが、本発明は
これに限定されることなく、ＥＥＰＲＯＭやＤＲＡＭ等
の半導体メモリやＣＭＯＳインバータなどの高集積化が
要求される全ての半導体装置の製造方法に適用可能であ
る。

【００６５】

【発明の効果】本発明によれば、導電プラグに発生しが
ちなリセスを防止し、導電プラグが開孔から突出するこ
となく層間絶縁膜との平坦性を向上させ、電気特性の高
い高信頼性を有する半導体装置及びその製造方法を提供
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図２】図１に引き続き、本発明の第１の実施形態にお
けるＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【図３】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図４】図３に引き続き、本発明の第２の実施形態にお
けるＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【図５】図４に引き続き、本発明の第２の実施形態にお
けるＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【図６】本発明の第３の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図７】図６に引き続き、本発明の第３の実施形態にお
けるＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【図８】図７に引き続き、本発明の第３の実施形態にお
けるＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。

【符号の説明】

１ シリコン半導体基板 ２ 素子形成領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ Ｐ型の不純物層 ７ 不純物拡散層 ８ 層間絶縁膜 ９，３１ シリコン窒化膜 １１ コンタクト孔 １２ 下地膜 １３ タングステン膜 １４，２１，３３ コンタクトプラグ １５ 配線層

Claims (11)

【特許請求の範囲】
1. 【請求項１】 導電領域上に層間絶縁膜が形成され、前
   記層間絶縁膜上には配線層が加工形成されており、前記
   層間絶縁膜に形成された開孔を充填する導電プラグを通
   じて前記配線層が前記導電領域と接続されてなる半導体
   装置において、 前記導電プラグの上面が前記層間絶縁膜の上面と略同一
   平面にあることを特徴とする半導体装置。
2. 【請求項２】 前記層間絶縁膜上に下地絶縁膜が形成さ
   れており、前記導電プラグの上面が前記下地絶縁膜の上
   面とほぼ同一平面にあることを特徴とする請求項１に記
   載の半導体装置。
3. 【請求項３】 少なくとも前記開孔の内壁面を覆う下地
   導電膜が形成されており、前記導電プラグが前記下地導
   電膜を介して前記開孔を充填することを特徴とする請求
   項１又は２に記載の半導体装置。
4. 【請求項４】 前記下地導電膜が相異なる導電材からな
   る２層構造とされていることを特徴とする請求項３に記
   載の半導体装置。
5. 【請求項５】 下層に半導体基板又は導電膜が存する第
   １の絶縁膜上に第２の絶縁膜を形成する第１の工程と、 前記第１及び第２の絶縁膜に、前記下層の表面の一部が
   露出するように開孔を形成する第２の工程と、 前記開孔の内壁面を含む前記第２の絶縁膜の表面に下地
   導電膜を形成する第３の工程と、 前記開孔内を埋め込むように前記下地導電膜上に第１の
   導電膜を形成する第４の工程と、 前記第２の絶縁膜をストッパーとして前記第１の導電膜
   を研磨し、前記第１の導電膜を前記開孔内のみに充填し
   て導電プラグを形成して、前記導電プラグの表面を前記
   第２の絶縁膜の表面と略同一平面となるように平坦化す
   る第５の工程と、 平坦化された前記第２の絶縁膜及び前記導電プラグの表
   面に第２の導電膜を形成する第６の工程と、 前記第２の導電膜を加工して、前記導電プラグを介して
   前記下層と接続される配線層を形成する第７の工程とを
   有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 前記第５の工程の後、前記第６の工程の
   前に、平坦化された前記第２の絶縁膜及び前記導電プラ
   グの表面に更に他の下地導電膜を形成する第８の工程を
   更に有し、 前記第７の工程において、前記他の下地導電膜を介して
   前記導電プラグと接続されるように前記配線層を形成す
   ることを特徴とする請求項５に記載の半導体装置の製造
   方法。
7. 【請求項７】 前記第３の工程において、前記下地導電
   膜を相異なる導電材からなる２層構造に形成することを
   特徴とする請求項５又は６に記載の半導体装置の製造方
   法。
8. 【請求項８】 下層に半導体基板又は導電膜が存する絶
   縁膜に、前記下層の表面の一部が露出するように開孔を
   形成する第１の工程と、 前記開孔の内壁面を含む前記絶縁膜の表面に下地導電膜
   を形成する第２の工程と、 前記開孔内を埋め込むように前記下地導電膜上に第１の
   導電膜を形成する第３の工程と、 前記絶縁膜をストッパーとして当該絶縁膜上の前記第１
   の導電膜を除去し、前記第１の導電膜を前記開孔内のみ
   に充填して導電プラグを形成する第４の工程と、 前記絶縁膜の表面が前記導電プラグの表面とほぼ同一平
   面となるように、当該絶縁膜の表層部位を除去して平坦
   化する第５の工程と、 平坦化された前記絶縁膜及び前記導電プラグの表面に第
   ２の導電膜を形成する第６の工程と、 前記第２の導電膜を加工して、前記導電プラグを介して
   前記下層と接続される配線層を形成する第７の工程とを
   有することを特徴とする半導体装置の製造方法。
9. 【請求項９】 前記第２の工程において、前記下地導電
   膜を相異なる導電材からなる２層構造に形成することを
   特徴とする請求項８に記載の半導体装置の製造方法。
10. 【請求項１０】 下層に半導体基板又は導電膜が存する
    第１の絶縁膜上に第２の絶縁膜を形成する第１の工程
    と、 前記第２の絶縁膜上に第３の絶縁膜を形成する第２の工
    程と、 前記下層の表面の一部が露出するように絶縁膜第１、第
    ２及び第３の絶縁膜に開孔を形成する第３の工程と、 前記開孔の内壁面を含む前記第３の絶縁膜の表面に下地
    導電膜を形成する第４の工程と、 前記開孔内を埋め込むように前記下地導電膜上に第１の
    導電膜を形成する第５の工程と、 前記第３の絶縁膜をストッパーとして当該第３の絶縁膜
    上の前記第１の導電膜をエッチングして除去し、前記第
    １の導電膜を前記開孔内のみに充填して導電プラグを形
    成する第６の工程と、 前記第３の絶縁膜を除去する第７の工程とを有し、 前記第２の工程において、後の前記第６の工程における
    前記エッチングの際に前記導電プラグに生じる膜厚の目
    減り量を見込んで、当該目減り量とほぼ等しい膜厚とな
    るように前記第３の絶縁膜を形成し、 前記第７の工程において、前記第３の絶縁膜を除去する
    ことにより前記第２の絶縁膜の表面を前記導電プラグの
    表面とほぼ同一平面とすることを特徴とする半導体装置
    の製造方法。
11. 【請求項１１】 前記第４の工程において、前記下地導
    電膜を相異なる導電材からなる２層構造に形成すること
    を特徴とする請求項１０に記載の半導体装置の製造方
    法。