JPH11168099A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH11168099A JPH11168099A JP33399097A JP33399097A JPH11168099A JP H11168099 A JPH11168099 A JP H11168099A JP 33399097 A JP33399097 A JP 33399097A JP 33399097 A JP33399097 A JP 33399097A JP H11168099 A JPH11168099 A JP H11168099A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- shield
- drain
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、更に詳しく言えば、高周波で用いられる
ＦＥＴ（Field Effect Transistor:電界効果型トランジ
スタ）、ＨＢＴ（Heterojunction Bipolar Transistor:
ヘテロ接合型バイポーラ・トランジスタ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an FET (Field Effect Transistor) and an HBT (Heterojunction Bipolar Transistor) used at a high frequency.
Heterojunction bipolar transistor).
【０００２】[0002]
【従来の技術】近年、移動体通信、衛星通信分野等急速
な発展に伴い、マイクロ波帯からミリ波帯の高周波用デ
バイスが盛んに開発されている。これらのデバイスで
は、特に、高い周波数帯での利得が重要な特性とされて
いる。このような高い周波数帯では、ガリウム砒素（Ｇ
ａＡｓ）を用いた電界効果型トランジスタ（以下、ＦＥ
Ｔと称する）や、ヘテロ接合型バイポーラトランジスタ
（以下、ＨＢＴと称する）等が用いられている。2. Description of the Related Art In recent years, with the rapid development in mobile communication and satellite communication fields, devices for high frequencies in a microwave band to a millimeter wave band have been actively developed. In these devices, gain in a high frequency band is an important characteristic. In such a high frequency band, gallium arsenide (G
aAs) (hereinafter referred to as FE).
T), a heterojunction bipolar transistor (hereinafter, referred to as HBT), and the like.
【０００３】上記のデバイスのうちＦＥＴを例にとり、
その構造について説明する。図４は、従来のＦＥＴを説
明するための構造図である。この図４に示される従来の
ＦＥＴは、基板１上にチャネル層２が形成され、このチ
ャネル層２上にゲート電極４が形成され、その両側にソ
ース電極３及びドレイン電極５が形成されている。ここ
で、ソース電極３及びゲート電極４間の距離は２〜２．
５μｍ、ゲート電極４及びドレイン電極５間の距離は３
μ、ゲート電極４の幅は０．５〜１μｍとされる。Of the above devices, taking FET as an example,
The structure will be described. FIG. 4 is a structural diagram for explaining a conventional FET. In the conventional FET shown in FIG. 4, a channel layer 2 is formed on a substrate 1, a gate electrode 4 is formed on the channel layer 2, and a source electrode 3 and a drain electrode 5 are formed on both sides thereof. . Here, the distance between the source electrode 3 and the gate electrode 4 is 2 to 2.
5 μm, the distance between the gate electrode 4 and the drain electrode 5 is 3
μ, and the width of the gate electrode 4 is 0.5 to 1 μm.
【０００４】一般に、ゲート・ドレイン間容量Ｃgdは、
チャネル層２内の空乏層に起因するゲート・ドレイン間
容量Ｃgd（int)と、電極の幾何学的配置に起因するゲー
ト・ドレイン間容量Ｃgd(ext) とに分離して考えること
ができる。ゲート・ドレイン間容量Ｃgd(ext) は、図４
に示されるように、ゲート電極４及びドレイン電極５間
の電気力線によって生じる。図４に示す例においては、
上記ゲート・ドレイン間容量Ｃgd(ext) は、概ね単位ゲ
ート幅あたり０．１ｐＦである。In general, the gate-drain capacitance C gd is
The gate-drain capacitance C gd (int) due to the depletion layer in the channel layer 2 and the gate-drain capacitance C gd (ext) due to the geometric arrangement of the electrodes can be considered separately. . The gate-drain capacitance C gd (ext) is shown in FIG.
As shown in FIG. 7, the electric field is generated between the gate electrode 4 and the drain electrode 5. In the example shown in FIG.
The gate-drain capacitance C gd (ext) is approximately 0.1 pF per unit gate width.
【０００５】ところで、ある周波数での最大有能電力利
得（Ｇamax）は、近似的に下記の式で表現できる。 Ｇamax＝（ｇm ／２πｆＣgs）2 ・（１／（Ｋ1 Ｃgd＋
Ｋ2 ）） ここで、 ｆ：周波数 Ｃgs：ゲート・ソース間容量 Ｃgd：ゲート・ドレイン間容量 ｇm ：相互コンダクタンス Ｋ1 ，Ｋ2 ：定数 上式から、ＦＥＴの利得を増大させるためには、相互コ
ンダクタンスｇm を増加させるか、ゲート・ソース間容
量Ｃgs、ゲート・ドレイン間容量Ｃgdを低減させる必要
がある。Incidentally, the maximum available power gain (G amax ) at a certain frequency can be approximately expressed by the following equation. G amax = (g m / 2πfC gs ) 2 · (1 / (K 1 C gd +
K 2 )) where, f: frequency C gs : gate-source capacitance C gd : gate-drain capacitance g m : mutual conductance K 1 , K 2 : constant From the above equation, to increase the FET gain either increase the transconductance g m, it is necessary to reduce the gate-source capacitance C gs, a gate-drain capacitance C gd.
【０００６】以下、図５，図６を参照して、最大有能電
力利得（Ｇamax）の向上を図るための対策が採られた従
来のＦＥＴについて説明する。説明の便宜上、以下、上
記ゲート・ドレイン間容量Ｃgdの低減に着目して説明す
る。図５は、上記図４に示す電気力線を遮断することに
より、ゲート・ドレイン間容量Ｃgdの低減を図った例を
示すＦＥＴの構造図である。この図５に示される従来の
ＦＥＴは、基板１１上にチャネル層１２が形成され、こ
のチャネル層１２上にソース電極１３、ゲート電極１４
及びドレイン電極１５が形成されてなる。また、ゲート
電極１４を被覆して絶縁膜１６が形成される。この例で
は、図５に示されるように、ゲート電極１４を覆うよう
にソース電極１３を形成し、配置しているので、ゲート
電極１４及びドレイン電極１５からそれぞれ発生した電
気力線はソース電極１３に終端する。従って、ゲート電
極１４及びドレイン電極１５間は互いに電気的に分離さ
れ、これによって、ゲート・ドレイン間容量Ｃgd（ex
t）が理想的には“０”になる。しかしながら、この図
５に示すような構造の場合には、逆にゲート・ソース間
容量Ｃgsが増加してしまう。A conventional FET in which measures are taken to improve the maximum available power gain (G amax ) will be described below with reference to FIGS. For convenience of explanation, the following description focuses on the reduction of the gate-drain capacitance C gd . FIG. 5 is a structural diagram of an FET showing an example in which the line of electric force shown in FIG. 4 is cut off to reduce the gate-drain capacitance C gd . In the conventional FET shown in FIG. 5, a channel layer 12 is formed on a substrate 11, and a source electrode 13 and a gate electrode 14 are formed on the channel layer 12.
And a drain electrode 15 are formed. Further, an insulating film 16 is formed to cover the gate electrode 14. In this example, as shown in FIG. 5, since the source electrode 13 is formed and arranged so as to cover the gate electrode 14, electric lines of force generated from the gate electrode 14 and the drain electrode 15 To the end. Therefore, the gate electrode 14 and the drain electrode 15 are electrically separated from each other, and as a result, the gate-drain capacitance C gd (ex
t) is ideally "0". However, in the case of the structure as shown in FIG. 5, on the contrary, the gate-source capacitance C gs increases.
【０００７】そこで、図６に示すような構造のＦＥＴが
提案された。この図６は、上記図５に示すＦＥＴの欠点
を補うべく提案された例で、ゲート・ソース間容量Ｃds
を増加させることなく、ゲート・ドレイン間容量Ｃgdの
低減を図った例を示すＦＥＴの構造図である。この図６
に示される従来のＦＥＴは、基板２１上にチャネル層２
２が形成され、このチャネル層２２上にソース電極２
３、ゲート電極２４及びドレイン電極２５がそれぞれ形
成され、更にこれらを覆うように絶縁膜２６が形成さ
れ、この絶縁膜２６上、且つ、ゲート電極２４とドレイ
ン電極２５の中間位置にソース電極２７が形成されてな
る。この図６に示されるように、この例では、ゲート電
極２４及びドレイン電極２５からそれぞれ発生した電気
力線はゲート電極２４とドレイン電極２５の中間位置に
配置されたソース電極２７に終端する。従って、ゲート
電極２４とソース電極２３との間の容量である、ゲート
・ソース間容量Ｃgsを増加させることなく、ゲート・ド
レイン間容量Ｃgdを低減することができる。Therefore, an FET having a structure as shown in FIG. 6 has been proposed. FIG. 6 is an example proposed to make up for the drawback of the FET shown in FIG. 5 and shows a gate-source capacitance C ds.
FIG. 4 is a structural diagram of an FET showing an example in which the gate-drain capacitance C gd is reduced without increasing the capacitance. This figure 6
The conventional FET shown in FIG.
2 is formed, and the source electrode 2 is formed on the channel layer 22.
3, a gate electrode 24 and a drain electrode 25 are respectively formed, and an insulating film 26 is formed so as to cover them. A source electrode 27 is formed on the insulating film 26 and at an intermediate position between the gate electrode 24 and the drain electrode 25. Be formed. As shown in FIG. 6, in this example, the lines of electric force generated from the gate electrode 24 and the drain electrode 25 terminate at the source electrode 27 disposed at an intermediate position between the gate electrode 24 and the drain electrode 25. Therefore, the gate-drain capacitance C gd can be reduced without increasing the gate-source capacitance C gs , which is the capacitance between the gate electrode 24 and the source electrode 23.
【０００８】[0008]
【発明が解決しようとする課題】ところで、図６に示し
た構造のＦＥＴをもってしても電界の遮断効果は完全で
はない。即ち、図６のゲート電極２４及びドレイン電極
２５間に破線で示されているように、これら間では電気
力線が発生しているので、ゲート・ドレイン間容量Ｃgd
の低減が不十分となっている。従って、ＦＥＴの利得の
増大を十分に得ることができない。However, even with the FET having the structure shown in FIG. 6, the effect of blocking the electric field is not perfect. That is, as shown by the broken line between the gate electrode 24 and the drain electrode 25 in FIG. 6, since the lines of electric force are generated between them, the gate-drain capacitance C gd
Is insufficiently reduced. Therefore, it is not possible to sufficiently increase the gain of the FET.
【０００９】本発明は以上の問題点に鑑み、ゲート・ド
レイン間容量Ｃgdを十分に低減してＦＥＴの利得の増大
を図ることを目的とする。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to sufficiently reduce the gate-drain capacitance C gd to increase the FET gain.
【００１０】[0010]
【課題を解決するための手段】上記した課題は、第１の
発明である、出力信号として電流が出入する第１の電極
及び第２の電極と、前記第１の電極及び前記第２の電極
の中間位置にあって入力信号により前記電流を制御する
第３の電極とが一つの又はそれぞれ異なる半導体層上に
形成された半導体装置であって、前記第２の電極の上部
に、接地電位に接続される前記第１の電極と繋がるシー
ルド電極が形成されていることを特徴とする半導体装置
によって解決され、第２の発明である、前記シールド電
極及び前記第２の電極間に絶縁膜が形成されていること
を特徴とする第１の発明に記載の半導体装置によって解
決され、第３の発明である、前記シールド電極と前記第
２の電極とがほぼ同じ幅であることを特徴とする第１又
は第２の発明に記載の半導体装置によって解決され、第
４の発明である、前記第１の電極はソース電極であり、
前記第２の電極はドレイン電極であり、前記第３の電極
はゲート電極であることを特徴とする第１乃至第３の発
明のいずれかに記載の半導体装置によって解決され、第
５の発明である、前記第１の電極はエミッタ電極であ
り、前記第２の電極はコレクタ電極であり、前記第３の
電極はベース電極であることを特徴とする第１乃至第３
の発明のいずれかに記載の半導体装置によって解決され
る。SUMMARY OF THE INVENTION The first object of the present invention is to provide a first invention in which a first electrode and a second electrode through which a current flows as an output signal, and the first electrode and the second electrode. And a third electrode for controlling the current in accordance with an input signal at an intermediate position of the semiconductor device formed on one or different semiconductor layers, wherein a ground potential is provided above the second electrode. A second aspect of the present invention is solved by a semiconductor device in which a shield electrode connected to the first electrode to be connected is formed, and an insulating film is formed between the shield electrode and the second electrode. A third aspect of the present invention is a semiconductor device according to the third aspect, wherein the shield electrode and the second electrode have substantially the same width. In the first or second invention, Solved by a semiconductor device, a fourth aspect of the invention, the first electrode is a source electrode,
The semiconductor device according to any one of the first to third aspects of the present invention is characterized in that the second electrode is a drain electrode, and the third electrode is a gate electrode. The first to third electrodes are characterized in that the first electrode is an emitter electrode, the second electrode is a collector electrode, and the third electrode is a base electrode.
According to another aspect of the present invention, a semiconductor device is provided.
【００１１】本発明の半導体装置によれば、出力信号と
して電流が出入する第１の電極及び第２の電極と、第１
の電極及び第２の電極の中間位置にあって入力信号によ
り電流を制御する第３の電極とを有する半導体装置であ
って、第２の電極の上部に接地電位に接続される第１の
電極と繋がるシールド電極が形成されている。即ち、第
２の電極の上部に接地電位に接続される第１の電極と繋
がるシールド電極が形成されているので、第２の電極と
第３の電極に電位差が発生した場合、第２の電極から第
３の電極に至る、又は逆に第３の電極から第２の電極に
至る電気力線はシールド電極によって遮蔽される。According to the semiconductor device of the present invention, the first and second electrodes through which current flows as an output signal,
A third electrode located at an intermediate position between the first electrode and the second electrode, the third electrode controlling a current by an input signal, wherein the first electrode is connected to a ground potential on the second electrode. And a shield electrode connected to it. That is, since the shield electrode connected to the first electrode connected to the ground potential is formed above the second electrode, when a potential difference occurs between the second electrode and the third electrode, the second electrode The lines of electric force from the third electrode to the third electrode, or conversely, from the third electrode to the second electrode, are shielded by the shield electrode.
【００１２】これにより、第２の電極と第３の電極間、
即ち入出力間の容量を大幅に低減することができる。例
えば、第２の電極をドレイン電極とし、第３の電極をゲ
ート電極とした場合、Ｃgdを低減することができる。こ
のため、最大有能電力利得を向上させることができる。
また、入力と出力のアイソレーション特性を改善するこ
とができるので、素子の安定度が増し、また、回路設計
の自由度が増す。Thus, between the second electrode and the third electrode,
That is, the capacity between input and output can be significantly reduced. For example, when the second electrode is a drain electrode and the third electrode is a gate electrode, C gd can be reduced. Therefore, the maximum available power gain can be improved.
In addition, since the input and output isolation characteristics can be improved, the stability of the element increases and the degree of freedom in circuit design increases.
【００１３】また、第１の電極と第２の電極とをほぼ同
じ幅にすることで、シールドの効果を一層高めることが
できる。Further, by making the first electrode and the second electrode have substantially the same width, the effect of the shield can be further enhanced.
【００１４】[0014]
【発明の実施の形態】次に、図を参照しながら本発明の
実施例について説明する。 （第１の実施の形態）図１は本発明の第１の実施例に係
る半導体装置を説明するための構造断面図、図２はその
平面図である。Next, an embodiment of the present invention will be described with reference to the drawings. (First Embodiment) FIG. 1 is a structural sectional view for explaining a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a plan view thereof.
【００１５】図１及び図２に示されるＦＥＴは、基板１
０１上にチャネル層１０２が形成され、このチャネル層
１０２上にゲート電極（第３の電極）１０４を挟んでソ
ース電極（第１の電極）１０３及びドレイン電極（第２
の電極）１０５が形成されている。そして、これらを覆
うように絶縁膜１０６が形成され、この絶縁膜１０６
上、且つ、ドレイン電極１０５の真上の位置にドレイン
電極１０５とほぼ同じ幅のシールド電極１０７が形成さ
れてなる。The FET shown in FIG. 1 and FIG.
A channel layer 102 is formed on the channel layer 01, and a source electrode (first electrode) 103 and a drain electrode (second electrode) 103 are formed on the channel layer 102 with a gate electrode (third electrode) 104 interposed therebetween.
Electrodes 105 are formed. Then, an insulating film 106 is formed so as to cover them.
A shield electrode 107 having a width substantially equal to that of the drain electrode 105 is formed above and directly above the drain electrode 105.
【００１６】ここで、シールド電極１０７はソース電極
１０３と接続され、ソース電極１０３及びシールド電極
１０７は、ともに接地電位に接続されている。ゲート電
極１０４は信号入力部に接続され、ドレイン電極１０５
は信号出力部に接続されている。また、上記ドレイン電
極１０５は、ＡｕＧｅ／ＮｉＡｕもしくはＡｕＧｅ／Ａ
ｕ（＜１μ）を材料とし、上記シールド電極１０７は、
Ｔｉ／ＡｕもしくはＴｉＷ／Ａｕ（＜１μ）を材料とす
ることが好ましい。また、上記ドレイン電極１０５及び
シールド電極１０７の幅はそれぞれ例えば１０μｍで互
いに同じ構造とすることが好ましい。Here, the shield electrode 107 is connected to the source electrode 103, and both the source electrode 103 and the shield electrode 107 are connected to the ground potential. The gate electrode 104 is connected to the signal input unit, and the drain electrode 105
Is connected to the signal output unit. The drain electrode 105 is made of AuGe / NiAu or AuGe / A
u (<1μ), and the shield electrode 107 is
It is preferable to use Ti / Au or TiW / Au (<1μ) as a material. The width of the drain electrode 105 and the width of the shield electrode 107 are, for example, 10 μm, respectively, and are preferably the same.
【００１７】この例においては、図１に示されるよう
に、同じ幅のドレイン電極１０５とシールド電極１０７
とが上下、且つ、ゲート電極１０４とシールド電極１０
７間が例えば図６に示した従来のＦＥＴの場合と比較し
て離れるよう配置されているので、ゲート電極１０４で
発生した電気力線はシールド電極１０７とドレイン電極
１０５にわずかに終端するのみである。In this example, as shown in FIG. 1, the drain electrode 105 and the shield electrode 107 have the same width.
And the gate electrode 104 and the shield electrode 10
7 are arranged farther apart than in the case of the conventional FET shown in FIG. 6, for example, the lines of electric force generated at the gate electrode 104 are only slightly terminated at the shield electrode 107 and the drain electrode 105. is there.
【００１８】つまり、図６に示した従来のＦＥＴのよう
に、ゲート電極２４で発生し、ソース電極２７を超えて
ドレイン電極２５に到達する電気力線がない。本実施例
の図１に示すＦＥＴの例で言えば、ゲート電極１０４で
発生し、シールド電極１０７を超えてドレイン電極１０
５に到達する電気力線がない。そして、ドレイン電極１
０５で発生した電気力線は、殆ど真上に配置されている
シールド電極１０７に終端する。That is, unlike the conventional FET shown in FIG. 6, there is no line of electric force generated at the gate electrode 24 and exceeding the source electrode 27 and reaching the drain electrode 25. In the example of the FET shown in FIG. 1 of the present embodiment, the drain electrode 10 is generated at the gate electrode 104 and exceeds the shield electrode 107.
There is no electric field line reaching 5. And the drain electrode 1
The lines of electric force generated in 05 terminate at the shield electrode 107 arranged almost directly above.
【００１９】従って、ゲート・ソース間容量Ｃgsを殆ど
無視できる程低減でき、且つ、ゲート・ドレイン間容量
Ｃgdを大幅に低減することができる。Ｃgdの低減によっ
て、最大有能電力利得を向上させることが出来る。さら
に、入力と出力のアイソレーションを改善することがで
きるので、素子の安定度が増し、また、回路設計の自由
度が増す。Therefore, the capacitance C gs between the gate and the source can be reduced to almost negligible level, and the capacitance C gd between the gate and the drain can be greatly reduced. By reducing C gd , the maximum available power gain can be improved. Further, since the isolation between the input and the output can be improved, the stability of the element is increased, and the degree of freedom in circuit design is increased.
【００２０】（第２の実施の形態）図３は、本発明の第
２の実施例に係るＨＢＴの構造図である。この図３に示
されるＨＢＴは、ｎ+ −ＧａＡｓからなる基板２０１上
にｉ−ＧａＡｓ若しくはｎ−ＧａＡｓからなるコレクタ
層２０２と、ｐ−ＧａＡｓからなるベース層２１３と、
ｎ+ −ＡｌＧａＡｓ又はＩｎＧａＡｓからなるエミッタ
層２１４とが順に積層されてなる。(Second Embodiment) FIG. 3 is a structural view of an HBT according to a second embodiment of the present invention. The HBT shown in FIG. 3 includes a collector layer 202 made of i-GaAs or n-GaAs on a substrate 201 made of n + -GaAs, a base layer 213 made of p-GaAs,
An emitter layer 214 made of n + -AlGaAs or InGaAs is sequentially stacked.
【００２１】このエミッタ層２１４上にエミッタ電極
（第１の電極）２１２が形成され、ベース層２１３上に
ベース電極（第３の電極）２０７及び２０８がそれぞれ
形成され、コレクタ層２０２上にコレクタ電極（第２の
電極）２０５及び２０６が形成されている。また、コレ
クタ層２０２内に拡散層２０３及び２０４が形成され、
拡散層２０３及び２０４とコレクタ電極２０５及び２０
６が接続している。An emitter electrode (first electrode) 212 is formed on the emitter layer 214, base electrodes (third electrodes) 207 and 208 are formed on a base layer 213, and a collector electrode is formed on the collector layer 202. (Second electrodes) 205 and 206 are formed. Further, diffusion layers 203 and 204 are formed in the collector layer 202,
Diffusion layers 203 and 204 and collector electrodes 205 and 20
6 are connected.
【００２２】そして、これらを覆うように絶縁膜２１１
が形成されている。この絶縁前２１１上、コレクタ電極
２０５及び２０６の殆ど真上にコレクタ電極２０５及び
２０６とほぼ同じ幅のシールド電極２０９及び２１０が
それぞれ形成されている。ここで、上記シールド電極２
０９、２１０及びエミッタ電極２１２はともに接地電位
に接続され、上記ベース電極２０７及び２０８は、信号
入力部に接続され、上記コレクタ電極２０５及び２０６
は、信号出力部に接続される。Then, an insulating film 211 is formed so as to cover these.
Are formed. Shield electrodes 209 and 210 having substantially the same width as the collector electrodes 205 and 206 are formed on the insulating front 211 and almost right above the collector electrodes 205 and 206, respectively. Here, the shield electrode 2
09 and 210 and the emitter electrode 212 are both connected to the ground potential, the base electrodes 207 and 208 are connected to the signal input section, and the collector electrodes 205 and 206
Are connected to a signal output unit.
【００２３】この例においては、図３に示されるよう
に、同じ幅のシールド電極２０９とコレクタ電極２０
５、並びにシールド電極２１０とコレクタ電極２０６と
がそれぞれ上下に配置されているので、ベース電極２０
７及び２０８でそれぞれ発生した僅かな量の電気力線は
シールド電極２０９及び２１０に終端するのみである。
つまり、本実施例の図３に示すＨＢＴの例で言えば、ベ
ース電極２０７及び２０８で発生し、シールド電極２０
９及び２１０を超えてコレクタ電極２０５及び２０６に
到達する電気力線がない。そして、コレクタ電極２０５
及び２０６で発生した電気力線は、殆ど真上に配置され
ているシールド電極２０９及び２１０に終端する。In this example, as shown in FIG. 3, the shield electrode 209 and the collector electrode 20 having the same width are provided.
5 and the shield electrode 210 and the collector electrode 206 are arranged vertically, respectively, so that the base electrode 20
A small amount of lines of electric force generated at 7 and 208 respectively terminate only at the shield electrodes 209 and 210.
That is, in the case of the HBT shown in FIG.
No lines of electric force reach the collector electrodes 205 and 206 beyond 9 and 210. Then, the collector electrode 205
And the electric lines of force generated at 206 are terminated at shield electrodes 209 and 210 disposed almost directly above.
【００２４】従って、ベース・エミッタ間容量Ｃbeを殆
ど無視できる程低減でき、且つ、ベース・コレクタ間容
量Ｃbcを大幅に低減することができる。このため、最大
有能電力利得を向上させることが出来る。更に、Ｃbcの
低減によって、入力と出力のアイソレーションを改善す
ることができるので、素子の安定度が増し、また、回路
設計の自由度が増す。Therefore, the base-emitter capacitance Cbe can be reduced to almost negligible level, and the base-collector capacitance Cbc can be greatly reduced. For this reason, the maximum available power gain can be improved. Further, since the isolation between the input and the output can be improved by reducing Cbc, the stability of the element is increased and the degree of freedom in circuit design is increased.
【００２５】なお、上記実施の形態では、接合型ＦＥＴ
やバイポーラトランジスタに本発明を適用しているが、
絶縁ゲート型ＦＥＴにも適用することができる。In the above embodiment, the junction type FET is used.
And the present invention is applied to bipolar transistors,
The present invention can also be applied to an insulated gate FET.
【００２６】[0026]
【発明の効果】本発明の半導体装置によれば、出力信号
として電流が出入する第１の電極及び第２の電極と、第
１の電極及び第２の電極の中間位置にあって入力信号に
より電流を制御する第３の電極とを有する半導体装置で
あって、第２の電極の上部に接地電位に接続される第１
の電極と繋がるシールド電極が形成されている。According to the semiconductor device of the present invention, a first electrode and a second electrode through which current flows as an output signal, and an intermediate position between the first electrode and the second electrode, which are generated by an input signal. A third electrode for controlling a current, wherein a first electrode connected to a ground potential is provided above the second electrode.
Shield electrodes connected to the electrodes are formed.
【００２７】これにより、第２の電極と第３の電極間、
即ち入出力間の容量を大幅に低減することができる。こ
のため、最大有能電力利得を向上させることができ、ま
た、入出力間のアイソレーション特性を改善することが
できるので、素子の安定度が増し、さらに、回路設計の
自由度が増す。また、前記第１の電極と第２の電極とは
ほぼ同じ幅にすることで、シールドの効果を一層高める
ことができる。Thus, between the second electrode and the third electrode,
That is, the capacity between input and output can be significantly reduced. Therefore, the maximum available power gain can be improved, and the isolation characteristics between the input and output can be improved, so that the stability of the element is increased and the degree of freedom in circuit design is increased. Further, by setting the first electrode and the second electrode to have substantially the same width, the effect of the shield can be further enhanced.
【図１】図１は本発明の第１の実施例に係るＦＥＴの構
造断面図である。FIG. 1 is a structural sectional view of an FET according to a first embodiment of the present invention.
【図２】図２は本発明の第１の実施例に係るＦＥＴの平
面図である。FIG. 2 is a plan view of the FET according to the first embodiment of the present invention.
【図３】図３は本発明の第１の実施例に係るＨＢＴの構
造断面図である。FIG. 3 is a structural sectional view of the HBT according to the first embodiment of the present invention.
【図４】図４は従来例に係るＦＥＴの構造断面図であ
る。FIG. 4 is a structural sectional view of an FET according to a conventional example.
【図５】図５は従来例に係るＦＥＴの構造断面図であ
る。FIG. 5 is a structural sectional view of an FET according to a conventional example.
【図６】図６は従来例に係るＦＥＴの構造断面図であ
る。FIG. 6 is a structural sectional view of an FET according to a conventional example.
１０１，２０１ 基板、 １０２ チャネル層、 １０３、１０７ ソース電極、 １０４ ゲート電極、 １０５ ドレイン電極、 １０６ 絶縁膜、 ２０２ コレクタ層、 ２０３，２０４ 拡散層、 ２０５，２０６ コレクタ電極、 ２０７，２０８ ベース電極、 ２０９，２１０ シールド電極、 ２１１ 絶縁膜、 ２１２ エミッタ電極、 ２１３ ベース層、 ２１４ エミッタ層。 101, 201 substrate, 102 channel layer, 103, 107 source electrode, 104 gate electrode, 105 drain electrode, 106 insulating film, 202 collector layer, 203, 204 diffusion layer, 205, 206 collector electrode, 207, 208 base electrode, 209 , 210 shield electrode, 211 insulating film, 212 emitter electrode, 213 base layer, 214 emitter layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/812
Claims (5)
極及び第２の電極と、前記第１の電極及び前記第２の電
極の中間位置にあって入力信号により前記電流を制御す
る第３の電極とが一つの又はそれぞれ異なる半導体層上
に形成された半導体装置において、 前記第２の電極の上部に、接地電位に接続される前記第
１の電極と繋がるシールド電極が形成されていることを
特徴とする半導体装置。1. A first electrode and a second electrode through which a current flows in and out as an output signal, and a third electrode which is located at an intermediate position between the first electrode and the second electrode and controls the current by an input signal. And a shield electrode connected to the first electrode connected to the ground potential is formed above the second electrode. A semiconductor device characterized by the above-mentioned.
に絶縁膜が形成されていることを特徴とする請求項１に
記載の半導体装置。2. The semiconductor device according to claim 1, wherein an insulating film is formed between said shield electrode and said second electrode.
ほぼ同じ幅であることを特徴とする請求項１又は請求項
２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein said shield electrode and said second electrode have substantially the same width.
記第２の電極はドレイン電極であり、前記第３の電極は
ゲート電極であることを特徴とする請求項１乃至請求項
３のいずれかに記載の半導体装置。4. The method according to claim 1, wherein the first electrode is a source electrode, the second electrode is a drain electrode, and the third electrode is a gate electrode. The semiconductor device according to any one of the above.
前記第２の電極はコレクタ電極であり、前記第３の電極
はベース電極であることを特徴とする請求項１乃至請求
項３のいずれかに記載の半導体装置。5. The method according to claim 1, wherein the first electrode is an emitter electrode,
4. The semiconductor device according to claim 1, wherein the second electrode is a collector electrode, and the third electrode is a base electrode. 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33399097A JP4219433B2 (en) | 1997-12-04 | 1997-12-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33399097A JP4219433B2 (en) | 1997-12-04 | 1997-12-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168099A true JPH11168099A (en) | 1999-06-22 |
| JP4219433B2 JP4219433B2 (en) | 2009-02-04 |
Family
ID=18272269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33399097A Expired - Fee Related JP4219433B2 (en) | 1997-12-04 | 1997-12-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4219433B2 (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998679B2 (en) | 2002-03-29 | 2006-02-14 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
| JP2006286952A (en) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | Semiconductor and manufacturing method thereof |
| JP2007537593A (en) * | 2004-05-11 | 2007-12-20 | クリー インコーポレイテッド | Wide band gap HEMT with source connection field plate |
| JP2009123932A (en) * | 2007-11-15 | 2009-06-04 | Nec Corp | Semiconductor device, and manufacturing method thereof |
| EP2634808A2 (en) * | 2012-03-02 | 2013-09-04 | Kabushiki Kaisha Toshiba | Field effect transistor |
| EP2634811A2 (en) * | 2012-03-02 | 2013-09-04 | Kabushiki Kaisha Toshiba | Field effect transistor |
| JP2013183061A (en) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| JP2013182992A (en) * | 2012-03-01 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| JP2014165280A (en) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | Semiconductor device |
| JP2015046445A (en) * | 2013-08-27 | 2015-03-12 | 富士通株式会社 | Compound semiconductor device and method of manufacturing the same |
-
1997
- 1997-12-04 JP JP33399097A patent/JP4219433B2/en not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998679B2 (en) | 2002-03-29 | 2006-02-14 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
| JP2007537593A (en) * | 2004-05-11 | 2007-12-20 | クリー インコーポレイテッド | Wide band gap HEMT with source connection field plate |
| JP2006286952A (en) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | Semiconductor and manufacturing method thereof |
| JP2009123932A (en) * | 2007-11-15 | 2009-06-04 | Nec Corp | Semiconductor device, and manufacturing method thereof |
| JP2013182992A (en) * | 2012-03-01 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| JP2013183062A (en) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| JP2013183061A (en) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| EP2634811A2 (en) * | 2012-03-02 | 2013-09-04 | Kabushiki Kaisha Toshiba | Field effect transistor |
| EP2634808A2 (en) * | 2012-03-02 | 2013-09-04 | Kabushiki Kaisha Toshiba | Field effect transistor |
| JP2013183060A (en) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | Semiconductor device |
| US8779470B2 (en) | 2012-03-02 | 2014-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP2634808A3 (en) * | 2012-03-02 | 2014-08-06 | Kabushiki Kaisha Toshiba | Field effect transistor |
| EP2634811A3 (en) * | 2012-03-02 | 2014-08-06 | Kabushiki Kaisha Toshiba | Field effect transistor |
| US8816393B2 (en) | 2012-03-02 | 2014-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8890263B2 (en) | 2012-03-02 | 2014-11-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2014165280A (en) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | Semiconductor device |
| JP2015046445A (en) * | 2013-08-27 | 2015-03-12 | 富士通株式会社 | Compound semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4219433B2 (en) | 2009-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Liechti | Microwave field-effect transistors-1976 | |
| JP4322414B2 (en) | Semiconductor device | |
| US3268827A (en) | Insulated-gate field-effect transistor amplifier having means to reduce high frequency instability | |
| JPH027532A (en) | Laminated channel field effect transistor | |
| JP3188346B2 (en) | Field effect transistor | |
| JP4219433B2 (en) | Semiconductor device | |
| Wu et al. | Pseudomorphic HEMT manufacturing technology for multifunctional Ka-band MMIC applications | |
| JPH0335536A (en) | Field effect type semiconductor device | |
| Cheskis et al. | Co-integration of GaAlAs/GaAs HBTs and GaAs FETs with a simple, manufacturable process | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| US4951099A (en) | Opposed gate-source transistor | |
| JP3087278B2 (en) | Monolithic integrated circuit device | |
| JPS5889872A (en) | Junction type field effect semiconductor device | |
| JP2738165B2 (en) | Compound semiconductor device | |
| JPS6228586B2 (en) | ||
| Bechtel et al. | Design and performance of the GaAs FET | |
| JP4217429B2 (en) | Semiconductor device | |
| JP3438347B2 (en) | Semiconductor device | |
| JPS6348869A (en) | Semiconductor device | |
| JPH0614535B2 (en) | Semiconductor integrated circuit | |
| Blaser et al. | Designing FET's and MOST's into AM radios | |
| JPS60124872A (en) | Vertical type mos field-effect transistor | |
| JP2822498B2 (en) | Dual gate FET | |
| US20090134435A1 (en) | Method to reduce excess noise in electronic devices and monolithic integrated circuits | |
| JPH0290680A (en) | Dual gate hetero-junction bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081112 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |