JPH1115734A - キャッシュシステム - Google Patents
キャッシュシステムInfo
- Publication number
- JPH1115734A JPH1115734A JP9162860A JP16286097A JPH1115734A JP H1115734 A JPH1115734 A JP H1115734A JP 9162860 A JP9162860 A JP 9162860A JP 16286097 A JP16286097 A JP 16286097A JP H1115734 A JPH1115734 A JP H1115734A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cache
- store
- request
- reply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
Abstract
(57)【要約】
【課題】 バスブリッジによって３本以上のシステムバ
スを接続したバス階層の上に複数のストアインキャッシ
ュを接続して構成したキャッシュシステムにおいて、キ
ャッシュコヒーレンシを維持し、高速な主記憶アクセス
手段を提供する。 【解決手段】 バスブリッジ１２０はローカルバス１１
０へ送出するコマンドを保持するＬバスコマンドバッフ
ァ１５１と，グローバルバス５へ送出するコマンドを保
持するＧバスコマンドバッファ１５２と，前記ローカル
バスから受信したリクエストを一時保持するリクエスト
コピーバッファ１５４と，前記ローカルバスに接続され
たストアインキャッシュの状態を示すタグのコピーを格
納するＣＴＡＧメモリ１５３と、受信したリクエストに
対応して前記ＣＴＡＧメモリを参照しストアの競合を回
避するように最適なコマンドを送出するバスブリッジ制
御回路１５０とを備える。
スを接続したバス階層の上に複数のストアインキャッシ
ュを接続して構成したキャッシュシステムにおいて、キ
ャッシュコヒーレンシを維持し、高速な主記憶アクセス
手段を提供する。 【解決手段】 バスブリッジ１２０はローカルバス１１
０へ送出するコマンドを保持するＬバスコマンドバッフ
ァ１５１と，グローバルバス５へ送出するコマンドを保
持するＧバスコマンドバッファ１５２と，前記ローカル
バスから受信したリクエストを一時保持するリクエスト
コピーバッファ１５４と，前記ローカルバスに接続され
たストアインキャッシュの状態を示すタグのコピーを格
納するＣＴＡＧメモリ１５３と、受信したリクエストに
対応して前記ＣＴＡＧメモリを参照しストアの競合を回
避するように最適なコマンドを送出するバスブリッジ制
御回路１５０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュシステム
に関し、特にバスブリッジによって接続され階層化され
たバス上に構成されたキャッシュシステムに関する。
に関し、特にバスブリッジによって接続され階層化され
たバス上に構成されたキャッシュシステムに関する。
【０００２】
【従来の技術】共有メモリ型のマルチプロセッサシステ
ムを拡張するための手段として、複数のシステムバスを
バスブリッジによって接続することにより、マルチプロ
セッサシステムの拡張性を高めるという方法は、従来か
ら多くの方式が開示されている。
ムを拡張するための手段として、複数のシステムバスを
バスブリッジによって接続することにより、マルチプロ
セッサシステムの拡張性を高めるという方法は、従来か
ら多くの方式が開示されている。
【０００３】たとえば、特開平８−２９７６４２号公報
記載の共有メモリ型マルチプロセッサシステムでは、デ
ィレクトリと呼ばれる一種のバスブリッジによって２本
のシステムバスを接続し、さらにストアインキャッシュ
のコヒーレンシを保証するための技術を開示している。
記載の共有メモリ型マルチプロセッサシステムでは、デ
ィレクトリと呼ばれる一種のバスブリッジによって２本
のシステムバスを接続し、さらにストアインキャッシュ
のコヒーレンシを保証するための技術を開示している。
【０００４】これに依れば、ディレクトリによって接続
される２本のシステムバスのバスサイクルを互いに半サ
イクルずつずらして同期することにより、これらのバス
の間でリクエストアドレスの競合を検出した場合に、時
間的に遅れて送出された方のリクエストをキャンセル
し、先行したリクエストを他方のシステムバスへ優先的
に転送することにより、双方のシステムバス間で書き込
みが競合した場合のキャッシュコヒーレンシを維持して
いる。
される２本のシステムバスのバスサイクルを互いに半サ
イクルずつずらして同期することにより、これらのバス
の間でリクエストアドレスの競合を検出した場合に、時
間的に遅れて送出された方のリクエストをキャンセル
し、先行したリクエストを他方のシステムバスへ優先的
に転送することにより、双方のシステムバス間で書き込
みが競合した場合のキャッシュコヒーレンシを維持して
いる。
【０００５】また、読み出しにあたっては、他のキャッ
シュから主記憶と一致しない（ダーティな）データを取
得する場合を除いて、必ず主記憶から取得する方式をと
っている。このため、同一のバス内に主記憶と一致する
（クリーンな）データが存在する場合でも、バスブリッ
ジを経由して他のシステムバスに接続された主記憶から
データを取得しなければならない場合がある。
シュから主記憶と一致しない（ダーティな）データを取
得する場合を除いて、必ず主記憶から取得する方式をと
っている。このため、同一のバス内に主記憶と一致する
（クリーンな）データが存在する場合でも、バスブリッ
ジを経由して他のシステムバスに接続された主記憶から
データを取得しなければならない場合がある。
【０００６】また、特開平６−１１０８４４号公報記載
の分散共有メモリ型マルチプロセッサシステムでは、Ｃ
ＰＵキャッシュメモリと主記憶が接続された内部バスと
共有バスが共有管理部と呼ばれるバスブリッジによって
接続される。
の分散共有メモリ型マルチプロセッサシステムでは、Ｃ
ＰＵキャッシュメモリと主記憶が接続された内部バスと
共有バスが共有管理部と呼ばれるバスブリッジによって
接続される。
【０００７】これに依れば、共有管理部には配下のキャ
ッシュメモリの状態を記憶するキャッシュ状態タグメモ
リを備える。書き込みを行う時に、共有管理部はこのタ
グメモリの内容を参照し、ブロックが共有状態にあれば
共有バスを通じて他の共有管理部へ無効化命令を送出
し、キャッシュコヒーレンシを維持する。
ッシュメモリの状態を記憶するキャッシュ状態タグメモ
リを備える。書き込みを行う時に、共有管理部はこのタ
グメモリの内容を参照し、ブロックが共有状態にあれば
共有バスを通じて他の共有管理部へ無効化命令を送出
し、キャッシュコヒーレンシを維持する。
【０００８】
【発明が解決しようとする課題】上記した従来のキャッ
シュシステムは次の問題点を有している。
シュシステムは次の問題点を有している。
【０００９】第１の問題点は、３本以上のシステムバス
を接続したマルチプロセッサシステムを構築した場合
に、書き込みの競合が回避できないことである。
を接続したマルチプロセッサシステムを構築した場合
に、書き込みの競合が回避できないことである。
【００１０】すなわち、特開平８−２９７６４２号公報
記載の共有メモリ型マルチプロセッサシステムにおいて
は、接続された３本のシステムバスのうち、両端のバス
に接続されるキャッシュ間で同時にストアが行われた場
合のキャッシュコヒーレンシを保証できない。
記載の共有メモリ型マルチプロセッサシステムにおいて
は、接続された３本のシステムバスのうち、両端のバス
に接続されるキャッシュ間で同時にストアが行われた場
合のキャッシュコヒーレンシを保証できない。
【００１１】また、特開平６−１１０８４４号公報記載
の分散メモリ型マルチプロセッサシステムにおいては、
書き込み時に共有管理部のキャッシュ状態タグメモリの
状態を参照し共有バスへ無効化命令を送出するが、共有
バス上で無効化命令が競合した場合にキャッシュコヒー
レンシを維持する方法は開示されていない。
の分散メモリ型マルチプロセッサシステムにおいては、
書き込み時に共有管理部のキャッシュ状態タグメモリの
状態を参照し共有バスへ無効化命令を送出するが、共有
バス上で無効化命令が競合した場合にキャッシュコヒー
レンシを維持する方法は開示されていない。
【００１２】第２の問題点は、主記憶と一致する（クリ
ーンな）データを取得する場合に必ず主記憶からデータ
を取得するので、性能上不利になることがある。
ーンな）データを取得する場合に必ず主記憶からデータ
を取得するので、性能上不利になることがある。
【００１３】この問題は、データの要求元から見て主記
憶より近い場所に主記憶と一致するデータを保持するキ
ャッシュが存在する場合には、そのキャッシュからデー
タを取得することで解決できる。しかしその場合、バス
ブリッジはキャッシュのタグと完全に一致するコピーを
備えるか、一方のシステムバス上に送出された読み出し
リクエストを他方のシステムバスへ転送するのをキャッ
シュの索引結果が判明するまで待たなければならないと
いう新たな問題が生じる。
憶より近い場所に主記憶と一致するデータを保持するキ
ャッシュが存在する場合には、そのキャッシュからデー
タを取得することで解決できる。しかしその場合、バス
ブリッジはキャッシュのタグと完全に一致するコピーを
備えるか、一方のシステムバス上に送出された読み出し
リクエストを他方のシステムバスへ転送するのをキャッ
シュの索引結果が判明するまで待たなければならないと
いう新たな問題が生じる。
【００１４】本発明の目的は、上記の問題点を改善する
ために、３本以上のシステムバスをバスブリッジによっ
て接続し、その上にストアインキャッシュを接続して構
成したキャッシュシステムにおいて、離れたバス階層間
でのストアの競合を回避し、システム全体のキャッシュ
コヒーレンシを維持するとともに、キャッシュへ主記憶
と一致するデータを高速に取り込むことができるキャッ
シュシステムを提供することである。
ために、３本以上のシステムバスをバスブリッジによっ
て接続し、その上にストアインキャッシュを接続して構
成したキャッシュシステムにおいて、離れたバス階層間
でのストアの競合を回避し、システム全体のキャッシュ
コヒーレンシを維持するとともに、キャッシュへ主記憶
と一致するデータを高速に取り込むことができるキャッ
シュシステムを提供することである。
【００１５】
【課題を解決するための手段】本発明のキャッシュシス
テムは、複数の中央処理装置と複数の主記憶装置とが一
つのグローバルバスを介して接続された情報処理システ
ムにおいて、前記中央処理装置は複数のストアインキャ
ッシュと、前記複数のストアインキャッシュを接続する
ローカルバスと、前記ローカルバスと前記グローバルバ
スとを接続するバスブリッジとを含み、前記バスブリッ
ジは前記複数のストアインキャッシュの状態を監視し、
前記ローカルバスおよび前記グローバルバスから取り込
むリクエストによるストアの競合を回避し、同一のデー
タによる多重の書き込みを抑止するようにして構成され
る。
テムは、複数の中央処理装置と複数の主記憶装置とが一
つのグローバルバスを介して接続された情報処理システ
ムにおいて、前記中央処理装置は複数のストアインキャ
ッシュと、前記複数のストアインキャッシュを接続する
ローカルバスと、前記ローカルバスと前記グローバルバ
スとを接続するバスブリッジとを含み、前記バスブリッ
ジは前記複数のストアインキャッシュの状態を監視し、
前記ローカルバスおよび前記グローバルバスから取り込
むリクエストによるストアの競合を回避し、同一のデー
タによる多重の書き込みを抑止するようにして構成され
る。
【００１６】また、本発明のキャッシュシステムにおい
て、前記バスブリッジはローカルバスへ送出するコマン
ドを保持するＬバスコマンドバッファと、グローバルバ
スへ送出するコマンドを保持するＧバスコマンドバッフ
ァと、前記ローカルバスから受信したリクエストを一時
保持するリクエストコピーバッファと、前記ローカルバ
スに接続されたストアインキャッシュの状態を示すタグ
のコピーを格納するＣＴＡＧメモリと、受信したリクエ
ストに対応して前記ＣＴＡＧメモリを参照しストアの競
合を回避するように最適なコマンドを送出するバスブリ
ッジ制御回路とを備えて構成される。
て、前記バスブリッジはローカルバスへ送出するコマン
ドを保持するＬバスコマンドバッファと、グローバルバ
スへ送出するコマンドを保持するＧバスコマンドバッフ
ァと、前記ローカルバスから受信したリクエストを一時
保持するリクエストコピーバッファと、前記ローカルバ
スに接続されたストアインキャッシュの状態を示すタグ
のコピーを格納するＣＴＡＧメモリと、受信したリクエ
ストに対応して前記ＣＴＡＧメモリを参照しストアの競
合を回避するように最適なコマンドを送出するバスブリ
ッジ制御回路とを備えて構成される。
【００１７】また、本発明のキャッシュシステムは、前
記ローカルバスにブロックリードリクエストが送出され
た時に前記複数のストアインキャッシュの各々がキャッ
シュのタグを索引した結果をバスサイクルの特定のタイ
ミングで他のストアインキャッシュおよび前記バスブリ
ッジに通知する第１の通知手段と、前記ローカルバスか
ら受信した前記ブロックリードリクエストによって前記
タグのコピーを参照し，前記ブロックリードリクエスト
を前記グローバルバスに送出し，リプライを送出すべき
場合にその旨を前記複数のストアインキャッシュに通知
する第２の通知手段とを備え、さらに、前記第２の通知
手段により前記バスブリッジがリプライを送出すること
を通知した場合には、前記第１の通知手段による情報に
依らずリプライを送出することを決定し、前記第２の通
知手段により前記バスブリッジがリプライ送出すること
を通知しておらず、かつ前記第１の通知手段により何れ
かのストアインキャッシュに所望のデータが存在するこ
とが判明した場合には、前記データを持つストアインキ
ャッシュの中からリプライを送出するストアインキャッ
シュを決定し、前記第２の通知手段により前記バスブリ
ッジがリプライ送出することを通知しておらず、かつ前
記第１の通知手段により何れのストアインキャッシュに
も所望のデータが存在しないことが判明した場合には、
前記バスブリッジがリプライ送出することを決定するリ
プライ調停手段を備えて構成される。
記ローカルバスにブロックリードリクエストが送出され
た時に前記複数のストアインキャッシュの各々がキャッ
シュのタグを索引した結果をバスサイクルの特定のタイ
ミングで他のストアインキャッシュおよび前記バスブリ
ッジに通知する第１の通知手段と、前記ローカルバスか
ら受信した前記ブロックリードリクエストによって前記
タグのコピーを参照し，前記ブロックリードリクエスト
を前記グローバルバスに送出し，リプライを送出すべき
場合にその旨を前記複数のストアインキャッシュに通知
する第２の通知手段とを備え、さらに、前記第２の通知
手段により前記バスブリッジがリプライを送出すること
を通知した場合には、前記第１の通知手段による情報に
依らずリプライを送出することを決定し、前記第２の通
知手段により前記バスブリッジがリプライ送出すること
を通知しておらず、かつ前記第１の通知手段により何れ
かのストアインキャッシュに所望のデータが存在するこ
とが判明した場合には、前記データを持つストアインキ
ャッシュの中からリプライを送出するストアインキャッ
シュを決定し、前記第２の通知手段により前記バスブリ
ッジがリプライ送出することを通知しておらず、かつ前
記第１の通知手段により何れのストアインキャッシュに
も所望のデータが存在しないことが判明した場合には、
前記バスブリッジがリプライ送出することを決定するリ
プライ調停手段を備えて構成される。
【００１８】さらに、本発明のキャッシュシステムにお
いて、前記第２の通知手段により前記バスブリッジが前
記ブロックリードリクエストを前記グローバルバスへ送
出しないことを通知し、かつ前記第１の通知手段により
何れの前記ストアインキャッシュも所望のデータを持た
ないことが判明した場合、前記リクエストコピーバッフ
ァから取り出した前記ブロックリードリクエストを前記
グローバルバスへ送出する。
いて、前記第２の通知手段により前記バスブリッジが前
記ブロックリードリクエストを前記グローバルバスへ送
出しないことを通知し、かつ前記第１の通知手段により
何れの前記ストアインキャッシュも所望のデータを持た
ないことが判明した場合、前記リクエストコピーバッフ
ァから取り出した前記ブロックリードリクエストを前記
グローバルバスへ送出する。
【００１９】さらに、本発明のキャッシュシステムにお
いて、前記タグのコピーは、無効（Ｉ），主記憶と一致
・排他（ＣＥ），主記憶と一致・共有（ＣＳ），主記憶
と不一致・排他（Ｄ）のいずれかの状態を示し、前記バ
スブリッジは、前記ローカルバスから排他ブロックリー
ドリクエストを受信した場合、前記タグのコピーが前記
Ｉもしくは前記ＣＳであるときに前記排他ブロックリー
ドを前記グローバルバスへ送出することを決定し、前記
第２の通知手段および前記リプライ調停手段により前記
排他ブロックリードのリプライ送出権を獲得する。
いて、前記タグのコピーは、無効（Ｉ），主記憶と一致
・排他（ＣＥ），主記憶と一致・共有（ＣＳ），主記憶
と不一致・排他（Ｄ）のいずれかの状態を示し、前記バ
スブリッジは、前記ローカルバスから排他ブロックリー
ドリクエストを受信した場合、前記タグのコピーが前記
Ｉもしくは前記ＣＳであるときに前記排他ブロックリー
ドを前記グローバルバスへ送出することを決定し、前記
第２の通知手段および前記リプライ調停手段により前記
排他ブロックリードのリプライ送出権を獲得する。
【００２０】さらに、本発明のキャッシュシステムにお
いて、前記ローカルバスは、他のストアインキャッシュ
のデータの無効化を指示する無効化リクエストと、前記
ローカルバスのバスサイクルの特定のタイミングでキャ
ンセル信号をリクエスト送出元へ通知することにより送
出中のリクエストの実行を中断し、かつ前記リクエスト
送出元に前記リクエストを再送出させるキャンセル手段
を備え、前記バスブリッジは、前記ローカルバスから特
定のストアインキャッシュのデータの無効化を指示する
無効化リクエストを受信した場合、前記タグのコピーが
前記Ｉもしくは前記ＣＳであるときには前記無効化リク
エストを前記グローバルバスへ送出することを決定し、
かつ前記無効化リクエストを前記グローバルバスへ送出
し終わるまで前記ローカルバス上の前記無効化リクエス
トをキャンセルし続けて、リクエスト送出元のストアイ
ンキャッシュへのストアの完了を抑止する。
いて、前記ローカルバスは、他のストアインキャッシュ
のデータの無効化を指示する無効化リクエストと、前記
ローカルバスのバスサイクルの特定のタイミングでキャ
ンセル信号をリクエスト送出元へ通知することにより送
出中のリクエストの実行を中断し、かつ前記リクエスト
送出元に前記リクエストを再送出させるキャンセル手段
を備え、前記バスブリッジは、前記ローカルバスから特
定のストアインキャッシュのデータの無効化を指示する
無効化リクエストを受信した場合、前記タグのコピーが
前記Ｉもしくは前記ＣＳであるときには前記無効化リク
エストを前記グローバルバスへ送出することを決定し、
かつ前記無効化リクエストを前記グローバルバスへ送出
し終わるまで前記ローカルバス上の前記無効化リクエス
トをキャンセルし続けて、リクエスト送出元のストアイ
ンキャッシュへのストアの完了を抑止する。
【００２１】すなわち、本発明によるキャッシュシステ
ムは、バスブリッジが配下のローカルバス（以下、Ｌバ
スという。）に接続されるストアインキャッシュのタグ
のコピー（以下、ＣＴＡＧという。）を備える。ＣＴＡ
Ｇはキャッシュのブロックの状態が無効（以下、Ｉとい
う。），主記憶と一致・排他（以下、ＣＥという。），
主記憶と一致・共有（以下、ＣＳという。），主記憶と
不一致・排他（以下、Ｄという。）の４状態を持つ。Ｃ
ＴＡＧはＬバスとグローバルバス（以下、Ｇバスとい
う。）のリクエストを監視し、配下のＬバスに接続され
るキャッシュのタグのコピーとなるように管理される
が、例外的にキャッシュに有効なブロックが存在しない
とき、ＣＴＡＧの値がＣＥまたはＣＳとなるような不一
致のみ許容している。
ムは、バスブリッジが配下のローカルバス（以下、Ｌバ
スという。）に接続されるストアインキャッシュのタグ
のコピー（以下、ＣＴＡＧという。）を備える。ＣＴＡ
Ｇはキャッシュのブロックの状態が無効（以下、Ｉとい
う。），主記憶と一致・排他（以下、ＣＥという。），
主記憶と一致・共有（以下、ＣＳという。），主記憶と
不一致・排他（以下、Ｄという。）の４状態を持つ。Ｃ
ＴＡＧはＬバスとグローバルバス（以下、Ｇバスとい
う。）のリクエストを監視し、配下のＬバスに接続され
るキャッシュのタグのコピーとなるように管理される
が、例外的にキャッシュに有効なブロックが存在しない
とき、ＣＴＡＧの値がＣＥまたはＣＳとなるような不一
致のみ許容している。
【００２２】さらに、バスブリッジはＬバスから受信し
た共有ブロックリード（以下、ＳＢＲという。）と排他
ブロックリード（以下、ＥＢＲという。）を一時的に格
納するリクエストコピーバッファを備える。
た共有ブロックリード（以下、ＳＢＲという。）と排他
ブロックリード（以下、ＥＢＲという。）を一時的に格
納するリクエストコピーバッファを備える。
【００２３】ＬバスからＥＢＲリクエストを受信した場
合にバスブリッジはＣＴＡＧを索引し、ブロックの状態
がＩもしくはＣＳの場合にＥＢＲをＧバスへ送出する。
Ｇバス上で同一アドレスへの他のストア（ＥＢＲやＩＮ
Ｖ（無効化。以下、ＩＮＶという。））と競合して他の
ストアが先行した場合、後続のＥＢＲは先行のＥＢＲや
ＩＮＶによるストアが完了したブロックを取得するた
め、キャッシュの一貫性を保つことが出来る。
合にバスブリッジはＣＴＡＧを索引し、ブロックの状態
がＩもしくはＣＳの場合にＥＢＲをＧバスへ送出する。
Ｇバス上で同一アドレスへの他のストア（ＥＢＲやＩＮ
Ｖ（無効化。以下、ＩＮＶという。））と競合して他の
ストアが先行した場合、後続のＥＢＲは先行のＥＢＲや
ＩＮＶによるストアが完了したブロックを取得するた
め、キャッシュの一貫性を保つことが出来る。
【００２４】さらに、ＬバスからＩＮＶリクエストを受
信した場合、バスブリッジはＣＴＡＧを索引し、ブロッ
クの状態がＩもしくはＣＳの場合にＩＮＶをＧバスへ送
出し、同時にＧバスへのＩＮＶ送出が完了するまでＬバ
ス側からのＩＮＶをキャンセルし続けることによりスト
アインキャッシュへのストアを抑止する。Ｇバス上で同
一アドレスの他のストア（ＥＢＲやＩＮＶ）と競合して
他のストアが先行した場合、ＩＮＶの送出を中止してＬ
バス側のＩＮＶをキャンセルし続けることにより、先行
するＧバス上のストア（ＥＢＲやＩＮＶ）によるＩＮＶ
をＬバスへ送出することにより、キャッシュの一貫性を
保つことが出来る。
信した場合、バスブリッジはＣＴＡＧを索引し、ブロッ
クの状態がＩもしくはＣＳの場合にＩＮＶをＧバスへ送
出し、同時にＧバスへのＩＮＶ送出が完了するまでＬバ
ス側からのＩＮＶをキャンセルし続けることによりスト
アインキャッシュへのストアを抑止する。Ｇバス上で同
一アドレスの他のストア（ＥＢＲやＩＮＶ）と競合して
他のストアが先行した場合、ＩＮＶの送出を中止してＬ
バス側のＩＮＶをキャンセルし続けることにより、先行
するＧバス上のストア（ＥＢＲやＩＮＶ）によるＩＮＶ
をＬバスへ送出することにより、キャッシュの一貫性を
保つことが出来る。
【００２５】また、ＬバスからＳＢＲやＥＢＲを受信し
た場合、ＣＴＡＧを索引した結果、ブロックの状態がＳ
ＢＲであればＤ・ＣＥ・ＣＳの何れか、ＥＢＲであれば
Ｄ・ＣＥの何れかだったならば、バスブリッジはそのリ
クエストをＧバスへ送出する必要がないものとして破棄
するが、その後Ｌバス上の何れのキャッシュにも所望の
ブロックが存在しないことが判明した場合、リクエスト
コピーバッファから取り出したリクエストが再び投入さ
れてＧバスへ送出される。これにより、キャッシュのタ
グとＣＴＡＧの状態が整合・不整合に関わらず、ＳＢＲ
やＥＢＲの送出元のストアインキャッシュが最も近い場
所から適切な時間内にデータを取得することが可能にな
る。
た場合、ＣＴＡＧを索引した結果、ブロックの状態がＳ
ＢＲであればＤ・ＣＥ・ＣＳの何れか、ＥＢＲであれば
Ｄ・ＣＥの何れかだったならば、バスブリッジはそのリ
クエストをＧバスへ送出する必要がないものとして破棄
するが、その後Ｌバス上の何れのキャッシュにも所望の
ブロックが存在しないことが判明した場合、リクエスト
コピーバッファから取り出したリクエストが再び投入さ
れてＧバスへ送出される。これにより、キャッシュのタ
グとＣＴＡＧの状態が整合・不整合に関わらず、ＳＢＲ
やＥＢＲの送出元のストアインキャッシュが最も近い場
所から適切な時間内にデータを取得することが可能にな
る。
【００２６】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００２７】図１は本発明の実施の一形態を示す説明図
である。同図において、本発明によるキャッシュシステ
ムは、複数の中央処理装置（以下、ＣＰＵという。）１
および２と複数の主記憶装置（以下、ＭＭＵという。）
３および４とが一つのＧバス５を介して接続された情報
処理システムにおいて、ＣＰＵ１は複数のストアインキ
ャッシュ（以下、ＳＩＣという。）１０１〜１０４と、
前記複数のＳＩＣを接続するＬバス１１０と、前記Ｌバ
スと前記Ｇバスとを接続するバスブリッジ１２０とを含
み、同様にしてＣＰＵ２はＳＩＣ２０１〜２０４と，Ｌ
バス２１０と，バスブリッジ２２０とを含む。
である。同図において、本発明によるキャッシュシステ
ムは、複数の中央処理装置（以下、ＣＰＵという。）１
および２と複数の主記憶装置（以下、ＭＭＵという。）
３および４とが一つのＧバス５を介して接続された情報
処理システムにおいて、ＣＰＵ１は複数のストアインキ
ャッシュ（以下、ＳＩＣという。）１０１〜１０４と、
前記複数のＳＩＣを接続するＬバス１１０と、前記Ｌバ
スと前記Ｇバスとを接続するバスブリッジ１２０とを含
み、同様にしてＣＰＵ２はＳＩＣ２０１〜２０４と，Ｌ
バス２１０と，バスブリッジ２２０とを含む。
【００２８】ここで、ＳＩＣ１０１〜１０４，Ｌバス１
０１，バスブリッジ１２０は同一のパッケージ（ＣＰＵ
１）上に実装され、ＳＩＣ２０１〜２０４，Ｌバス２１
０，バスブリッジ２２０も同様にＣＰＵ２の上に実装さ
れており、前述のＣＰＵ１および２とＭＭＵ３および４
はパッケージ単位でＧバスに接続される。
０１，バスブリッジ１２０は同一のパッケージ（ＣＰＵ
１）上に実装され、ＳＩＣ２０１〜２０４，Ｌバス２１
０，バスブリッジ２２０も同様にＣＰＵ２の上に実装さ
れており、前述のＣＰＵ１および２とＭＭＵ３および４
はパッケージ単位でＧバスに接続される。
【００２９】なお、Ｌバスに接続されるＳＩＣの数やＧ
バスに接続されるＣＰＵやＭＭＵの数は、ＬＳＩのドラ
イバの駆動能力やバスの動作周波数との兼ね合いで決定
されるべきものなので、ここに記載した構成に特に限定
されるものではない。
バスに接続されるＣＰＵやＭＭＵの数は、ＬＳＩのドラ
イバの駆動能力やバスの動作周波数との兼ね合いで決定
されるべきものなので、ここに記載した構成に特に限定
されるものではない。
【００３０】また、図中には記載していないが、ＳＩＣ
には一つ以上のプロセッサが接続されている。一般にプ
ロセッサには一次キャッシュを内蔵している場合が多い
が、一次キャッシュの構成やＳＩＣに接続されるプロセ
ッサの数等は本発明の効果に影響するものではないの
で、詳細には示さない。
には一つ以上のプロセッサが接続されている。一般にプ
ロセッサには一次キャッシュを内蔵している場合が多い
が、一次キャッシュの構成やＳＩＣに接続されるプロセ
ッサの数等は本発明の効果に影響するものではないの
で、詳細には示さない。
【００３１】次に、ＬバスおよびＧバスの動作について
詳細に説明する。上記のＬバスおよびＧバスは同一のバ
スプロトコルに従って動作するスプリットトランザクシ
ョン方式のバスである。また、アドレス線とデータ線を
分離し、それぞれ独立して動作させることが可能であ
る。以後特に必要な場合に限って、これらをアドレスバ
ス，データバスと区別して記載する。また、アドレスバ
ス上で動作するコマンドはアドレスバスコマンド，デー
タバス上で操作するコマンドはデータバスコマンドと記
載する。さらに、キャッシュへの読み込み動作のよう
に、要求と応答が組になっているような動作の場合、こ
れらを区別するために特にリクエスト，リプライと記載
することがある。
詳細に説明する。上記のＬバスおよびＧバスは同一のバ
スプロトコルに従って動作するスプリットトランザクシ
ョン方式のバスである。また、アドレス線とデータ線を
分離し、それぞれ独立して動作させることが可能であ
る。以後特に必要な場合に限って、これらをアドレスバ
ス，データバスと区別して記載する。また、アドレスバ
ス上で動作するコマンドはアドレスバスコマンド，デー
タバス上で操作するコマンドはデータバスコマンドと記
載する。さらに、キャッシュへの読み込み動作のよう
に、要求と応答が組になっているような動作の場合、こ
れらを区別するために特にリクエスト，リプライと記載
することがある。
【００３２】表１にアドレスバスコマンドの動作タイミ
ングを示す。バスのステート１〜５は、バス動作中には
クロックに同期して常時カウントされているタイミング
信号である。また、ステート１〜５の期間を指して特に
バスサイクルと表記する。
ングを示す。バスのステート１〜５は、バス動作中には
クロックに同期して常時カウントされているタイミング
信号である。また、ステート１〜５の期間を指して特に
バスサイクルと表記する。
【００３３】
【表１】
【００３４】アドレスバスコマンドはＲＥＱにステージ
からＯＷＮステージまでの１０ステージで実行される。
各ステージの実行タイミングはバスのステート１〜５に
完全に同期している。
からＯＷＮステージまでの１０ステージで実行される。
各ステージの実行タイミングはバスのステート１〜５に
完全に同期している。
【００３５】また、アドレスバスコマンドはバスサイク
ル毎にオーバーラップして動作することが可能である。
例えば、先行するコマンドのキャンセル（ＣＡＮ）ステ
ージでは、直後のバスサイクルのリクエスト（ＲＥＱ）
ステージが開始される。
ル毎にオーバーラップして動作することが可能である。
例えば、先行するコマンドのキャンセル（ＣＡＮ）ステ
ージでは、直後のバスサイクルのリクエスト（ＲＥＱ）
ステージが開始される。
【００３６】ここで本発明の効果を得るために重要な役
割をもつＣＡＮステージとＯＷＮステージについて説明
する。まず、ＣＡＮステージで送出されるアドレスバス
コマンドキャンセル（ＡＣＡＮ）は、実行中のアドレス
バスコマンドが何らかの理由で実行できない場合に送出
する信号である。送出するのは、バス上に接続された何
れのノードでも構わない。コマンドはＡＣＡＮが何れの
ノードからも送出されなかった場合にのみ送出を完了す
る約束になっているので、リクエスト送出元（リクエス
タ）はコマンドがＡＣＡＮされた場合にはコマンドの送
出を取りやめるか、コマンドがＡＣＡＮされなくなるま
で再送出を繰り返さなければならない。
割をもつＣＡＮステージとＯＷＮステージについて説明
する。まず、ＣＡＮステージで送出されるアドレスバス
コマンドキャンセル（ＡＣＡＮ）は、実行中のアドレス
バスコマンドが何らかの理由で実行できない場合に送出
する信号である。送出するのは、バス上に接続された何
れのノードでも構わない。コマンドはＡＣＡＮが何れの
ノードからも送出されなかった場合にのみ送出を完了す
る約束になっているので、リクエスト送出元（リクエス
タ）はコマンドがＡＣＡＮされた場合にはコマンドの送
出を取りやめるか、コマンドがＡＣＡＮされなくなるま
で再送出を繰り返さなければならない。
【００３７】ＯＷＮステージでは、コマンドがＳＢＲや
ＥＢＲの場合にキャッシュやＣＴＡＧを索引した結果に
より、ＯＷＮ（Ｉ），ＯＷＮ（Ｃ），ＯＷＮ（Ｄ）の３
種類の情報を伝達する。バス上のノードは、このＯＷＮ
の値を監視してＳＩＣやＣＴＡＧの登録を行ったり、リ
プライを送出するノード（リプライヤ）の決定を行う。
Ｌバス上でこのようなリプライヤを決定する手順をリプ
ライ調停と呼ぶ。
ＥＢＲの場合にキャッシュやＣＴＡＧを索引した結果に
より、ＯＷＮ（Ｉ），ＯＷＮ（Ｃ），ＯＷＮ（Ｄ）の３
種類の情報を伝達する。バス上のノードは、このＯＷＮ
の値を監視してＳＩＣやＣＴＡＧの登録を行ったり、リ
プライを送出するノード（リプライヤ）の決定を行う。
Ｌバス上でこのようなリプライヤを決定する手順をリプ
ライ調停と呼ぶ。
【００３８】Ｌバスでのリプライ調停の手順を表２にま
とめてある。ここで注意すべきことは、バスブリッジが
リプライ権の獲得に関して優先権を持っていることと、
何れのノードからの出力もＯＷＮ（Ｉ）だった場合には
バスブリッジがリプライヤになると言う事である。
とめてある。ここで注意すべきことは、バスブリッジが
リプライ権の獲得に関して優先権を持っていることと、
何れのノードからの出力もＯＷＮ（Ｉ）だった場合には
バスブリッジがリプライヤになると言う事である。
【００３９】
【表２】
【００４０】Ｇバス側では、ＯＷＮ（Ｄ）を送出したノ
ードがリプライヤとなる。詳細は後述するが、Ｇバス上
では複数のノードが同時にＯＷＮ（Ｄ）を送出すること
は無いからである。それ以外の場合は送出される値がＯ
ＷＮ（Ｃ），ＯＷＮ（Ｉ）に関わらず常に主記憶装置が
リプライヤとなる。
ードがリプライヤとなる。詳細は後述するが、Ｇバス上
では複数のノードが同時にＯＷＮ（Ｄ）を送出すること
は無いからである。それ以外の場合は送出される値がＯ
ＷＮ（Ｃ），ＯＷＮ（Ｉ）に関わらず常に主記憶装置が
リプライヤとなる。
【００４１】続いて、表３にデータバスコマンドの動作
タイミングを示す。アドレスバスコマンドと同様に、Ｒ
ＥＱステージからＤ３ステージまでの全８ステージが、
バスのステート１〜５に同期して実行される。また、ア
ドレスバスコマンドと同様に、バスサイクル毎にオーバ
ーラップして動作することが可能である。
タイミングを示す。アドレスバスコマンドと同様に、Ｒ
ＥＱステージからＤ３ステージまでの全８ステージが、
バスのステート１〜５に同期して実行される。また、ア
ドレスバスコマンドと同様に、バスサイクル毎にオーバ
ーラップして動作することが可能である。
【００４２】
【表３】
【００４３】また、本発明のようなスプリットトランザ
クション方式のバスでは、通常、リクエストとリプライ
の関連づけを行うために、バス上のノードにそれぞれリ
ードリソース管理テーブル（以下、ＲＲＭＴという。）
等と呼ばれるテーブルを備えている。リードリクエスト
（ＳＢＲやＥＢＲ）をバスに送出するとき、リクエスト
は固有のＩＤ番号を付与され、ＲＲＭＴに登録される。
リプライ送出元（リプライヤ）はリプライを送出すると
きに対応するリクエストのＩＤ番号を付してリクエスト
送出元（リクエスタ）へ返却する（表３のＲＩＤステー
ジ）ので、リクエスタはデータバス上に送出されたリプ
ライがどのリクエストに対応するものであるかを判断で
きるようになっている。
クション方式のバスでは、通常、リクエストとリプライ
の関連づけを行うために、バス上のノードにそれぞれリ
ードリソース管理テーブル（以下、ＲＲＭＴという。）
等と呼ばれるテーブルを備えている。リードリクエスト
（ＳＢＲやＥＢＲ）をバスに送出するとき、リクエスト
は固有のＩＤ番号を付与され、ＲＲＭＴに登録される。
リプライ送出元（リプライヤ）はリプライを送出すると
きに対応するリクエストのＩＤ番号を付してリクエスト
送出元（リクエスタ）へ返却する（表３のＲＩＤステー
ジ）ので、リクエスタはデータバス上に送出されたリプ
ライがどのリクエストに対応するものであるかを判断で
きるようになっている。
【００４４】また、ＲＲＭＴにはもう一つの働きがあっ
て、リクエスト送出時にリクエストのＩＤ番号とともに
リクエストアドレスを保持しておき、リプライが返却さ
れるまでの間に他のノードから同じアドレスに対するメ
モリアクセスを抑止する為に用いる。これによって同一
アドレスのブロックに対するメモリ更新の順序保証を解
決するのである。
て、リクエスト送出時にリクエストのＩＤ番号とともに
リクエストアドレスを保持しておき、リプライが返却さ
れるまでの間に他のノードから同じアドレスに対するメ
モリアクセスを抑止する為に用いる。これによって同一
アドレスのブロックに対するメモリ更新の順序保証を解
決するのである。
【００４５】このようにＲＲＭＴはスプリットトランザ
クション方式のバスを実現するのに重要な役割を担って
いるが、本発明の効果に大きな影響を及ぼすものではな
いので、ここはこれ以上の説明は行わない。
クション方式のバスを実現するのに重要な役割を担って
いるが、本発明の効果に大きな影響を及ぼすものではな
いので、ここはこれ以上の説明は行わない。
【００４６】表４に上記のキャッシュシステムにおいて
バスコマンドとして定義されるコマンドを示す。ここで
共有リードＳＢＲと排他リードＥＢＲはアドレスバスコ
マンド，リプライＲＰＹはデータバスコマンドである、
ブロックライトＢＷはアドレスバスとデータバスを同時
に使用して送出する。
バスコマンドとして定義されるコマンドを示す。ここで
共有リードＳＢＲと排他リードＥＢＲはアドレスバスコ
マンド，リプライＲＰＹはデータバスコマンドである、
ブロックライトＢＷはアドレスバスとデータバスを同時
に使用して送出する。
【００４７】
【表４】
【００４８】図２は、上記のバスブリッジ１２０の内部
構成を示すブロック図である。同図において、ローカル
バス（Ｌバス）１１０とグローバルバス（Ｇバス）５は
図１に示したものと同一である。バスブリッジ１２０は
ＬバスとＧバスに双方向入出力バッファを通して接続さ
れている。
構成を示すブロック図である。同図において、ローカル
バス（Ｌバス）１１０とグローバルバス（Ｇバス）５は
図１に示したものと同一である。バスブリッジ１２０は
ＬバスとＧバスに双方向入出力バッファを通して接続さ
れている。
【００４９】リクエストコピーバッファ（以下、ＲＣＢ
という。）１５４は、Ｌバスから受信したＳＢＲとＥＢ
Ｒを一時的に待避するバッファである。Ｌバスから受信
したコマンドは、ＲＣＢ１５４を経由するか（信号線１
６３）、もしくは直接（信号線１６０）バスブリッジ制
御回路１５０へ入力される。同様に、Ｇバスから受信し
たコマンドも信号線１６２を経由してバスブリッジ制御
回路１５０へ入力される。バスブリッジ制御回路１５０
は、バスブリッジ１２０全体の動作を制御する。
という。）１５４は、Ｌバスから受信したＳＢＲとＥＢ
Ｒを一時的に待避するバッファである。Ｌバスから受信
したコマンドは、ＲＣＢ１５４を経由するか（信号線１
６３）、もしくは直接（信号線１６０）バスブリッジ制
御回路１５０へ入力される。同様に、Ｇバスから受信し
たコマンドも信号線１６２を経由してバスブリッジ制御
回路１５０へ入力される。バスブリッジ制御回路１５０
は、バスブリッジ１２０全体の動作を制御する。
【００５０】バスブリッジ制御回路１５０からＬバスへ
コマンドを送出する場合は、Ｌバスコマンドバッファ
（以下、ＬＣＢという。）１５１を経由して送出する。
同様に、Ｇバスへのコマンド送出はＧバスコマンドバッ
ファ（以下、ＧＣＢという。）１５２を経由して送出す
る。
コマンドを送出する場合は、Ｌバスコマンドバッファ
（以下、ＬＣＢという。）１５１を経由して送出する。
同様に、Ｇバスへのコマンド送出はＧバスコマンドバッ
ファ（以下、ＧＣＢという。）１５２を経由して送出す
る。
【００５１】なお、上記のＬバスとＧバスは、先にも説
明したようにアドレスバスとデータバスが独立して動作
可能な構造になっているので、本来このＬＣＢ１５１と
ＧＣＢ１５２もアドレスバス用のバッファとデータバス
用のバッファに分割してインプリメントするのが自然だ
が、バッファの構造は本発明による効果に影響するもの
ではないので、これ以上の説明は行わない。
明したようにアドレスバスとデータバスが独立して動作
可能な構造になっているので、本来このＬＣＢ１５１と
ＧＣＢ１５２もアドレスバス用のバッファとデータバス
用のバッファに分割してインプリメントするのが自然だ
が、バッファの構造は本発明による効果に影響するもの
ではないので、これ以上の説明は行わない。
【００５２】ＣＴＡＧメモリ１５３は、Ｌバス１１０配
下に接続されるＳＩＣ１０１〜１０４のタグのコピーで
あって、それぞれのＳＩＣに対応する同じエントリ数の
コピーをもっている。タグのコピー（ＣＴＡＧ）は表５
に示すように、無効（Ｉ），主記憶と一致・排他（Ｃ
Ｅ），主記憶と一致・共有（ＣＳ），主記憶と不一致・
排他（Ｄ）の４状態を持つ。
下に接続されるＳＩＣ１０１〜１０４のタグのコピーで
あって、それぞれのＳＩＣに対応する同じエントリ数の
コピーをもっている。タグのコピー（ＣＴＡＧ）は表５
に示すように、無効（Ｉ），主記憶と一致・排他（Ｃ
Ｅ），主記憶と一致・共有（ＣＳ），主記憶と不一致・
排他（Ｄ）の４状態を持つ。
【００５３】
【表５】
【００５４】これに対応するＳＩＣの状態は表６に示す
通りである。同表に示すように上記のＳＩＣでは無効
（Ｉ），主記憶と一致（Ｃ），主記憶と不一致・排他
（ＤＥ），主記憶と不一致・共有（ＤＳ）の４状態を持
つ。
通りである。同表に示すように上記のＳＩＣでは無効
（Ｉ），主記憶と一致（Ｃ），主記憶と不一致・排他
（ＤＥ），主記憶と不一致・共有（ＤＳ）の４状態を持
つ。
【００５５】
【表６】
【００５６】表７には、ＳＩＣのタグの状態値とＣＴＡ
Ｇの状態値の組み合わせを示す。詳細な動作は後に説明
するが、ＳＩＣのタグとそのコピーであるＣＴＡＧは表
中の丸印の組み合わせになるように管理されている。
Ｇの状態値の組み合わせを示す。詳細な動作は後に説明
するが、ＳＩＣのタグとそのコピーであるＣＴＡＧは表
中の丸印の組み合わせになるように管理されている。
【００５７】
【表７】
【００５８】次に、上記のキャッシュシステムの動作に
ついて詳細に説明する。最初にＳＩＣからＬバスへリク
エストを送出する場合のＳＩＣの動作について説明す
る。
ついて詳細に説明する。最初にＳＩＣからＬバスへリク
エストを送出する場合のＳＩＣの動作について説明す
る。
【００５９】図３は、ＳＩＣに接続されるプロセッサか
らＳＩＣへリードが送出された場合の動作を示すフロー
チャートである。まず、プロセッサからのリードによっ
てキャッシュを索引した結果、キャッシュヒットした場
合（ステップ２００・Ｈｉｔ）はキャッシュからリプラ
イを送出して動作を終了する。
らＳＩＣへリードが送出された場合の動作を示すフロー
チャートである。まず、プロセッサからのリードによっ
てキャッシュを索引した結果、キャッシュヒットした場
合（ステップ２００・Ｈｉｔ）はキャッシュからリプラ
イを送出して動作を終了する。
【００６０】キャッシュにミスヒットした場合（ステッ
プ２００・Ｍｉｓｓ）、ＳＩＣはＬバスへＳＢＲを送出
し（ステップ２０１）、Ｌバスから受信したリプライを
キャッシュに登録すると共にプロセッサへ送出する。Ｓ
ＢＲをＬバスへ送出した時に、表１に示したＯＷＮステ
ージで他のキャッシュから受信する値によって、リプラ
イを送出するノード（リプライヤ）が決定され（リプラ
イ調停）、リプライをキャッシュに登録するときのキャ
ッシュの状態はＣとＤの何れかが確定する（ステップ２
０２〜２０７）。
プ２００・Ｍｉｓｓ）、ＳＩＣはＬバスへＳＢＲを送出
し（ステップ２０１）、Ｌバスから受信したリプライを
キャッシュに登録すると共にプロセッサへ送出する。Ｓ
ＢＲをＬバスへ送出した時に、表１に示したＯＷＮステ
ージで他のキャッシュから受信する値によって、リプラ
イを送出するノード（リプライヤ）が決定され（リプラ
イ調停）、リプライをキャッシュに登録するときのキャ
ッシュの状態はＣとＤの何れかが確定する（ステップ２
０２〜２０７）。
【００６１】次に図４を参照してプロセッサからＳＩＣ
へのストアが行われる場合の動作について説明する。Ｓ
ＩＣへストア命令が発行されてからキャッシュを索引す
るところまではリードの場合と同じである。
へのストアが行われる場合の動作について説明する。Ｓ
ＩＣへストア命令が発行されてからキャッシュを索引す
るところまではリードの場合と同じである。
【００６２】この時、キャッシュの状態がＤＥならば
（ステップ２１０・ＤＥ）そのままキャッシュへ書き込
みが行われてストアが完了する。
（ステップ２１０・ＤＥ）そのままキャッシュへ書き込
みが行われてストアが完了する。
【００６３】キャッシュの状態がＣまたはＤＳだった場
合（ステップ２１０・Ｃ／ＤＳ）、ＳＩＣはＬバスへＩ
ＮＶ送出を試みる。ＩＮＶ送出が完了したならば、キャ
ッシュの状態をＤＥに更新し（ステップ２１３）、キャ
ッシュへの書き込みが行われてストアが完了する。
合（ステップ２１０・Ｃ／ＤＳ）、ＳＩＣはＬバスへＩ
ＮＶ送出を試みる。ＩＮＶ送出が完了したならば、キャ
ッシュの状態をＤＥに更新し（ステップ２１３）、キャ
ッシュへの書き込みが行われてストアが完了する。
【００６４】キャッシュミスの場合（ステップ２１０・
Ｍｉｓｓ）とＬバスへのＩＮＶ送出に失敗した場合（ス
テップ２１２・失敗）、ＬバスへＥＢＲを送出する（ス
テップ２１１）。ここでＩＮＶに失敗する場合とは、Ｓ
ＩＣがＩＮＶ送出を試みている間に、同一アドレスへの
ＩＮＶやＥＢＲがＬバス上に他のＳＩＣやバスブリッジ
から送出された場合を指す。
Ｍｉｓｓ）とＬバスへのＩＮＶ送出に失敗した場合（ス
テップ２１２・失敗）、ＬバスへＥＢＲを送出する（ス
テップ２１１）。ここでＩＮＶに失敗する場合とは、Ｓ
ＩＣがＩＮＶ送出を試みている間に、同一アドレスへの
ＩＮＶやＥＢＲがＬバス上に他のＳＩＣやバスブリッジ
から送出された場合を指す。
【００６５】そして、ＳＢＲの場合と同様にリプライ調
停によってリプライを送出するノードが決定されるが
（ステップ２１４〜２１６）、リプライは常にＤＥ状態
でＳＩＣに登録され（ステップ２１７）、リプライデー
タに対してストアが行われる。
停によってリプライを送出するノードが決定されるが
（ステップ２１４〜２１６）、リプライは常にＤＥ状態
でＳＩＣに登録され（ステップ２１７）、リプライデー
タに対してストアが行われる。
【００６６】次に図５を用いてＳＩＣから主記憶への書
き込み動作を説明する。ＳＩＣのブロックをスワップな
どの理由によって掃き出す場合、キャッシュの状態がＤ
ＥもしくはＤＳの場合にはＬバスへＢＷを送出した後
（ステップ２２０〜２２１）、キャッシュを無効化する
（ステップ２２２）。キャッシュの状態がＩまたはＣの
場合にはそのままキャッシュを無効化する（ステップ２
２０）。
き込み動作を説明する。ＳＩＣのブロックをスワップな
どの理由によって掃き出す場合、キャッシュの状態がＤ
ＥもしくはＤＳの場合にはＬバスへＢＷを送出した後
（ステップ２２０〜２２１）、キャッシュを無効化する
（ステップ２２２）。キャッシュの状態がＩまたはＣの
場合にはそのままキャッシュを無効化する（ステップ２
２０）。
【００６７】続いてＳＩＣがＬバスからコマンドを受信
した場合のＳＩＣの動作について説明する。
した場合のＳＩＣの動作について説明する。
【００６８】図６を参照してＳＩＣがＬバスからＳＢＲ
を受信した場合の動作を説明すると、はじめにキャッシ
ュ索引によってキャッシュがＤＥもしくはＤＳ状態の場
合（ステップ２３０・ＤＥ／ＤＳ）、ＳＩＣはバスコマ
ンドのＯＷＮステージでＯＷＮ（Ｄ）を送出する（ステ
ップ２３４）。リプライ調停の結果、リプライ送出する
権利（リプライ権）を獲得した場合（ステップ２３５・
Ｙｅｓ）、Ｌバスへリプライを送出する（ステップ２３
６）。最後にキャッシュの状態をＤＳへ更新して（ステ
ップ２３７）動作を完了する。
を受信した場合の動作を説明すると、はじめにキャッシ
ュ索引によってキャッシュがＤＥもしくはＤＳ状態の場
合（ステップ２３０・ＤＥ／ＤＳ）、ＳＩＣはバスコマ
ンドのＯＷＮステージでＯＷＮ（Ｄ）を送出する（ステ
ップ２３４）。リプライ調停の結果、リプライ送出する
権利（リプライ権）を獲得した場合（ステップ２３５・
Ｙｅｓ）、Ｌバスへリプライを送出する（ステップ２３
６）。最後にキャッシュの状態をＤＳへ更新して（ステ
ップ２３７）動作を完了する。
【００６９】ステップ２３０でキャッシュの状態がＣだ
った場合、ＳＩＣはＬバスへＯＷＮ（Ｃ）を送出する
（ステップ２３１）。リプライ調停の結果、リプライ権
を獲得した場合にはＬバスへリプライを送出して（ステ
ップ２３２〜２３３）、動作を完了する。
った場合、ＳＩＣはＬバスへＯＷＮ（Ｃ）を送出する
（ステップ２３１）。リプライ調停の結果、リプライ権
を獲得した場合にはＬバスへリプライを送出して（ステ
ップ２３２〜２３３）、動作を完了する。
【００７０】ステップ２３０でキャッシュの状態がＩだ
った場合には、ＳＩＣは何もしない。
った場合には、ＳＩＣは何もしない。
【００７１】次に図７はＳＩＣがＬバスからＥＢＲを受
信した場合の動作を説明する図である。ＥＢＲを受信し
た場合もＳＢＲを受信した場合と同様にキャッシュの索
引を行い（ステップ２４０）、キャッシュの状態がＣな
らばＯＷＮ（Ｃ）を送出（ステップ２４１）、ＤＥまた
はＤＳならばＯＷＮ（Ｄ）を送出（ステップ２４２）す
る。
信した場合の動作を説明する図である。ＥＢＲを受信し
た場合もＳＢＲを受信した場合と同様にキャッシュの索
引を行い（ステップ２４０）、キャッシュの状態がＣな
らばＯＷＮ（Ｃ）を送出（ステップ２４１）、ＤＥまた
はＤＳならばＯＷＮ（Ｄ）を送出（ステップ２４２）す
る。
【００７２】この結果リプライ調停によりリプライ権を
獲得した場合にはリプライをＬバスへ送出し（ステップ
２４４）、キャッシュの状態をＩに更新して動作を完了
する（ステップ２４５）。リプライ権を獲得できなかっ
た場合は（ステップ２４３・Ｎｏ）、そのままキャッシ
ュをＩに更新して動作を完了する。また、キャッシュミ
スヒットした場合（ステップ２４０・Ｍｉｓｓ）、ＳＩ
Ｃは何もせず動作を完了する。
獲得した場合にはリプライをＬバスへ送出し（ステップ
２４４）、キャッシュの状態をＩに更新して動作を完了
する（ステップ２４５）。リプライ権を獲得できなかっ
た場合は（ステップ２４３・Ｎｏ）、そのままキャッシ
ュをＩに更新して動作を完了する。また、キャッシュミ
スヒットした場合（ステップ２４０・Ｍｉｓｓ）、ＳＩ
Ｃは何もせず動作を完了する。
【００７３】図８はＳＩＣがＬバスからＩＮＶを受信し
た場合の動作を説明する図である。図を参照して、Ｌバ
スからＩＮＶを受信したＳＩＣはキャッシュを索引し、
キャッシュにヒットした場合（ステップ２５０・Ｃ／Ｄ
Ｅ／ＤＳ）、キャッシュの状態をＩに更新して動作を完
了する（ステップ２５１）。キャッシュにミスヒットし
た場合（ステップ２５０・Ｍｉｓｓ）、そのまま何もせ
ずに動作を完了する。
た場合の動作を説明する図である。図を参照して、Ｌバ
スからＩＮＶを受信したＳＩＣはキャッシュを索引し、
キャッシュにヒットした場合（ステップ２５０・Ｃ／Ｄ
Ｅ／ＤＳ）、キャッシュの状態をＩに更新して動作を完
了する（ステップ２５１）。キャッシュにミスヒットし
た場合（ステップ２５０・Ｍｉｓｓ）、そのまま何もせ
ずに動作を完了する。
【００７４】図９はＳＩＣがＬバスからＢＷを受信した
場合の動作を説明する図である。ＬバスにＢＷが送出さ
れたことを検出したＳＩＣは、キャッシュを索引し、キ
ャッシュの状態がＤＥまたはＤＳの場合に（ステップ２
６０・Ｈｉｔ）キャッシュの状態をＣへ更新して動作を
完了する（ステップ２６１）。キャッシュにミスヒット
した場合（ステップ２６０・Ｍｉｓｓ）は何もせずに動
作を完了する。
場合の動作を説明する図である。ＬバスにＢＷが送出さ
れたことを検出したＳＩＣは、キャッシュを索引し、キ
ャッシュの状態がＤＥまたはＤＳの場合に（ステップ２
６０・Ｈｉｔ）キャッシュの状態をＣへ更新して動作を
完了する（ステップ２６１）。キャッシュにミスヒット
した場合（ステップ２６０・Ｍｉｓｓ）は何もせずに動
作を完了する。
【００７５】続いてバスブリッジがＬバスからコマンド
を受信した場合の動作について説明する。
を受信した場合の動作について説明する。
【００７６】図１０はＬバスへＳＢＲが送出された場合
のバスブリッジの動作を説明する図である。Ｌバスから
ＳＢＲを受信すると、バスブリッジは３つの動作を平行
して開始する。
のバスブリッジの動作を説明する図である。Ｌバスから
ＳＢＲを受信すると、バスブリッジは３つの動作を平行
して開始する。
【００７７】まず第一に、キャッシュのタグのコピー
（ＣＴＡＧ）を参照して、Ｌバス配下のキャッシュに所
望のブロックのコピーが存在するかどうかを調べる。ス
テップ２７２でリクエスタ以外のＳＩＣに対応するＣＴ
ＡＧ（図中、ＣＴＡＧ0 と記載した部分はリクエスタ以
外のＳＩＣに対応するＣＴＡＧを指す）を索引して全て
ミスヒットした場合（ステップ２７２・Ｍｉｓｓ）、Ｌ
バス配下にはブロックのコピーが存在しないので（表７
参照）、ＬバスへＯＷＮ（Ｃ）を送出し、Ｌバスのリプ
ライ権を獲得（表２参照）し、さらにＧバスコマンドバ
ッファ（ＧＣＢ）を経由してＧバスへのＳＢＲ送出を開
始する（ステップ２７３，２７５，２７７）。
（ＣＴＡＧ）を参照して、Ｌバス配下のキャッシュに所
望のブロックのコピーが存在するかどうかを調べる。ス
テップ２７２でリクエスタ以外のＳＩＣに対応するＣＴ
ＡＧ（図中、ＣＴＡＧ0 と記載した部分はリクエスタ以
外のＳＩＣに対応するＣＴＡＧを指す）を索引して全て
ミスヒットした場合（ステップ２７２・Ｍｉｓｓ）、Ｌ
バス配下にはブロックのコピーが存在しないので（表７
参照）、ＬバスへＯＷＮ（Ｃ）を送出し、Ｌバスのリプ
ライ権を獲得（表２参照）し、さらにＧバスコマンドバ
ッファ（ＧＣＢ）を経由してＧバスへのＳＢＲ送出を開
始する（ステップ２７３，２７５，２７７）。
【００７８】ここでＣＴＡＧ0 の何れかがＣＥ／ＣＳ／
Ｄ何れかの状態だった場合には、Ｌバス上のＳＩＣの何
れかがリプライヤになると判定してＧバスへのＳＢＲ送
出を中断する（ステップ２７２）。
Ｄ何れかの状態だった場合には、Ｌバス上のＳＩＣの何
れかがリプライヤになると判定してＧバスへのＳＢＲ送
出を中断する（ステップ２７２）。
【００７９】このようにバスブリッジがＣＴＡＧの状態
を参照してＧバスへのコマンド送出を開始するのは、主
記憶へのアクセスを高速化することが目的である。表１
を参照して、Ｌバス上に送出されたＳＢＲに対して、Ｓ
ＩＣの索引結果が判明するのはＯＷＮステージだが、Ｓ
ＩＣがＬバスのＡＤ０ステージとＡＤ１ステージでアド
レスを受信してタグＲＡＭを索引する論理は、バスブリ
ッジが同様にアドレスを受信してＣＴＡＧのＲＡＭを索
引する論理と基本的に同じである。従って、ＳＩＣがタ
グを索引した結果をＬバス経由で受け取って動作を開始
するより、ＣＴＡＧを索引した結果により動作を開始す
る方が数クロック分高速化できる。
を参照してＧバスへのコマンド送出を開始するのは、主
記憶へのアクセスを高速化することが目的である。表１
を参照して、Ｌバス上に送出されたＳＢＲに対して、Ｓ
ＩＣの索引結果が判明するのはＯＷＮステージだが、Ｓ
ＩＣがＬバスのＡＤ０ステージとＡＤ１ステージでアド
レスを受信してタグＲＡＭを索引する論理は、バスブリ
ッジが同様にアドレスを受信してＣＴＡＧのＲＡＭを索
引する論理と基本的に同じである。従って、ＳＩＣがタ
グを索引した結果をＬバス経由で受け取って動作を開始
するより、ＣＴＡＧを索引した結果により動作を開始す
る方が数クロック分高速化できる。
【００８０】上記キャッシュシステムは５クロックサイ
クルでバスへコマンドを送出するタイミングが決まって
いるため、ＳＢＲ送出を開始するタイミングが数クロッ
ク早くなることによって主記憶へアクセスが５クロック
高速化されることがあり得る。この５クロックの改善が
性能に大きく寄与することは明らかである。
クルでバスへコマンドを送出するタイミングが決まって
いるため、ＳＢＲ送出を開始するタイミングが数クロッ
ク早くなることによって主記憶へアクセスが５クロック
高速化されることがあり得る。この５クロックの改善が
性能に大きく寄与することは明らかである。
【００８１】第２にコマンドがＳＢＲなので、リクエス
トコピーバッファＲＣＢへＳＢＲを格納する（ステップ
２７０）。
トコピーバッファＲＣＢへＳＢＲを格納する（ステップ
２７０）。
【００８２】最後にＬバスのＯＷＮステージで他のＳＩ
Ｃからの信号を受信する。この時他のＳＩＣからＯＷＮ
（Ｃ）またはＯＷＮ（Ｄ）が送出されていれば、バスブ
リッジはリプライヤではないと判断してＣＴＡＧの更新
を行い、動作を終了させる（ステップ２７１，２８
５）。
Ｃからの信号を受信する。この時他のＳＩＣからＯＷＮ
（Ｃ）またはＯＷＮ（Ｄ）が送出されていれば、バスブ
リッジはリプライヤではないと判断してＣＴＡＧの更新
を行い、動作を終了させる（ステップ２７１，２８
５）。
【００８３】ここで問題になるのは、ステップ２７２に
おいてＣＴＡＧ0 がＣＥまたはＣＳの場合に、全てのＳ
ＩＣがＯＷＮ（Ｉ）を出力する（全てのＳＩＣがＩ状態
である）ということが許容されている点である。この場
合、ステップ２７２においてＧバスへのＳＢＲ送出を中
断したにも関わらず、ＬバスのＯＷＮは全てＯＷＮ
（Ｉ）となるために、表２の手順によりバスブリッジが
リプライヤになってしまう。本発明のバスブリッジはこ
のような条件を判定し（ステップ２７４）、条件が成立
した場合にＲＣＢからＳＢＲを取り出してＧバスへのＳ
ＢＲ送出を再開する手段を備えている（ステップ２７
６）。
おいてＣＴＡＧ0 がＣＥまたはＣＳの場合に、全てのＳ
ＩＣがＯＷＮ（Ｉ）を出力する（全てのＳＩＣがＩ状態
である）ということが許容されている点である。この場
合、ステップ２７２においてＧバスへのＳＢＲ送出を中
断したにも関わらず、ＬバスのＯＷＮは全てＯＷＮ
（Ｉ）となるために、表２の手順によりバスブリッジが
リプライヤになってしまう。本発明のバスブリッジはこ
のような条件を判定し（ステップ２７４）、条件が成立
した場合にＲＣＢからＳＢＲを取り出してＧバスへのＳ
ＢＲ送出を再開する手段を備えている（ステップ２７
６）。
【００８４】かくしてＧバスへＳＢＲを送出した後は、
ＧバスのＯＷＮを参照し（ステップ２７８）、その状態
によってリクエスタのＳＩＣに対応するＣＴＡＧを更新
する（ステップ２７９〜２８１）。以後、図中ＣＴＡＧ
S と記述した部分は、Ｌバスのリクエスタに対応するＳ
ＩＣのＣＴＡＧを指す。
ＧバスのＯＷＮを参照し（ステップ２７８）、その状態
によってリクエスタのＳＩＣに対応するＣＴＡＧを更新
する（ステップ２７９〜２８１）。以後、図中ＣＴＡＧ
S と記述した部分は、Ｌバスのリクエスタに対応するＳ
ＩＣのＣＴＡＧを指す。
【００８５】Ｇバスのリプライヤを決定する手順は、Ｌ
バスよりも単純である。まずＯＷＮ（Ｄ）が送出された
場合、ＣＴＡＧの状態はＤで無ければならないが、複数
のＣＰＵ間でのダーティブロック（ＤＥ／ＤＳ）の共有
を行わないので、ＯＷＮ（Ｄ）を送出するＣＰＵは常に
単数である（ステップ２８３）。また、ＧバスではＯＷ
Ｎ（Ｃ）とＯＷＮ（Ｉ）が送出された場合には主記憶装
置がリプライヤとなる（ステップ２８２）。
バスよりも単純である。まずＯＷＮ（Ｄ）が送出された
場合、ＣＴＡＧの状態はＤで無ければならないが、複数
のＣＰＵ間でのダーティブロック（ＤＥ／ＤＳ）の共有
を行わないので、ＯＷＮ（Ｄ）を送出するＣＰＵは常に
単数である（ステップ２８３）。また、ＧバスではＯＷ
Ｎ（Ｃ）とＯＷＮ（Ｉ）が送出された場合には主記憶装
置がリプライヤとなる（ステップ２８２）。
【００８６】Ｇバスからリプライを受信した後は、リプ
ライをＬバスへ転送して動作を完了する。
ライをＬバスへ転送して動作を完了する。
【００８７】図１１は、ＬバスからＥＢＲを受信した場
合のバスブリッジの動作を説明する図である。ＳＢＲを
受信した場合と同様に、バスブリッジは３種の動作を平
行して開始する（ステップ２９０〜２９２）。ここで注
意が必要な点は、ステップ２９２においてＣＴＡＧ0 が
ＣＳ状態の場合でも、バスブリッジはＧバスへのＥＢＲ
送出を開始することである。理由を以下に述べる。
合のバスブリッジの動作を説明する図である。ＳＢＲを
受信した場合と同様に、バスブリッジは３種の動作を平
行して開始する（ステップ２９０〜２９２）。ここで注
意が必要な点は、ステップ２９２においてＣＴＡＧ0 が
ＣＳ状態の場合でも、バスブリッジはＧバスへのＥＢＲ
送出を開始することである。理由を以下に述べる。
【００８８】問題が生じる例として、図１を再び参照し
て説明すると、時間的にほぼ同時期にＳＩＣ１０１とＳ
ＩＣ２０１からそれぞれ同一アドレスのブロックへのＥ
ＢＲが送出されたと仮定する。このＥＢＲに対してそれ
ぞれＳＩＣ１０２とＳＩＣ２０２がＯＷＮ（Ｃ）を送出
したとすると、それぞれのＬバスに閉じてリプライが返
却され、ＳＩＣ１０１とＳＩＣ２０１で別々のストアが
行われる。
て説明すると、時間的にほぼ同時期にＳＩＣ１０１とＳ
ＩＣ２０１からそれぞれ同一アドレスのブロックへのＥ
ＢＲが送出されたと仮定する。このＥＢＲに対してそれ
ぞれＳＩＣ１０２とＳＩＣ２０２がＯＷＮ（Ｃ）を送出
したとすると、それぞれのＬバスに閉じてリプライが返
却され、ＳＩＣ１０１とＳＩＣ２０１で別々のストアが
行われる。
【００８９】話を戻して、ステップ２９３もしくはステ
ップ２９４および２９６の手順を経由してＧバスへＥＢ
Ｒを送出することになった場合、ＧＣＢを経由してＥＢ
Ｒ送出が行われる（ステップ２９５、２９７）。Ｇバス
へＥＢＲを送出しない場合、ＣＴＡＧを更新して動作を
完了する（ステップ３０４）。
ップ２９４および２９６の手順を経由してＧバスへＥＢ
Ｒを送出することになった場合、ＧＣＢを経由してＥＢ
Ｒ送出が行われる（ステップ２９５、２９７）。Ｇバス
へＥＢＲを送出しない場合、ＣＴＡＧを更新して動作を
完了する（ステップ３０４）。
【００９０】ＧバスへのＥＢＲ送出時はＯＷＮの値に依
らずＣＴＡＧS はＤに更新され、ＣＴＡＧ0 はＩに更新
される。リプライを受信した後はＬバスへリプライを転
送し、動作を完了する（ステップ２９８〜３０３）。
らずＣＴＡＧS はＤに更新され、ＣＴＡＧ0 はＩに更新
される。リプライを受信した後はＬバスへリプライを転
送し、動作を完了する（ステップ２９８〜３０３）。
【００９１】図１２はＬバスからＩＮＶを受信した場合
のバスブリッジの動作を説明する図である。Ｌバスから
ＩＮＶを受信したバスブリッジは、２種の動作を開始す
る。
のバスブリッジの動作を説明する図である。Ｌバスから
ＩＮＶを受信したバスブリッジは、２種の動作を開始す
る。
【００９２】まず、ＣＴＡＧS を索引しＣＥもしくはＤ
状態の場合、ＩＮＶはＧバスへ送出されない（ステップ
３１０・Ｈｉｔ）。ＣＴＡＧS は更新後Ｄに、ＣＴＡＧ
0 のうちＣＥもしくはＤにヒットしたエントリもＩに更
新される。この時ステップ３１１ではストア成功が判定
され（３２９破線）、ＩＮＶの処理は終了する。
状態の場合、ＩＮＶはＧバスへ送出されない（ステップ
３１０・Ｈｉｔ）。ＣＴＡＧS は更新後Ｄに、ＣＴＡＧ
0 のうちＣＥもしくはＤにヒットしたエントリもＩに更
新される。この時ステップ３１１ではストア成功が判定
され（３２９破線）、ＩＮＶの処理は終了する。
【００９３】ＣＴＡＧS の索引結果、ＣＳ状態の場合は
ＧバスへのＩＮＶ送出を開始する（ステップ３１２）。
この時Ｌバス側ではストア失敗が判定され（３２９破
線）、ＩＮＶがキャンセルされる（ステップ３１３）。
以後、Ｌバス側で再送出されるＩＮＶはＧバスへのＩＮ
Ｖ送出が成功するまでキャンセルされ続ける（３１９破
線）。
ＧバスへのＩＮＶ送出を開始する（ステップ３１２）。
この時Ｌバス側ではストア失敗が判定され（３２９破
線）、ＩＮＶがキャンセルされる（ステップ３１３）。
以後、Ｌバス側で再送出されるＩＮＶはＧバスへのＩＮ
Ｖ送出が成功するまでキャンセルされ続ける（３１９破
線）。
【００９４】ここで、通常ではＬバス側でコマンドがキ
ャンセルされた場合、バスブリッジ内部でもコマンドの
処理を中断しなければならないので、コマンドがＧバス
へ送出されることはないのだが、このＩＮＶのケースに
限ってＬバス側でキャンセルされたコマンドをＧＣＢに
取り込んでＧバス側に送出する。また、ステップ３１２
でＧＣＢへ格納されるＩＮＶは、キャンセルされ続ける
ＩＮＶのうち、最初の一回目だけに限定しなければなら
ない。
ャンセルされた場合、バスブリッジ内部でもコマンドの
処理を中断しなければならないので、コマンドがＧバス
へ送出されることはないのだが、このＩＮＶのケースに
限ってＬバス側でキャンセルされたコマンドをＧＣＢに
取り込んでＧバス側に送出する。また、ステップ３１２
でＧＣＢへ格納されるＩＮＶは、キャンセルされ続ける
ＩＮＶのうち、最初の一回目だけに限定しなければなら
ない。
【００９５】さて、ＧバスへのＩＮＶ送出に成功した場
合には（ステップ３１４）、ＬバスのＩＮＶのキャンセ
ルを抑止してＬバスのＩＮＶ送出動作が完了するが、図
４のステップ２１２で説明したように、リクエスタのＳ
ＩＣはＬバスへのＩＮＶ送出が完了するまでストアを待
ち合わせているので、結局ＧバスへＩＮＶ送出が完了し
た後にＳＩＣへのストアが完了することが保証される
（ステップ３１６，３１８）。
合には（ステップ３１４）、ＬバスのＩＮＶのキャンセ
ルを抑止してＬバスのＩＮＶ送出動作が完了するが、図
４のステップ２１２で説明したように、リクエスタのＳ
ＩＣはＬバスへのＩＮＶ送出が完了するまでストアを待
ち合わせているので、結局ＧバスへＩＮＶ送出が完了し
た後にＳＩＣへのストアが完了することが保証される
（ステップ３１６，３１８）。
【００９６】一方でＧバスへのＩＮＶ送出に失敗した場
合について説明すると（ステップ３１４・失敗）、ここ
でいうＩＮＶ送出失敗とはＧバスに送出すべきＩＮＶを
ＧＣＢ内で待ち合わせている最中に、他のＣＰＵから同
一アドレスへのＩＮＶやＥＢＲをＧバスから受信した場
合を指す。この場合は、他のＣＰＵ側でのストアが先行
して完了したことを示すのであるから、バスブリッジは
ＧＣＢ内のＩＮＶをＧバスに送出して自Ｌバスのストア
を完了させてはならない。そこで、バスブリッジはこの
ような競合を検出した場合にＩＮＶ送出を中止し（ステ
ップ３１５）、Ｌバス側のＩＮＶをＡＣＡＮし続ける。
ＣＴＡＧの状態は全てＩに更新される（ステップ３１
７）。
合について説明すると（ステップ３１４・失敗）、ここ
でいうＩＮＶ送出失敗とはＧバスに送出すべきＩＮＶを
ＧＣＢ内で待ち合わせている最中に、他のＣＰＵから同
一アドレスへのＩＮＶやＥＢＲをＧバスから受信した場
合を指す。この場合は、他のＣＰＵ側でのストアが先行
して完了したことを示すのであるから、バスブリッジは
ＧＣＢ内のＩＮＶをＧバスに送出して自Ｌバスのストア
を完了させてはならない。そこで、バスブリッジはこの
ような競合を検出した場合にＩＮＶ送出を中止し（ステ
ップ３１５）、Ｌバス側のＩＮＶをＡＣＡＮし続ける。
ＣＴＡＧの状態は全てＩに更新される（ステップ３１
７）。
【００９７】この時、競合が発生したタイミングではＣ
ＴＡＧS の状態はまだＣＳなので、詳細は後述するが
（図１６）、ＬバスへＩＮＶが送出される。そこで図４
を参照してリクエスタのＳＩＣではステップ２１２でＩ
ＮＶ送出が失敗したことが判明するとＩＮＶ送出をＥＢ
Ｒ送出へ切り替える（ステップ２１１）事により、今度
はＧバスへＥＢＲが送出され、最終的にリクエスタはリ
プライとして受け取った最新のブロックへストアする事
が出来る。
ＴＡＧS の状態はまだＣＳなので、詳細は後述するが
（図１６）、ＬバスへＩＮＶが送出される。そこで図４
を参照してリクエスタのＳＩＣではステップ２１２でＩ
ＮＶ送出が失敗したことが判明するとＩＮＶ送出をＥＢ
Ｒ送出へ切り替える（ステップ２１１）事により、今度
はＧバスへＥＢＲが送出され、最終的にリクエスタはリ
プライとして受け取った最新のブロックへストアする事
が出来る。
【００９８】図１３はＬバスからＢＷを受信した場合の
バスブリッジの動作を説明する図である。ＬバスからＢ
Ｗを受信した場合、バスブリッジはＢＷをそのままＧバ
スへ転送する（ステップ３２０〜３２１）。そして、Ｃ
ＴＡＧS はＩ状態に、ＣＴＡＧ0 はＤ状態でヒットした
ものについてはＣＥへ更新されて動作を完了する（ステ
ップ３２２）。
バスブリッジの動作を説明する図である。ＬバスからＢ
Ｗを受信した場合、バスブリッジはＢＷをそのままＧバ
スへ転送する（ステップ３２０〜３２１）。そして、Ｃ
ＴＡＧS はＩ状態に、ＣＴＡＧ0 はＤ状態でヒットした
ものについてはＣＥへ更新されて動作を完了する（ステ
ップ３２２）。
【００９９】最後に、バスブリッジがＧバス側からコマ
ンドを受信した場合の動作について説明する。
ンドを受信した場合の動作について説明する。
【０１００】図１４は、ＧバスからＳＢＲを受信した場
合のバスブリッジの動作を説明する図である。Ｇバスか
らＳＢＲを受信すると、バスブリッジはＣＴＡＧの索引
を開始する。この時、Ｌバスからの索引のようにリクエ
スタを区別する必要は特にない。ＣＴＡＧがＤ状態の場
合（ステップ３３０・Ｄ）、ＧバスへＯＷＮ（Ｄ）を送
出してＳＢＲをＬバスへ送出し、ＳＩＣからのリプライ
をＧバス側へ転送する（ステップ３３３〜３３８）。こ
の時ＣＴＡＧはＤからＣＳへ更新される。
合のバスブリッジの動作を説明する図である。Ｇバスか
らＳＢＲを受信すると、バスブリッジはＣＴＡＧの索引
を開始する。この時、Ｌバスからの索引のようにリクエ
スタを区別する必要は特にない。ＣＴＡＧがＤ状態の場
合（ステップ３３０・Ｄ）、ＧバスへＯＷＮ（Ｄ）を送
出してＳＢＲをＬバスへ送出し、ＳＩＣからのリプライ
をＧバス側へ転送する（ステップ３３３〜３３８）。こ
の時ＣＴＡＧはＤからＣＳへ更新される。
【０１０１】ＣＴＡＧの状態がＣＥもしくはＣＳの場
合、ＧバスへＯＷＮ（Ｃ）を送出し、ＣＴＡＧをＣＳへ
更新する（ステップ３３１〜３３２）。この場合、リプ
ライは主記憶装置が送出する。
合、ＧバスへＯＷＮ（Ｃ）を送出し、ＣＴＡＧをＣＳへ
更新する（ステップ３３１〜３３２）。この場合、リプ
ライは主記憶装置が送出する。
【０１０２】ＣＴＡＧの状態がＩの場合は、そのまま動
作を終了する。
作を終了する。
【０１０３】図１５は、ＧバスからＥＢＲを受信した場
合のバスブリッジの動作を説明する図である。まずＣＴ
ＡＧがＤ状態だった場合（ステップ３４０・Ｄ）、ＳＢ
Ｒの場合と同様にＧバスにＯＷＮ（Ｄ）を送出してＬバ
スへＥＢＲを転送する。リプライはＳＩＣから送出され
たものをＧバスへ転送して動作を完了する（ステップ３
４５〜３５０）。この時ＣＴＡＧは全てＩに更新され
る。
合のバスブリッジの動作を説明する図である。まずＣＴ
ＡＧがＤ状態だった場合（ステップ３４０・Ｄ）、ＳＢ
Ｒの場合と同様にＧバスにＯＷＮ（Ｄ）を送出してＬバ
スへＥＢＲを転送する。リプライはＳＩＣから送出され
たものをＧバスへ転送して動作を完了する（ステップ３
４５〜３５０）。この時ＣＴＡＧは全てＩに更新され
る。
【０１０４】ＣＴＡＧがＣＥ／ＣＳだった場合、Ｇバス
へはＯＷＮ（Ｃ）を送出し（ステップ３４１）、主記憶
装置がリプライヤとなる。バスブリッジはＬバスへのＩ
ＮＶ送出を開始し（ステップ３４３〜３４４）、動作を
完了する。この時ＣＴＡＧはＩに更新される（ステップ
３４２）。
へはＯＷＮ（Ｃ）を送出し（ステップ３４１）、主記憶
装置がリプライヤとなる。バスブリッジはＬバスへのＩ
ＮＶ送出を開始し（ステップ３４３〜３４４）、動作を
完了する。この時ＣＴＡＧはＩに更新される（ステップ
３４２）。
【０１０５】ＣＴＡＧがＩの場合はそのまま動作を完了
する。
する。
【０１０６】図１６はＧバスからＩＮＶを受信した場合
のバスブリッジの動作を説明する図である。まずＣＴＡ
Ｇの状態がＣＳだった場合、ＥＢＲの場合と同様にバス
ブリッジはＬバスへのＩＮＶ送出を開始する（ステップ
３６０〜３６３）。この時ＣＴＡＧはＩに更新される。
のバスブリッジの動作を説明する図である。まずＣＴＡ
Ｇの状態がＣＳだった場合、ＥＢＲの場合と同様にバス
ブリッジはＬバスへのＩＮＶ送出を開始する（ステップ
３６０〜３６３）。この時ＣＴＡＧはＩに更新される。
【０１０７】また、ＣＴＡＧがＩだった場合は、そのま
ま動作を完了する。なお、ＩＮＶを受信する場合は、Ｃ
ＴＡＧがＣＥまたはＤではあり得ない。
ま動作を完了する。なお、ＩＮＶを受信する場合は、Ｃ
ＴＡＧがＣＥまたはＤではあり得ない。
【０１０８】図１７はＧバスからＢＷを受信した場合の
バスブリッジの動作を説明する図である。Ｇバスに他の
ＣＰＵからＢＷが送出される場合、送出元以外のＣＴＡ
Ｇは必ずＩ状態であることが保証されていなければなら
ない。従ってＧバス上にＢＷが送出される場合は他のＣ
ＰＵは何もせずにそのまま動作を終了する。
バスブリッジの動作を説明する図である。Ｇバスに他の
ＣＰＵからＢＷが送出される場合、送出元以外のＣＴＡ
Ｇは必ずＩ状態であることが保証されていなければなら
ない。従ってＧバス上にＢＷが送出される場合は他のＣ
ＰＵは何もせずにそのまま動作を終了する。
【０１０９】
【発明の効果】以上説明したように、本発明のキャッシ
ュシステムの第１の効果は、異なるＣＰＵ間でのストア
の競合が発生した場合においても、キャッシュのコヒー
レンシを維持できるシステムを提供できることである。
ュシステムの第１の効果は、異なるＣＰＵ間でのストア
の競合が発生した場合においても、キャッシュのコヒー
レンシを維持できるシステムを提供できることである。
【０１１０】その理由は、ＣＴＡＧがＣＳ状態で登録さ
れているブロックへのストアに伴うＬバス上のＩＮＶお
よびＥＢＲを常にＧバスへ送出する手段を備えるからで
ある。
れているブロックへのストアに伴うＬバス上のＩＮＶお
よびＥＢＲを常にＧバスへ送出する手段を備えるからで
ある。
【０１１１】また、本発明の第２の効果は、ＣＴＡＧと
キャッシュタグの不一致を部分的に許容した状態で、最
適なアクセス時間でのメモリアクセスを実現できるシス
テムを提供できることである。
キャッシュタグの不一致を部分的に許容した状態で、最
適なアクセス時間でのメモリアクセスを実現できるシス
テムを提供できることである。
【０１１２】その理由は、バスブリッジがＳＩＣのタグ
索引よりも高速に参照できるＣＴＡＧの値に従って動作
することによりメモりアクセス時間を短縮し、同時にバ
スブリッジ内にＲＣＢを備えてＬバスからのＳＢＲとＥ
ＢＲを一時的に待避しておくことにより、ＣＴＡＧとキ
ャッシュタグの不整合が明らかになった場合にＲＣＢに
待避したＳＢＲもしくはＥＢＲを再びＧバスへ送出する
動作を継続する手段を備えるからである。
索引よりも高速に参照できるＣＴＡＧの値に従って動作
することによりメモりアクセス時間を短縮し、同時にバ
スブリッジ内にＲＣＢを備えてＬバスからのＳＢＲとＥ
ＢＲを一時的に待避しておくことにより、ＣＴＡＧとキ
ャッシュタグの不整合が明らかになった場合にＲＣＢに
待避したＳＢＲもしくはＥＢＲを再びＧバスへ送出する
動作を継続する手段を備えるからである。
【図１】本発明の実施の一形態を示す説明図。
【図２】バスブリッジの構成を示すブロック図。
【図３】ＳＩＣからＬバスへコマンドを送出する動作を
示す流れ図（１）。
示す流れ図（１）。
【図４】ＳＩＣからＬバスへコマンドを送出する動作を
示す流れ図（２）。
示す流れ図（２）。
【図５】ＳＩＣからＬバスへコマンドを送出する動作を
示す流れ図（３）。
示す流れ図（３）。
【図６】ＳＩＣがＬバスからコマンドを受信する動作を
示す流れ図（１）。
示す流れ図（１）。
【図７】ＳＩＣがＬバスからコマンドを受信する動作を
示す流れ図（２）。
示す流れ図（２）。
【図８】ＳＩＣがＬバスからコマンドを受信する動作を
示す流れ図（３）。
示す流れ図（３）。
【図９】ＳＩＣがＬバスからコマンドを受信する動作を
示す流れ図（４）。
示す流れ図（４）。
【図１０】バスブリッジがＬバスからコマンドを受信す
る動作を示す流れ図（１）。
る動作を示す流れ図（１）。
【図１１】バスブリッジがＬバスからコマンドを受信す
る動作を示す流れ図（２）。
る動作を示す流れ図（２）。
【図１２】バスブリッジがＬバスからコマンドを受信す
る動作を示す流れ図（３）。
る動作を示す流れ図（３）。
【図１３】バスブリッジがＬバスからコマンドを受信す
る動作を示す流れ図（４）。
る動作を示す流れ図（４）。
【図１４】バスブリッジがＧバスからコマンドを受信す
る動作を示す流れ図（１）。
る動作を示す流れ図（１）。
【図１５】バスブリッジがＧバスからコマンドを受信す
る動作を示す流れ図（２）。
る動作を示す流れ図（２）。
【図１６】バスブリッジがＧバスからコマンドを受信す
る動作を示す流れ図（３）。
る動作を示す流れ図（３）。
【図１７】バスブリッジがＧバスからコマンドを受信す
る動作を示す流れ図（４）。
る動作を示す流れ図（４）。
１，２ 中央処理装置（ＣＰＵ） ３，４ 主記憶装置（ＭＭＵ） ５ グローバルバス（Ｇバス） １０１〜１０４ ストアインキャッシュ（ＳＩＣ） １１０ ローカルバス（Ｌバス） １２０ バスブリッジ（ＢＢ） １５０ バスブリッジ制御回路 １５１ Ｌバスコマンドバッファ（ＬＣＢ） １５２ Ｇバスコマンドバッファ（ＧＣＢ） １５３ ＣＴＡＧメモリ １５４ リクエストコピーバッファ（ＲＣＢ）
Claims (6)
- 【請求項１】 複数の中央処理装置と複数の主記憶装置
とが一つのグローバルバスを介して接続された情報処理
システムにおいて、前記中央処理装置は複数のストアイ
ンキャッシュと、前記複数のストアインキャッシュを接
続するローカルバスと、前記ローカルバスと前記グロー
バルバスとを接続するバスブリッジとを含み、前記バス
ブリッジは前記複数のストアインキャッシュの状態を監
視し、前記ローカルバスおよび前記グローバルバスから
取り込むリクエストによるストアの競合を回避し、同一
のデータによる多重の書き込みを抑止することを特徴と
するキャッシュシステム。 - 【請求項２】 請求項１記載のキャッシュシステムにお
いて、前記バスブリッジはローカルバスへ送出するコマ
ンドを保持するＬバスコマンドバッファと、グローバル
バスへ送出するコマンドを保持するＧバスコマンドバッ
ファと、前記ローカルバスから受信したリクエストを一
時保持するリクエストコピーバッファと、前記ローカル
バスに接続されたストアインキャッシュの状態を示すタ
グのコピーを格納するＣＴＡＧメモリと、受信したリク
エストに対応して前記ＣＴＡＧメモリを参照しストアの
競合を回避するように最適なコマンドを送出するバスブ
リッジ制御回路とを備えることを特徴とするキャッシュ
システム。 - 【請求項３】 請求項２記載のキャッシュシステムにお
いて、 前記ローカルバスにブロックリードリクエストが送出さ
れた時に前記複数のストアインキャッシュの各々がキャ
ッシュのタグを索引した結果をバスサイクルの特定のタ
イミングで他のストアインキャッシュおよび前記バスブ
リッジに通知する第１の通知手段と、前記ローカルバス
から受信した前記ブロックリードリクエストによって前
記タグのコピーを参照し，前記ブロックリードリクエス
トを前記グローバルバスに送出し，リプライを送出すべ
き場合にその旨を前記複数のストアインキャッシュに通
知する第２の通知手段とを備え、さらに、 前記第２の通知手段により前記バスブリッジがリプライ
を送出することを通知した場合には、前記第１の通知手
段による情報に依らずリプライを送出することを決定
し、 前記第２の通知手段により前記バスブリッジがリプライ
送出することを通知しておらず、かつ前記第１の通知手
段により何れかのストアインキャッシュに所望のデータ
が存在することが判明した場合には、前記データを持つ
ストアインキャッシュの中からリプライを送出するスト
アインキャッシュを決定し、 前記第２の通知手段により前記バスブリッジがリプライ
送出することを通知しておらず、かつ前記第１の通知手
段により何れのストアインキャッシュにも所望のデータ
が存在しないことが判明した場合には、前記バスブリッ
ジがリプライ送出することを決定するリプライ調停手段
を備えることを特徴とするキャッシュシステム。 - 【請求項４】 請求項２または３記載のキャッシュシス
テムにおいて、 前記第２の通知手段により前記バスブリッジが前記ブロ
ックリードリクエストを前記グローバルバスへ送出しな
いことを通知し、かつ前記第１の通知手段により何れの
前記ストアインキャッシュも所望のデータを持たないこ
とが判明した場合、前記リクエストコピーバッファから
取り出した前記ブロックリードリクエストを前記グロー
バルバスへ送出することを特徴とするキャッシュシステ
ム。 - 【請求項５】 請求項２または３記載のキャッシュシス
テムにおいて、 前記タグのコピーは、無効（Ｉ），主記憶と一致・排他
（ＣＥ），主記憶と一致・共有（ＣＳ），主記憶と不一
致・排他（Ｄ）のいずれかの状態を示し、 前記バスブリッジは、前記ローカルバスから排他ブロッ
クリードリクエストを受信した場合、前記タグのコピー
が前記Ｉもしくは前記ＣＳであるときに前記排他ブロッ
クリードを前記グローバルバスへ送出することを決定
し、前記第２の通知手段および前記リプライ調停手段に
より前記排他ブロックリードのリプライ送出権を獲得す
ることを特徴とするキャッシュシステム。 - 【請求項６】 請求項５記載のキャッシュシステムにお
いて、 前記ローカルバスは、他のストアインキャッシュのデー
タの無効化を指示する無効化リクエストと、 前記ローカルバスのバスサイクルの特定のタイミングで
キャンセル信号をリクエスト送出元へ通知することによ
り送出中のリクエストの実行を中断し、かつ前記リクエ
スト送出元に前記リクエストを再送出させるキャンセル
手段を備え、 前記バスブリッジは、前記ローカルバスから特定のスト
アインキャッシュのデータの無効化を指示する無効化リ
クエストを受信した場合、前記タグのコピーが前記Ｉも
しくは前記ＣＳであるときには前記無効化リクエストを
前記グローバルバスへ送出することを決定し、かつ前記
無効化リクエストを前記グローバルバスへ送出し終わる
まで前記ローカルバス上の前記無効化リクエストをキャ
ンセルし続けて、リクエスト送出元のストアインキャッ
シュへのストアの完了を抑止することを特徴とするキャ
ッシュシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16286097A JP3288261B2 (ja) | 1997-06-19 | 1997-06-19 | キャッシュシステム |
| US09/099,533 US6173370B1 (en) | 1997-06-19 | 1998-06-18 | Cache system capable of keeping cache-coherency among store-in-caches of two central processing units on occurrence of store-confliction |
| FR9807698A FR2765004B1 (fr) | 1997-06-19 | 1998-06-18 | Systeme d'antememoire capable de conserver une coherence antememoire parmi les antememoires de stockage de deux unites de traitement centrales lors d'un conflit de stockage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16286097A JP3288261B2 (ja) | 1997-06-19 | 1997-06-19 | キャッシュシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115734A true JPH1115734A (ja) | 1999-01-22 |
| JP3288261B2 JP3288261B2 (ja) | 2002-06-04 |
Family
ID=15762637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16286097A Expired - Fee Related JP3288261B2 (ja) | 1997-06-19 | 1997-06-19 | キャッシュシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6173370B1 (ja) |
| JP (1) | JP3288261B2 (ja) |
| FR (1) | FR2765004B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678803B2 (en) * | 1999-11-03 | 2004-01-13 | Micron Technology, Inc. | Method and device to use memory access request tags |
| JP2002342162A (ja) * | 2001-05-14 | 2002-11-29 | Nec Corp | メモリアクセス制御方式及びホストブリッジ |
| US7366847B2 (en) * | 2006-02-06 | 2008-04-29 | Azul Systems, Inc. | Distributed cache coherence at scalable requestor filter pipes that accumulate invalidation acknowledgements from other requestor filter pipes using ordering messages from central snoop tag |
| JP5621918B2 (ja) * | 2011-04-07 | 2014-11-12 | 富士通株式会社 | 情報処理装置、並列計算機システムおよび演算処理装置の制御方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755930A (en) * | 1985-06-27 | 1988-07-05 | Encore Computer Corporation | Hierarchical cache memory system and method |
| JPH0496842A (ja) | 1990-08-13 | 1992-03-30 | Fujitsu Ltd | キャッシュメモリのインタセプト制御方式 |
| JPH04140860A (ja) | 1990-10-02 | 1992-05-14 | Nippon Telegr & Teleph Corp <Ntt> | マルチプロセッサにおけるバス制御方法 |
| CA2051222C (en) * | 1990-11-30 | 1998-05-05 | Pradeep S. Sindhu | Consistent packet switched memory bus for shared memory multiprocessors |
| JPH06110844A (ja) | 1992-08-11 | 1994-04-22 | Toshiba Corp | 分散共有メモリ型マルチプロセッサシステム |
| US5761450A (en) * | 1994-02-24 | 1998-06-02 | Intel Corporation | Bus bridge circuit flushing buffer to a bus during one acquire/relinquish cycle by providing empty address indications |
| US5524216A (en) | 1994-05-13 | 1996-06-04 | Hewlett-Packard Company | Coherent transaction ordering in multi-tiered bus system |
| MX9706592A (es) * | 1995-03-17 | 1997-11-29 | Intel Corp | Protocolo de coherencia para multiprocesamiento cache en un conducto local. |
| US5860108A (en) * | 1995-04-26 | 1999-01-12 | Nec Corporation | Method and clustered multi-processor system for controlling a clock phase for clusters |
| JP2786124B2 (ja) | 1995-04-26 | 1998-08-13 | 甲府日本電気株式会社 | 共有メモリ型マルチプロセッサシステム |
| AU6334496A (en) * | 1995-06-15 | 1997-01-15 | Intel Corporation | Architecture for an i/o processor that integrates a pci to pci bridge |
| JP3067976B2 (ja) | 1995-07-05 | 2000-07-24 | 日本電気株式会社 | マルチレベルバス結合型マルチプロセッサシステム |
| US5768622A (en) * | 1995-08-18 | 1998-06-16 | Dell U.S.A., L.P. | System for preemptive bus master termination by determining termination data for each target device and periodically terminating burst transfer to device according to termination data |
| US5860110A (en) * | 1995-08-22 | 1999-01-12 | Canon Kabushiki Kaisha | Conference maintenance method for cache memories in multi-processor system triggered by a predetermined synchronization point and a predetermined condition |
| US5761452A (en) * | 1996-03-18 | 1998-06-02 | Advanced Micro Devices, Inc. | Bus arbiter method and system |
| US5946709A (en) * | 1997-04-14 | 1999-08-31 | International Business Machines Corporation | Shared intervention protocol for SMP bus using caches, snooping, tags and prioritizing |
-
1997
- 1997-06-19 JP JP16286097A patent/JP3288261B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-18 US US09/099,533 patent/US6173370B1/en not_active Expired - Fee Related
- 1998-06-18 FR FR9807698A patent/FR2765004B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2765004B1 (fr) | 2001-09-07 |
| FR2765004A1 (fr) | 1998-12-24 |
| JP3288261B2 (ja) | 2002-06-04 |
| US6173370B1 (en) | 2001-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3872118B2 (ja) | キャッシュコヒーレンス装置 | |
| US5900020A (en) | Method and apparatus for maintaining an order of write operations by processors in a multiprocessor computer to maintain memory consistency | |
| US5765187A (en) | Control system for a ring buffer which prevents overrunning and underrunning | |
| JPH09223118A (ja) | スヌープキャッシュメモリ制御システム | |
| JPH0950400A (ja) | マルチプロセッサシステム | |
| US7149852B2 (en) | System and method for blocking data responses | |
| US7912998B2 (en) | DMA access systems and methods | |
| JP2746530B2 (ja) | 共有メモリマルチプロセッサ | |
| JP3288261B2 (ja) | キャッシュシステム | |
| US6678800B1 (en) | Cache apparatus and control method having writable modified state | |
| KR101413787B1 (ko) | 정보 처리 시스템 및 시스템 컨트롤러 | |
| JP4361909B2 (ja) | キャッシュコヒーレンス装置 | |
| JP2009245323A (ja) | レイテンシ短縮方式及び方法 | |
| JP3626609B2 (ja) | マルチプロセッサシステム | |
| JP5168800B2 (ja) | マルチプロセッサシステム | |
| US7380107B2 (en) | Multi-processor system utilizing concurrent speculative source request and system source request in response to cache miss | |
| JP2002007371A (ja) | Ｌ１キャッシュフォールスシェア緩和制御方式 | |
| JPH04305746A (ja) | キャッシュメモリ制御装置 | |
| JP4361910B2 (ja) | キャッシュコヒーレンス装置 | |
| JP4424619B2 (ja) | 情報処理装置 | |
| JP3056141B2 (ja) | バスブリッジ回路 | |
| JPH0744459A (ja) | キャッシュ制御方法およびキャッシュ制御装置 | |
| JP3914250B2 (ja) | キャッシュコヒーレンス装置 | |
| KR0138585B1 (ko) | 분리형 트랜잭션 버스를 이용한 공유 메모리 다중 프로세서 | |
| US20130262773A1 (en) | Information processing apparatus and control method of information processing apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020212 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |