JPH1115022A - Liquid crystal display device and manufacturing method therefor - Google Patents
Liquid crystal display device and manufacturing method thereforInfo
- Publication number
- JPH1115022A JPH1115022A JP17040197A JP17040197A JPH1115022A JP H1115022 A JPH1115022 A JP H1115022A JP 17040197 A JP17040197 A JP 17040197A JP 17040197 A JP17040197 A JP 17040197A JP H1115022 A JPH1115022 A JP H1115022A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- insulating film
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示装置及びそ
の製造方法に関する。The present invention relates to a liquid crystal display device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】薄膜トランジスタ（以下ＴＦＴと記す）
をスイッチング素子として用いるアクティブマトリクス
型液晶表示装置は、ＴＦＴ及び画素電極がマトリクス状
に配置されたＴＦＴ基板と、遮光膜（いわゆるブラック
マトリクス）、カラーフィルタおよび共通電極が形成さ
れた対向基板電極とを液晶を介して対向配置して構成さ
れる。2. Description of the Related Art Thin film transistors (hereinafter referred to as TFTs)
An active matrix type liquid crystal display device using a TFT as a switching element includes a TFT substrate on which TFTs and pixel electrodes are arranged in a matrix, and a counter substrate electrode on which a light-shielding film (a so-called black matrix), a color filter, and a common electrode are formed. It is configured to be opposed to the liquid crystal.
【０００３】図１６はこの種の液晶表示装置の概略の構
成を示す等価回路図である。同図において１１１は、ゲ
ートバスラインドライバ３１０によって駆動される走査
線を構成するゲートバスライン、１１２は、ドレインバ
スラインドライバ３２０によって駆動される信号線を構
成するドレインバスライン、３３０はゲートがゲートバ
スライン１１１に接続され、ドレインがドレインバスラ
インに接続されたＴＦＴ、１０６はＴＦＴ３３０に接続
された、ＩＴＯ等の透明導電膜によって形成された画素
電極であって、破線枠で囲まれた部分がＴＦＴアレイ基
板３００及び対向電極基板２００を示しており、これら
両基板は液晶を介して対向配置されている。FIG. 16 is an equivalent circuit diagram showing a schematic configuration of a liquid crystal display device of this type. In the figure, reference numeral 111 denotes a gate bus line forming a scanning line driven by a gate bus line driver 310, 112 denotes a drain bus line forming a signal line driven by a drain bus line driver 320, and 330 denotes a gate. A TFT 106 connected to the bus line 111 and having a drain connected to the drain bus line is a pixel electrode formed of a transparent conductive film such as ITO connected to the TFT 330, and a portion surrounded by a broken line frame is shown. 1 shows a TFT array substrate 300 and a counter electrode substrate 200, both of which are opposed to each other via a liquid crystal.
【０００４】薄膜トランジスタ３３０のソースには蓄積
容量素子ＣSTと液晶容量素子ＣLCとが並列に接続されて
いる。この内、蓄積容量素子ＣSTは、画素電極１０６と
その下に絶縁膜を介して配置される蓄積容量電極とによ
って形成される容量素子であり、液晶容量素子ＣLCは、
画素電極１０６と液晶を介して配置される対向電極基板
上の対向電極とによって形成される容量素子である。A storage capacitor C ST and a liquid crystal capacitor C LC are connected in parallel to the source of the thin film transistor 330. Among them, the storage capacitor C ST is a capacitor formed by the pixel electrode 106 and a storage capacitor electrode disposed thereunder via an insulating film, and the liquid crystal capacitor C LC is
This is a capacitive element formed by the pixel electrode 106 and a counter electrode on a counter electrode substrate arranged via a liquid crystal.
【０００５】同図に示される液晶表示装置において、ゲ
ートバスラインドライバ３１０によってゲートバスライ
ン１１１に順次、選択パルスが印加される。あるゲート
バスライン１１１に選択パルスが印加されると、そのラ
インに接続されたＴＦＴ３３０はその期間の間だけ一斉
に導通状態なる。そして、そのＴＦＴのソースに接続さ
れた画素電極１０６は、そのときドレインバスライン１
１２に印加されている信号電圧になるように充電され
る。次いで、ゲートバスライン１１１に非選択パルスが
印加されると導通状態にあったＴＦＴ３３０はオフとさ
れるが、画素電極１０６は、その充電（信号）電圧を保
持し続ける。この保持電圧は、該当するＴＦＴが再び導
通したときに次の信号電圧によって書き換えられる。In the liquid crystal display device shown in FIG. 1, a selection pulse is sequentially applied to a gate bus line 111 by a gate bus line driver 310. When a selection pulse is applied to a certain gate bus line 111, the TFTs 330 connected to that line are simultaneously turned on only during that period. Then, the pixel electrode 106 connected to the source of the TFT is connected to the drain bus line 1 at that time.
The battery is charged so as to have the signal voltage applied to the reference numeral 12. Next, when a non-selection pulse is applied to the gate bus line 111, the TFT 330, which has been in the conductive state, is turned off, but the pixel electrode 106 continues to maintain its charging (signal) voltage. This holding voltage is rewritten by the next signal voltage when the corresponding TFT is turned on again.
【０００６】このＴＦＴアレイ基板を用いた液晶表示装
置に良好な品質の表示を行わせるには、画素電極１０６
が、その充電電圧を次回の書き換え時まで充分に保持で
きるようにする必要がある。保持電圧が低下すると表示
ムラが現れ、画面が見苦しいものとなるからである。画
素電極の持つ容量を大きくすることが肝要である。In order for a liquid crystal display device using this TFT array substrate to perform a display of good quality, a pixel electrode 106 must be used.
However, it is necessary to maintain the charging voltage sufficiently until the next rewriting. This is because when the holding voltage decreases, display unevenness appears and the screen becomes unsightly. It is important to increase the capacity of the pixel electrode.
【０００７】次に図８及び図９を用いて代表的なＴＦＴ
アレイ基板を用いた液晶表示装置につき説明する。な
お、図８は同装置に用いたＴＦＴアレイ基板の１画素分
の構成を示す平面図であり、図９（ａ），（ｂ）は図８
のＧ−Ｇ線及びＨ−Ｈ線に沿った断面図である。Next, a typical TFT will be described with reference to FIGS.
A liquid crystal display device using an array substrate will be described. FIG. 8 is a plan view showing the structure of one pixel of the TFT array substrate used in the device, and FIGS.
FIG. 2 is a cross-sectional view taken along line GG and line HH of FIG.
【０００８】図８および図９を参照して液晶表示装置の
製造方法を説明すると、ガラス基板１００上にＣｒ、Ａ
ｌ等の金属膜からなるゲート電極１０１及び蓄積容量電
極１０８をパターニング形成した後、シリコン酸化膜、
シリコン窒化膜等の第１絶縁膜１１４Ａからなるゲート
絶縁膜１１４、真性半導体非晶質シリコン（以下ａ−Ｓ
ｉ（Ｉ）と記す）膜からなるチャネル層１０２、ｎ型半
導体非晶質シリコン（以下ａ−Ｓｉ（ｎ+ ）と記す）膜
からなるコンタクト層１０７を順次形成する。その後、
駆動用ドライバＩＣを実装するための端子を設ける部分
に相当する領域の配線上の第１絶縁膜１１４Ａを除去す
るパターニング工程を行い、スルーホール（図示せず）
を形成する。その後、ゲート電極１０１と同様にＣｒ、
Ａｌ等の金属膜にて形成されるドレイン電極１０３、ソ
ース電極１０４、ドレインバスライン１１２を形成し、
続いてＩＴＯ等の透明導電材料からなる画素電極１０６
を形成する。Referring to FIGS. 8 and 9, a method of manufacturing a liquid crystal display device will be described.
After patterning and forming the gate electrode 101 and the storage capacitor electrode 108 made of a metal film such as l, a silicon oxide film,
A gate insulating film 114 made of a first insulating film 114A such as a silicon nitride film or the like, an intrinsic semiconductor amorphous silicon (hereinafter a-S
A channel layer 102 made of an i (I) film and a contact layer 107 made of an n-type semiconductor amorphous silicon (hereinafter a-Si (n + )) film are sequentially formed. afterwards,
A patterning process is performed to remove the first insulating film 114A on the wiring in a region corresponding to a portion where a terminal for mounting the driver IC is provided, and a through hole (not shown) is formed.
To form Then, like the gate electrode 101, Cr,
Forming a drain electrode 103, a source electrode 104, and a drain bus line 112 formed of a metal film such as Al;
Subsequently, the pixel electrode 106 made of a transparent conductive material such as ITO is used.
To form
【０００９】しかる後、チャネル部のコンタクト層１０
７をエッチング除去する。その後、シリコン窒化膜等の
材料からなるパッシベーション膜１１５を形成してＴＦ
Ｔアレイ基板３００を完成させる。Thereafter, the contact layer 10 in the channel portion is formed.
7 is removed by etching. Thereafter, a passivation film 115 made of a material such as a silicon nitride film is formed, and TF
The T array substrate 300 is completed.
【００１０】蓄積容量電極１０８は、ゲート電極１０１
と同一の材料及び同一のパターニング工程を用いて同時
に形成する。蓄積容量電極１０８は画素電極１０６下に
蓄積容量用絶縁膜として作用する第１絶縁膜１１４Ａを
介して配置されている。蓄積容量電極１０８は画素電極
に大きな容量を付加して保持電圧を高く維持できるよう
にするために設けられた電極である。The storage capacitor electrode 108 is connected to the gate electrode 101
Are formed simultaneously using the same material and the same patterning process. The storage capacitor electrode 108 is disposed below the pixel electrode 106 via a first insulating film 114A that functions as a storage capacitor insulating film. The storage capacitor electrode 108 is an electrode provided to add a large capacity to the pixel electrode and maintain a high holding voltage.
【００１１】対向基板２００は、ガラス基板２１０上に
Ｃｒ等の金属膜からなるブラックマトリクス層２２０及
びカラーフィルタ層（図示せず）を設け、その上にＩＴ
Ｏ等の透明導電膜からなる対向電極２３０を形成して製
造する。The counter substrate 200 has a glass substrate 210 on which a black matrix layer 220 made of a metal film such as Cr and a color filter layer (not shown) are provided.
A counter electrode 230 made of a transparent conductive film such as O is formed and manufactured.
【００１２】ＴＦＴアレイ基板３００及び対向電極基板
２００のそれぞれに配向膜（図示せず）を形成して配向
処理を行った後、所定の距離を隔てて接着する。これら
２枚の基板間の間隙に液晶２４０を注入した後、封孔し
て液晶パネルが完成する。After forming an alignment film (not shown) on each of the TFT array substrate 300 and the counter electrode substrate 200 and performing alignment processing, they are bonded at a predetermined distance. After the liquid crystal 240 is injected into the gap between these two substrates, the liquid crystal is sealed and the liquid crystal panel is completed.
【００１３】この液晶パネルに偏光板、駆動回路および
筐体などを付加し、液晶表示装置となる。A liquid crystal display device is obtained by adding a polarizing plate, a driving circuit, a housing, and the like to the liquid crystal panel.
【００１４】図８および図９を用いて説明したＴＦＴの
構造において、ドレインバスライン１１２と画素電極１
０６は共に第１絶縁膜１１４Ａ上、つまり同一平面上に
設けられており、一定の間隔を介して隣接している。こ
のため、それぞれのパターニング工程においてパターニ
ング不良が発生すると、ドレインバスライン１１２と画
素電極１０６との短絡が発生しやすい。ドレインバスラ
イン１１２と画素電極１０６との短絡があると画素電極
１０６の充放電がＴＦＴのオン／オフで制御できなくな
り、その画素は点欠陥として視認される。In the structure of the TFT described with reference to FIGS. 8 and 9, the drain bus line 112 and the pixel electrode 1
Reference numerals 06 are both provided on the first insulating film 114A, that is, on the same plane, and are adjacent to each other with a predetermined interval. Therefore, when a patterning failure occurs in each patterning step, a short circuit between the drain bus line 112 and the pixel electrode 106 is likely to occur. If there is a short circuit between the drain bus line 112 and the pixel electrode 106, the charge / discharge of the pixel electrode 106 cannot be controlled by turning on / off the TFT, and the pixel is visually recognized as a point defect.
【００１５】このため、ドレインバスライン１１２と画
素電極１０６との短絡を低減するＴＦＴの構造が提案さ
れている。図１０はドレインバスライン１１２と画素電
極１０６とのショートを低減することを目的としたＴＦ
Ｔアレイ基板の１画素分の構成を示す平面図であり、図
１１（ａ），（ｂ）は図１０のＩ−Ｉ線及びＪ−Ｊ線に
沿った断面図である。For this reason, there has been proposed a TFT structure for reducing a short circuit between the drain bus line 112 and the pixel electrode 106. FIG. 10 shows a TF for reducing a short circuit between the drain bus line 112 and the pixel electrode 106.
FIG. 11A is a plan view showing a configuration of one pixel of the T array substrate, and FIGS. 11A and 11B are cross-sectional views taken along lines II and JJ in FIG.
【００１６】図１０および図１１を参照してドレインバ
スライン１１２と画素電極１０６とのショートを低減す
ることを目的としたＴＦＴアレイの製法を説明する。Referring to FIGS. 10 and 11, a method of manufacturing a TFT array for reducing a short circuit between the drain bus line 112 and the pixel electrode 106 will be described.
【００１７】まずガラス基板１００上にＣｒ、Ａｌ等の
金属からなるゲート電極１０１及び蓄積容量電極を１０
８パターニング形成した後、ゲート絶縁膜１１４、ａ−
Ｓｉ（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ
+ ）からなるコンタクト層１０７を順次形成する。その
後、駆動用ドライバＩＣを実装するための端子を設ける
部分に相当する領域配線上の第１絶縁膜１１４Ａを除去
するパターニング工程を行い、スルーホール（図示せ
ず）を形成する。その後、ゲート電極１０１と同様にＣ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を設
ける。その上にパッシベーション膜１１５を形成し、ソ
ース電極１０４と画素電極１０６とを導通させるスルー
ホール１１０を設けた後、画素電極１０６を形成して、
ＴＦＴアレイ基板３００とする。この構造においても、
蓄積容量電極１０８はゲート電極１０１を形成するパタ
ーニング工程で同時に形成する。なお、この構造におけ
るパターニング工程の数は図８および図９を用いて説明
した構造と同じである。First, a gate electrode 101 and a storage capacitor electrode made of a metal such as Cr or Al
8 after patterning, the gate insulating film 114, a-
The channel layer 102 made of Si (I), a-Si (n
+ ) Are sequentially formed. Thereafter, a patterning step of removing the first insulating film 114A on a region wiring corresponding to a portion where a terminal for mounting the driver IC is provided is performed to form a through hole (not shown). After that, as in the case of the gate electrode 101, C
a drain electrode 10 formed of a metal film of r, Al, etc.
3. The source electrode 104 and the drain bus line 112 are provided. After forming a passivation film 115 thereon and providing a through hole 110 for conducting the source electrode 104 and the pixel electrode 106, the pixel electrode 106 is formed.
The TFT array substrate 300 is used. Also in this structure,
The storage capacitor electrode 108 is formed simultaneously in a patterning step for forming the gate electrode 101. The number of patterning steps in this structure is the same as the structure described with reference to FIGS.
【００１８】図１０および図１１を用いて説明したＴＦ
Ｔの構造において、ドレインバスライン１１２はゲート
絶縁膜１１４と同じ第１絶縁膜１１４Ａ上に設けられて
おり、一方、画素電極１０６はパッシベーション膜１１
５上に形成されている。ドレインバスライン１１２と画
素電極１０６の間には絶縁膜であるパッシベーション膜
１１５が存在するので、それぞれのパターニング工程に
おいてパターニング不良が発生しても、ドレインバスラ
イン１１２と画素電極１０６との短絡が発生しない。こ
のため、点欠点の発生は低減される。The TF described with reference to FIGS. 10 and 11
In the structure of T, the drain bus line 112 is provided on the same first insulating film 114A as the gate insulating film 114, while the pixel electrode 106 is provided on the passivation film 11A.
5 is formed. Since the passivation film 115, which is an insulating film, exists between the drain bus line 112 and the pixel electrode 106, a short circuit between the drain bus line 112 and the pixel electrode 106 occurs even if a patterning failure occurs in each patterning process. do not do. For this reason, the occurrence of point defects is reduced.
【００１９】しかし、蓄積容量電極１０８と画素電極１
０６との間に、第１絶縁膜１１４Ａとパッシベーション
膜１１５との双方が存在するため、保持電圧を維持する
ために必要とされる蓄積容量を形成しようとすると、第
１絶縁膜１１４Ａのみを蓄積容量用絶縁膜として用いた
場合に比べて、絶縁膜が厚くなった分だけ蓄積容量電極
１０８の面積が増加するという問題を有している。この
面積の増加は、蓄積容量用絶縁膜の膜厚の増加に伴っ
て、単位面積当たりの蓄積容量が減少することに起因し
ている。蓄積容量電極１０８はゲート電極１０１と同じ
遮光性の金属膜で形成されているので、面積の増加は開
口率（画面に対する有効画素面積の割合）の低下の原因
となり、表示の明るさが低下する。However, the storage capacitor electrode 108 and the pixel electrode 1
06, both the first insulating film 114A and the passivation film 115 are present. Therefore, if an attempt is made to form a storage capacitor required to maintain the holding voltage, only the first insulating film 114A is stored. There is a problem that the area of the storage capacitor electrode 108 is increased by the thickness of the insulating film as compared with a case where the insulating film is used as a capacitor insulating film. This increase in area is due to a decrease in storage capacity per unit area as the thickness of the storage capacitor insulating film increases. Since the storage capacitor electrode 108 is formed of the same light-shielding metal film as the gate electrode 101, an increase in the area causes a decrease in the aperture ratio (ratio of the effective pixel area to the screen), and the display brightness decreases. .
【００２０】蓄積容量用絶縁膜の膜厚を薄くすることに
より、単位面積当たりの蓄積容量を増加させ、蓄積容量
電極の面積の増加を抑制する構成が、例えば特開平２−
８１０２９号公報や特開平３−２６０６３２号公報で開
示されている。A configuration in which the thickness of the storage capacitor insulating film is reduced to increase the storage capacity per unit area and suppress the increase in the area of the storage capacitor electrode is disclosed in, for example, Japanese Unexamined Patent Publication No. Hei.
It is disclosed in JP-A-81029 and JP-A-3-260632.
【００２１】図１２は特開平２−８１０２９号公報で開
示されているＴＦＴアレイ基板の１画素分の構成を示す
平面図であり、図１３（ａ），（ｂ）は図１２のＫ−Ｋ
線及びＬ−Ｌ線に沿った断面図である。FIG. 12 is a plan view showing the structure of one pixel of the TFT array substrate disclosed in Japanese Patent Application Laid-Open No. 2-81029, and FIGS. 13 (a) and 13 (b) show KK of FIG.
It is sectional drawing along the line and LL line.
【００２２】次に図１２および図１３を参照してＴＦＴ
アレイ基板の製法を説明する。まずガラス基板１００上
にＩＴＯからなる蓄積容量電極１０８を設ける。次い
で、Ｃｒ／Ａｕからなるゲート電極１０１をパターニン
グ形成した後、シリコン酸化膜、シリコン窒化膜等の第
１絶縁膜１１４Ａからなるゲート絶縁膜１１４、ａ−Ｓ
ｉ（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+ ）
からなるコンタクト層１０７を順次形成する。このと
き、第１絶縁膜１１４Ａの膜厚は例えば４００ｎｍとす
る。そして、蓄積容量電極１０８と、後工程で形成され
る画素電極１０６とが重なる部分を開口パターン１２２
として残したレジスト膜（図示せず）をマスクとし、第
１絶縁膜１１４Ａのエッチャントにより、蓄積容量用絶
縁膜として所望の膜厚、例えば２００ｎｍになるまでエ
ッチングする。次にＩＴＯからなる画素電極１０６をパ
ターニング形成する。その後、Ａｌにて形成されるドレ
イン電極１０３、ソース電極１０４、ドレインバスライ
ン１１２を形成する。その後、チャネル部のコンタクト
層１０７をエッチング除去してＴＦＴアレイ基板３００
とする。Next, referring to FIG. 12 and FIG.
A method for manufacturing an array substrate will be described. First, a storage capacitor electrode 108 made of ITO is provided on a glass substrate 100. Next, after a gate electrode 101 made of Cr / Au is formed by patterning, a gate insulating film 114 made of a first insulating film 114A such as a silicon oxide film or a silicon nitride film, a-S
Channel layer 102 made of i (I), a-Si (n + )
Are formed sequentially. At this time, the thickness of the first insulating film 114A is, for example, 400 nm. Then, a portion where the storage capacitor electrode 108 and the pixel electrode 106 formed in a later process overlap is formed by an opening pattern 122.
Using a resist film (not shown) left as a mask, the first insulating film 114A is etched to a desired thickness, for example, 200 nm as an insulating film for a storage capacitor by an etchant. Next, the pixel electrode 106 made of ITO is formed by patterning. After that, a drain electrode 103, a source electrode 104, and a drain bus line 112 formed of Al are formed. Thereafter, the contact layer 107 in the channel portion is removed by etching, and the TFT array substrate 300 is removed.
And
【００２３】図１４は特開平３−２６０６３２号公報で
開示されているＴＦＴアレイ基板の１画素分の構成を示
す平面図であり、図１５（ａ），（ｂ）は図１４のＭ−
Ｍ線及びＮ−Ｎ線に沿った断面図である。FIG. 14 is a plan view showing the structure of one pixel of the TFT array substrate disclosed in Japanese Patent Application Laid-Open No. 3-260632, and FIGS.
It is sectional drawing along the M line and the NN line.
【００２４】図１４および図１５を参照して液晶表示装
置の製法を説明する。まずガラス基板１００上にＴｉか
らなるゲート電極１０１及び蓄積容量電極１０８をパタ
ーニング形成した後、タンタル酸化膜１２４Ａとシリコ
ン窒化膜１２４Ｂの二層の第１絶縁膜からなるゲート絶
縁膜１１４をそれぞれ約２００ｎｍの膜厚に形成する。
次いで、ａ−Ｓｉ（Ｉ）からなるチャネル層１０２を約
５０ｎｍの厚さに、保護膜１１６としてのシリコン酸化
膜を約１５０ｎｍの厚さに連続的に形成する。次に、背
面露光によりゲート電極１０１に自己整合したレジスト
膜（図示せず）を形成する。このレジスト膜を用いて、
保護膜１１６のパターニングを行った後、ａ−Ｓｉ（ｎ
+ ）からなるコンタクト層１０７とＴｉからなるドレイ
ン電極１０３及びソース電極１０４を順次形成する。そ
の後、通常のフォトリソグラフィー法により、チャネル
層１０２の不要部と、第１絶縁膜の上層を形成している
シリコン窒化膜１２４Ｂの露出部分をエッチング除去す
る。更に続いて、ＩＴＯからなる画素電極１０６を形成
してＴＦＴアレイ基板３００とする。A method of manufacturing a liquid crystal display device will be described with reference to FIGS. First, after a gate electrode 101 and a storage capacitor electrode 108 made of Ti are formed on a glass substrate 100 by patterning, a gate insulating film 114 made of a two-layer first insulating film of a tantalum oxide film 124A and a silicon nitride film 124B is formed to a thickness of about 200 nm each. To a film thickness of
Next, the channel layer 102 made of a-Si (I) is continuously formed to a thickness of about 50 nm, and a silicon oxide film as the protective film 116 is formed to a thickness of about 150 nm. Next, a resist film (not shown) self-aligned with the gate electrode 101 is formed by back exposure. Using this resist film,
After patterning the protective film 116, a-Si (n
+ ) And a drain electrode 103 and a source electrode 104 made of Ti are sequentially formed. Thereafter, an unnecessary portion of the channel layer 102 and an exposed portion of the silicon nitride film 124B forming the upper layer of the first insulating film are etched and removed by a normal photolithography method. Subsequently, a pixel electrode 106 made of ITO is formed to form a TFT array substrate 300.
【００２５】[0025]
【発明が解決しようとする課題】前述の通り、図１２と
図１３及び図１４と図１５で説明した液晶表示装置の構
成は、両者とも蓄積容量用絶縁膜の膜厚を薄くすること
により、単位面積当たりの蓄積容量を増加させ、蓄積容
量電極の面積の増加を抑制することが可能である。しか
し、これらの引例は以下の問題点を有している。As described above, the structure of the liquid crystal display device described with reference to FIGS. 12 and 13 and FIGS. 14 and 15 can be achieved by reducing the thickness of the storage capacitor insulating film. It is possible to increase the storage capacitance per unit area and suppress an increase in the area of the storage capacitor electrode. However, these references have the following problems.
【００２６】図１２，図１３の前者の方法においては、
チャネル層形成後に蓄積容量用絶縁を所定の厚さになる
までエッチングしている。しかし、このエッチングを行
うためにはパターニング工程を追加しなければならない
ので、工程数の増加及び製造コストの増加が懸念され
る。また、ゲート電極をパターニング形成する前に、蓄
積容量電極を設けるパターニング工程が追加されてお
り、工程数が増加している。さらに、ＴＦＴのバックチ
ャネル界面を保護するパッシベーション膜が設けられて
いないので、ＴＦＴの特性が不安定になる可能性があ
る。In the former method of FIGS. 12 and 13,
After the formation of the channel layer, the insulation for the storage capacitor is etched to a predetermined thickness. However, in order to perform this etching, a patterning step must be added, and therefore, the number of steps and the manufacturing cost may be increased. Further, a patterning step of providing a storage capacitor electrode before patterning the gate electrode is added, and the number of steps is increasing. Further, since no passivation film for protecting the back channel interface of the TFT is provided, the characteristics of the TFT may be unstable.
【００２７】一方、図１４，図１５の後者の方法では、
ゲート絶縁膜を構成する第１絶縁膜を２層構造として、
チャネル層を構成するａ−Ｓｉ（Ｉ）のレジストパター
ンを用いて上層の絶縁膜を除去する構造を提案している
が、レジストパターンの存在しないゲートバスラインと
ドレインバスラインの交差部の第１絶縁膜の膜厚も薄く
なってしまころから、ゲートバスラインとドレインバス
ラインの層間ショートの発生が懸念される。さらに、Ｔ
ＦＴアレイ基板裏面からの背面露光を用いて保護膜の形
成を行っているので、工程が煩雑化している。On the other hand, in the latter method shown in FIGS.
The first insulating film constituting the gate insulating film has a two-layer structure,
Although a structure in which an upper insulating film is removed using an a-Si (I) resist pattern constituting a channel layer has been proposed, a first part of an intersection between a gate bus line and a drain bus line where no resist pattern exists is proposed. Since the thickness of the insulating film becomes thinner, there is a concern that interlayer short-circuit between the gate bus line and the drain bus line may occur. Furthermore, T
Since the protective film is formed using the back exposure from the back surface of the FT array substrate, the process is complicated.
【００２８】また、これら二つの従来例は、共にドレイ
ンバスラインと画素電極とが第１絶縁膜上、つまり同一
平面上に一定の間隔を介して隣接している構造なってい
るので、図８，図９の従来の技術で述べたように、ドレ
インバスラインと画素電極との間での短絡に起因する点
欠陥が発生しやすいという問題を有している。In addition, these two conventional examples both have a structure in which the drain bus line and the pixel electrode are adjacent to each other on the first insulating film, that is, on the same plane with a certain interval therebetween. 9, there is a problem that a point defect is likely to occur due to a short circuit between the drain bus line and the pixel electrode.
【００２９】本発明の目的はドレインバスラインと画素
電極との間での短絡に起因する点欠陥の発生を低減する
と同時に、パターニング工程数を増やすことなく、単位
面積当たりの蓄積容量を増加させ、蓄積容量の付加に伴
う開口率の低下を防止した液晶表示装置及びその製造方
法を提供することにある。An object of the present invention is to reduce the occurrence of point defects caused by a short circuit between a drain bus line and a pixel electrode, and at the same time, increase the storage capacity per unit area without increasing the number of patterning steps. An object of the present invention is to provide a liquid crystal display device in which a decrease in aperture ratio due to addition of a storage capacitor is prevented and a method for manufacturing the same.
【００３０】[0030]
【課題を解決するための手段】第１の発明の液晶表示装
置は、ガラス基板上に順次形成されたゲート電極とゲー
ト絶縁膜とチャネル層とコンタクト層とソース・ドレイ
ン電極とパッシベーション膜からなる薄膜トランジスタ
と、前記パッシベーション膜上に設けられ、且つパッシ
ベーション膜に設けられたスルーホールを介し前記ソー
ス電極と電気的に接続された画素電極とがマトリクス状
に配置され、各画素電極に対向して前記ゲート電極と同
層で前記ガラス基板上に形成された蓄積容量電極とを有
する液晶表示装置において、前記蓄積容量電極と前記画
素電極の間に介在する容量絶縁膜の少なくとも一部が、
前記ゲート絶縁膜と一体的に形成された絶縁膜のみで構
成されていることを特徴とするものである。According to a first aspect of the present invention, there is provided a liquid crystal display device comprising a thin film transistor comprising a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film which are sequentially formed on a glass substrate. And a pixel electrode provided on the passivation film and electrically connected to the source electrode via a through hole provided in the passivation film, are arranged in a matrix, and the gate is opposed to each pixel electrode. In a liquid crystal display device having an electrode and a storage capacitor electrode formed on the glass substrate in the same layer, at least a part of a capacitor insulating film interposed between the storage capacitor electrode and the pixel electrode,
It is characterized by comprising only an insulating film formed integrally with the gate insulating film.
【００３１】第２の発明の液晶表示装置は、ガラス基板
上に順次形成されたゲート電極とゲート絶縁膜とチャネ
ル層とコンタクト層とソース・ドレイン電極とパッシベ
ーション膜からなる薄膜トランジスタと、前記パッシベ
ーション膜上に設けられ、且つパッシベーション膜に設
けられたスルーホールを介し前記ソース電極と電気的に
接続された画素電極とがマトリクス状に配置され、各画
素電極に対向して前記ゲート電極と同層で前記ガラス基
板上に形成された蓄積容量電極とを有する液晶表示装置
において、前記蓄積容量電極上の少なくとも一部の領域
の、前記ゲート絶縁膜と一体的に形成された絶縁膜上
に、前記パッシベーション膜に設けられたスルーホール
を介し前記画素電極と電気的に接続された補助電極を設
けたことを特徴とするものである。According to a second aspect of the present invention, there is provided a liquid crystal display device comprising: a thin film transistor comprising a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film sequentially formed on a glass substrate; And a pixel electrode electrically connected to the source electrode via a through-hole provided in the passivation film, are arranged in a matrix, and face the pixel electrodes in the same layer as the gate electrode. In a liquid crystal display device having a storage capacitor electrode formed on a glass substrate, the passivation film is formed on at least a part of the storage capacitor electrode on an insulating film formed integrally with the gate insulating film. And an auxiliary electrode electrically connected to the pixel electrode via a through hole provided in the pixel electrode. It is intended.
【００３２】第３の発明の液晶表示装置は、ガラス基板
上に順次形成されたゲート電極とゲート絶縁膜とチャネ
ル層とコンタクト層とソース・ドレイン電極とパッシベ
ーション膜からなる薄膜トランジスタと、前記パッシベ
ーション膜上に設けられ、且つパッシベーション膜に設
けられたスルーホールを介し前記ソース電極と電気的に
接続された画素電極とがマトリクス状に配置され、各画
素電極に対向して前記ゲート電極と同層で前記ガラス基
板上に形成された蓄積容量電極とを有する液晶表示装置
において、前記蓄積容量電極と前記画素電極の間に介在
する容量絶縁膜の少なくとも一部が前記パッシベーショ
ン膜と一体的に形成された絶縁膜のみで構成されている
ことを特徴とするものである。According to a third aspect of the present invention, there is provided a liquid crystal display device comprising: a thin film transistor comprising a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film sequentially formed on a glass substrate; And a pixel electrode electrically connected to the source electrode via a through-hole provided in the passivation film, are arranged in a matrix, and face the pixel electrodes in the same layer as the gate electrode. In a liquid crystal display device having a storage capacitor electrode formed on a glass substrate, at least a part of a capacitor insulating film interposed between the storage capacitor electrode and the pixel electrode is formed integrally with the passivation film. It is characterized by being constituted only by a film.
【００３３】第４の発明の液晶表示装置の製造方法は、
ガラス基板上に第１導電膜からなるゲート電極および蓄
積容量電極を形成したのち、全面にゲート絶縁膜と容量
絶縁膜となる第１絶縁膜を形成する工程と、この第１絶
縁膜上に真性半導体膜とｎ型半導体膜を順次形成したの
ちパターニングしチャネル層とコンタクト層を形成する
工程と、前記コンタクト層上を含む所定の領域に第２導
電膜からなるソース・ドレイン電極を形成したのち全面
にパッシベーション膜を形成する工程と、このパッシベ
ーション膜にスルーホールを形成したのち全面に透明導
電膜を設け、パターニングし前記スルーホールを介して
前記ソース電極に接続する画素電極を形成する工程とを
有する液晶表示装置の製造方法において、前記蓄積容量
電極上の少なくとも一部の領域の前記パッシベーション
膜を前記スルーホールの形成と同一工程によりエッチン
グし少なくとも薄膜化することを特徴とするものであ
る。A method for manufacturing a liquid crystal display device according to a fourth aspect of the present invention comprises:
Forming a gate electrode and a storage capacitor electrode made of a first conductive film on a glass substrate, and then forming a first insulating film to be a gate insulating film and a capacitor insulating film on the entire surface; and forming an intrinsic film on the first insulating film. Forming a semiconductor layer and an n-type semiconductor film sequentially and then patterning to form a channel layer and a contact layer, and forming source / drain electrodes made of a second conductive film in a predetermined region including on the contact layer, and then forming the whole surface Forming a passivation film, and forming a through hole in the passivation film, then providing a transparent conductive film over the entire surface, patterning and forming a pixel electrode connected to the source electrode through the through hole. In the method of manufacturing a liquid crystal display device, the passivation film in at least a part of the area on the storage capacitor electrode is provided with the through-hole. The Le of forming the same process is characterized in that at least thinned by etching.
【００３４】第５の発明の液晶表示装置の製造方法は、
ガラス基板上に第１導電膜からなるゲート電極および蓄
積容量電極を形成したのち、全面にゲート絶縁膜と容量
絶縁膜となる第１絶縁膜を形成する工程と、この第１絶
縁膜上に真性半導体膜とｎ型半導体膜を順次形成したの
ちパターニングしチャネル層とコンタクト層を形成する
工程と、前記コンタクト層上を含む所定の領域に第２導
電膜からなるソース・ドレイン電極を形成したのち全面
にパッシベーション膜を形成する工程と、このパッシベ
ーション膜にスルーホールを形成したのち全面に透明導
電膜を設け、パターニングし前記スルーホールを介して
前記ソース電極に接続する画素電極を形成する工程とを
有する液晶表示装置の製造方法において、前記蓄積容量
電極上の前記第１絶縁膜上に前記ソース・ドレイン電極
の形成と同一工程で補助電極を設け、さらにこの補助電
極上のパッシベーション膜に前記スルーホールの形成と
同一工程で補助電極と前記画素電極とを接続するための
スルーホールを形成することを特徴とするものである。According to a fifth aspect of the present invention, there is provided a
Forming a gate electrode and a storage capacitor electrode made of a first conductive film on a glass substrate, and then forming a first insulating film to be a gate insulating film and a capacitor insulating film on the entire surface; and forming an intrinsic film on the first insulating film. Forming a semiconductor layer and an n-type semiconductor film sequentially and then patterning to form a channel layer and a contact layer, and forming source / drain electrodes made of a second conductive film in a predetermined region including on the contact layer, and then forming the whole surface Forming a passivation film, and forming a through hole in the passivation film, then providing a transparent conductive film over the entire surface, patterning and forming a pixel electrode connected to the source electrode through the through hole. In the method of manufacturing a liquid crystal display device, the same step as forming the source / drain electrodes on the first insulating film on the storage capacitor electrode The auxiliary electrode is provided, in which further comprising forming a through hole for connecting to the passivation film in the through hole formation in the same process as the auxiliary electrode and the pixel electrode on the auxiliary electrode.
【００３５】第６の発明の液晶表示装置の製造方法は、
ガラス基板上に第１導電膜からなるゲート電極と蓄積容
量電極および配線とを形成したのち、全面にゲート絶縁
膜と容量絶縁膜となる第１絶縁膜を形成する工程と、こ
の第１絶縁膜上に真性半導体膜とｎ型半導体膜を順次形
成したのちパターニングしチャネル層とコンタクト層を
形成する工程と、前記第１導電膜からなる配線の端部に
実装用の端子を設けるために前記第１絶縁膜にスルーホ
ールを形成する工程と、前記コンタクト層上を含む所定
の領域に第２導電膜からなるソース・ドレイン電極を形
成したのち全面にパッシベーション膜を形成する工程
と、このパッシベーション膜にスルーホールを形成した
のち全面に透明導電膜を設け、パターニングし前記スル
ーホールを介して前記ソース電極に接続する画素電極を
形成する工程とを有する液晶表示装置の製造方法におい
て、端子を設けるための前記スルーホールの形成と同一
工程により前記蓄積容量電極上の少なくとも一部の領域
の前記第１絶縁膜をエッチングし少なくとも薄膜化する
ことを特徴とするものである。According to a sixth aspect of the invention, there is provided a method of manufacturing a liquid crystal display device.
Forming a gate electrode, a storage capacitor electrode, and a wiring made of a first conductive film on a glass substrate, and then forming a first insulating film to be a gate insulating film and a capacitor insulating film on the entire surface; Forming an intrinsic semiconductor film and an n-type semiconductor film sequentially thereon, and then patterning the same to form a channel layer and a contact layer; and forming the first and second conductive films at an end of a wiring made of the first conductive film. (1) a step of forming a through hole in an insulating film, a step of forming a source / drain electrode made of a second conductive film in a predetermined region including on the contact layer, and then forming a passivation film on the entire surface; Providing a transparent conductive film over the entire surface after forming the through-hole, patterning and forming a pixel electrode connected to the source electrode via the through-hole. In the method for manufacturing a liquid crystal display device, the first insulating film in at least a part of the storage capacitor electrode is etched to be at least thinned in the same step as the formation of the through hole for providing a terminal. It is assumed that.
【００３６】[0036]
【作用】蓄積容量電極と画素電極との間に存在し、蓄積
容量用絶縁膜として作用していた第１絶縁膜及びパッシ
ベーション膜のどちらか一方をエッチング除去すること
により、蓄積容量用絶縁膜の膜厚を薄くする。蓄積容量
用絶縁膜が薄くなるのに伴って、単位面積当たりの蓄積
容量が増加するので、保持電圧を高く維持するために必
要な蓄積容量を形成しても、蓄積容量電極の面積の増加
が抑制されるので開口率が低下することがなく、明るい
表示が得られる。According to the present invention, one of the first insulating film and the passivation film, which is present between the storage capacitor electrode and the pixel electrode and functions as the storage capacitor insulating film, is removed by etching. Reduce the film thickness. Since the storage capacity per unit area increases as the storage capacity insulating film becomes thinner, the area of the storage capacity electrode increases even if the storage capacity required to maintain a high holding voltage is formed. Since the aperture ratio is suppressed, a bright display can be obtained without reducing the aperture ratio.
【００３７】[0037]
【発明の実施の形態】次に本発明について図面を用いて
説明する。Next, the present invention will be described with reference to the drawings.
【００３８】図１及び図２（ａ），（ｂ）は本発明の第
１の実施の形態を説明する為のトランジスタアレイの１
画素分の構成を示す平面図及びＡ−Ａ線とＢ−Ｂ線に沿
った断面図である。FIGS. 1 and 2A and 2B show one example of a transistor array for explaining the first embodiment of the present invention.
FIG. 3 is a plan view illustrating a configuration of a pixel and a cross-sectional view taken along lines AA and BB.
【００３９】図１及び図２を参照して製造方法と共に説
明する。The manufacturing method will be described with reference to FIGS.
【００４０】まずガラス基板１００上にＣｒ、Ａｌ、Ｔ
ａ等の第１金属膜をスパッタ法により１００〜３００ｎ
ｍの膜厚に成膜し、その後、フォトリソグラフィー技術
を用いて所定の形状にパターニング後、エッチング加工
してゲート電極１０１及び蓄積容量電極１０８を形成す
る。First, Cr, Al, T
a to a thickness of 100 to 300 n by sputtering.
After that, a gate electrode 101 and a storage capacitor electrode 108 are formed by patterning into a predetermined shape using a photolithography technique and then performing etching.
【００４１】次にシランとアンモニアガスを主成分とす
るプラズマＣＶＤ法により第１絶縁膜１１４Ａとしてゲ
ート絶縁膜１１４となるシリコン窒化膜を膜厚２００〜
６００ｎｍ、シランを主成分とするプラズマＣＶＤ法に
よりチャネル層１０２となるａ−Ｓｉ（Ｉ）膜を膜厚５
０〜３００ｎｍ、そしてシランとホスフィンガスを主成
分とするプラズマＣＶＤ法により、コンタクト層１０７
となるａ−Ｓｉ（ｎ+）膜を膜厚３０〜１００ｎｍにそ
れぞれ堆積させる。そして、ａ−Ｓｉ（Ｉ）膜及びａ−
Ｓｉ（ｎ+ ）膜をフォトリソグラフィー技術を用いて島
状の所定の形状にパターニング後、エッチング加工しチ
ャネル層１０２及びコンタクト層１０７を形成する。そ
の後、駆動用ドライバＩＣを実装するための端子を設け
る部分に相当する配線の端部の上の第１絶縁膜１１４Ａ
をエッチング除去するパターニング工程を行い、スルー
（コンタクト）ホール（図示せず）を穿設する。Next, a silicon nitride film serving as a gate insulating film 114 is formed as a first insulating film 114A by a plasma CVD method containing silane and ammonia gas as main components.
An a-Si (I) film serving as a channel layer 102 is formed to a thickness of 600 nm by plasma CVD using silane as a main component.
The contact layer 107 is formed by a plasma CVD method using 0 to 300 nm and silane and phosphine gas as main components.
A-Si (n + ) films are deposited to a thickness of 30 to 100 nm, respectively. Then, the a-Si (I) film and a-
After patterning the Si (n + ) film into a predetermined island shape using photolithography technology, etching is performed to form a channel layer 102 and a contact layer 107. After that, the first insulating film 114A on the end of the wiring corresponding to the portion where the terminal for mounting the driving driver IC is provided is provided.
Is performed, and a through (contact) hole (not shown) is formed.
【００４２】次に、Ｃｒ、Ａｌ、Ｔａ等の第２金属膜を
膜厚１００〜３００ｎｍにスパッタ成膜し、その後、所
定の形状にパターニングしたフォトレジスト膜をマスク
とし、エッチング加工してドレイン電極１０３、ソース
電極１０４、ドレインバスライン１１２を形成する。し
かる後、コンタクト層１０７をソース電極側とドレイン
電極側に分割するため、チャネル層１０２上の不要なコ
ンタクト層をエッチング除去し溝を形成する。Next, a second metal film of Cr, Al, Ta or the like is formed by sputtering to a thickness of 100 to 300 nm, and thereafter, a drain film is formed by etching using a photoresist film patterned into a predetermined shape as a mask. 103, a source electrode 104, and a drain bus line 112 are formed. Thereafter, in order to divide the contact layer 107 into the source electrode side and the drain electrode side, an unnecessary contact layer on the channel layer 102 is removed by etching to form a groove.
【００４３】その後、シランとアモニアガスを主成分と
するプラズマＣＶＤ法により、全面にパッシベーション
膜１１５として作用するシリコン窒化膜を膜厚１００〜
４００ｎｍで成膜し、所定の領域のパッシベーション膜
をエッチング除去して、ソース電極１０４と画素電極１
０６とを電気的に導通させるスルーホール１１０を設け
る。このスルーホール１１０を形成するパターニング工
程を用いて、蓄積容量電極１０８上の開口パターン１２
０の内側の領域のパッシベーション膜１１５も同時にエ
ッチングして除去する。Thereafter, a silicon nitride film acting as a passivation film 115 is formed on the entire surface by a plasma CVD method containing silane and ammonia gas as main components to a thickness of 100 to 100 nm.
A 400 nm film is formed, and the passivation film in a predetermined region is removed by etching, so that the source electrode 104 and the pixel electrode 1 are removed.
06 is provided. The opening pattern 12 on the storage capacitor electrode 108 is formed by using a patterning process for forming the through hole 110.
The passivation film 115 in the region inside 0 is also etched and removed at the same time.
【００４４】この際、開口パターン１２０の下層に位置
する第１絶縁膜１１４Ａがエッチングされないように、
第１絶縁膜１１４ＡのＣＶＤ成膜温度をパッシベーショ
ン膜１１５の成膜時よりも高くして、より緻密な膜を成
膜し、更に選択性を上げるためにフッ酸系のエッチャン
トを用いたウエットエッチングを行うことが望ましい。
続いてＩＴＯ等の透明導電材料をスパッタ成膜し、所定
の形状にパターニングしたフォトレジスト膜をマスクと
し、エッチング加工して画素電極１０６を形成してＴＦ
Ｔアレイ基板３００とする。At this time, the first insulating film 114A located under the opening pattern 120 is not etched so that the first insulating film 114A is not etched.
Wet etching using a hydrofluoric acid-based etchant to increase the CVD film forming temperature of the first insulating film 114A from that at the time of forming the passivation film 115 to form a denser film and further enhance selectivity It is desirable to carry out.
Subsequently, a transparent conductive material such as ITO is formed by sputtering, and using a photoresist film patterned into a predetermined shape as a mask, etching is performed to form a pixel electrode 106, and a TF is formed.
The T array substrate 300 is used.
【００４５】なお、蓄積容量電極１０８は画素電極１０
６下に蓄積容量用絶縁膜として作用する第１絶縁膜１１
４Ａを介して配置されている。The storage capacitor electrode 108 is connected to the pixel electrode 10
A first insulating film 11 acting as an insulating film for a storage capacitor underneath 6
4A.
【００４６】対向基板２００は、図９（ａ），（ｂ）に
示したように、ガラス基板２１０上にＣｒ等の金属膜か
らなるブラックマトリクス層２２０及びカラーフィルタ
層（図示せず）を設け、その上にＩＴＯ等の透明導電膜
からなる対向電極２３０を形成して製造する。As shown in FIGS. 9A and 9B, the opposite substrate 200 is provided with a black matrix layer 220 made of a metal film such as Cr and a color filter layer (not shown) on a glass substrate 210. A counter electrode 230 made of a transparent conductive film such as ITO is formed thereon.
【００４７】以下ＴＦＴアレイ基板３００及び対向電極
基板２００のそれぞれに配向膜（図示せず）を形成して
配向処理を行った後、所定の距離を隔てて接着する。こ
れら２枚の基板間の間隙に液晶２４０を注入した後、封
孔して液晶パネルが完成する。Hereinafter, after an alignment film (not shown) is formed on each of the TFT array substrate 300 and the counter electrode substrate 200 to perform an alignment process, they are bonded at a predetermined distance. After the liquid crystal 240 is injected into the gap between these two substrates, the liquid crystal is sealed and the liquid crystal panel is completed.
【００４８】以上のようにして得られた第１の実施の形
態では、画素電極１０６の下層膜としては第１絶縁膜１
１４Ａとパッシベーション膜１１５の２層が存在するも
のの、画素電極１０６と蓄積容量電極１０８との間にあ
る蓄積容量用絶縁膜は第１絶縁膜１１４Ａのみで構成さ
れている。また、ドレインバスライン１１２と画素電極
１０６の間には絶縁膜であるパッシベーション膜１１５
が存在する構造となっている。In the first embodiment obtained as described above, the first insulating film 1
Although there are two layers, 14A and the passivation film 115, the storage capacitor insulating film between the pixel electrode 106 and the storage capacitor electrode 108 is composed of only the first insulating film 114A. A passivation film 115 which is an insulating film is provided between the drain bus line 112 and the pixel electrode 106.
There is a structure that exists.
【００４９】蓄積容量用絶縁膜の膜厚の増加に伴って、
単位面積当たりの蓄積容量が減少するため、蓄積容量用
絶縁膜として第１絶縁膜１１４Ａとパッシベーション膜
１１５の２層を用いた場合、保持電圧を高く維持するた
めに必要とされる蓄積容量を形成すると、蓄積容量電極
１０８の面積が増加し開口率が低下する。しかし、前述
の通り、本実施の形態では蓄積容量用絶縁膜が第１絶縁
膜１１４Ａのみで構成されているので、第１絶縁膜１１
４Ａとパッシベーション膜１１５の２層を用いた場合に
比べて、単位面積当たりの蓄積容量の減少が抑制され
る。従って、保持電圧を高く維持するために必要とされ
る蓄積容量を形成しても、蓄積容量電極１０８の面積が
増加しないので、開口率の減少を防ぐことができる。As the thickness of the storage capacitor insulating film increases,
Since the storage capacity per unit area is reduced, when two layers of the first insulating film 114A and the passivation film 115 are used as the storage capacitor insulating film, the storage capacity required to maintain a high holding voltage is formed. Then, the area of the storage capacitor electrode 108 increases and the aperture ratio decreases. However, as described above, in the present embodiment, since the insulating film for the storage capacitor is constituted only by the first insulating film 114A, the first insulating film 11
Compared with the case where two layers of 4A and the passivation film 115 are used, a decrease in the storage capacitance per unit area is suppressed. Therefore, even if a storage capacitor required to maintain a high holding voltage is formed, the area of the storage capacitor electrode 108 does not increase, so that a decrease in the aperture ratio can be prevented.
【００５０】また、本実施の形態ではソース電極１０４
と画素電極１０６とを電気的に導通させるスルーホール
１１０を設けるパターニング工程と同じパターニング工
程を用いて同時に、蓄積容量電極１０８上にある開口パ
ターン１２０の内側の領域のパッシベーション膜１１５
をエッチング除去しているので、パターニング工程の数
は従来の工程と同じであり、工程が煩雑化する恐れはな
い。In the present embodiment, the source electrode 104
At the same time, the passivation film 115 in the region inside the opening pattern 120 on the storage capacitor electrode 108 is formed by using the same patterning step as the patterning step of providing the through hole 110 for electrically connecting the pixel electrode 106 with the pixel electrode 106.
Is removed by etching, the number of patterning steps is the same as that of the conventional step, and there is no fear that the steps become complicated.
【００５１】しかも、ドレインバスライン１１２と画素
電極１０６の間には絶縁膜であるパッシベーション膜１
１５が存在するので、ドレインバスライン１１２と画素
電極１０６との間での短絡に起因する点欠点の発生を低
減できる効果もある。Further, the passivation film 1 which is an insulating film is provided between the drain bus line 112 and the pixel electrode 106.
The presence of 15 also has the effect of reducing the occurrence of point defects caused by a short circuit between the drain bus line 112 and the pixel electrode 106.
【００５２】尚、第１の実施の形態では蓄積容量電極１
０８上の第１絶縁膜１１４Ａを除去した場合について説
明したが、エッチングして薄膜化することによっても効
果が生じることは明らかである。In the first embodiment, the storage capacitor electrode 1
Although the case where the first insulating film 114A on the substrate 08 has been removed has been described, it is apparent that the effect is also obtained by etching to reduce the thickness.
【００５３】図３及び図４（ａ），（ｂ）は本発明の第
２の実施の形態を説明する為のトランジスタアレイの１
画素分の構成を示す平面図及びＣ−Ｃ線とＤ−Ｄ線に沿
った断面図である。図３及び図４を参照して製造方法と
共に説明する。FIGS. 3 and 4 (a) and 4 (b) show one embodiment of a transistor array for explaining the second embodiment of the present invention.
FIG. 3 is a plan view illustrating a configuration of a pixel and a cross-sectional view taken along lines CC and DD. The manufacturing method will be described with reference to FIGS.
【００５４】本構造の製法は、ゲート電極１０１の形成
から配線の端部に実装用端子を設ける為に第１絶縁膜１
１４Ａにコンタクトホール（図示せず）を形成するまで
は第１の実施の形態の場合と同様に操作する。次に、Ｃ
ｒ、Ａｌ、Ｔａ等の金属膜を膜厚１００〜３００ｎｍに
スパッタ成膜し、その後、所定の形状にパターニングし
たフォトレジスト膜をマスクとし、エッチング加工して
ドレイン電極１０３、ソース電極１０４、ドレインバス
ライン１１２を形成すると同時に、同一の材料と同一の
パターニング工程によって、蓄積容量電極１０８上に第
１絶縁膜１１４Ａを介して、補助電極１０９を設ける。
しかる後、コンタクト層１０７をソース電極側とドレイ
ン電極側に分割するため、チャネル層１０２上の不要な
コンタクト層をエッチング除去する。In the manufacturing method of this structure, the first insulating film 1 is formed in order to provide a mounting terminal at the end of the wiring from the formation of the gate electrode 101.
The same operation as in the first embodiment is performed until a contact hole (not shown) is formed in 14A. Next, C
A metal film of r, Al, Ta, or the like is formed by sputtering to a thickness of 100 to 300 nm, and thereafter, the drain electrode 103, the source electrode 104, and the drain bus are etched by using a photoresist film patterned into a predetermined shape as a mask. Simultaneously with the formation of the line 112, the auxiliary electrode 109 is provided on the storage capacitor electrode 108 via the first insulating film 114A by the same material and the same patterning process.
Thereafter, in order to divide the contact layer 107 into the source electrode side and the drain electrode side, unnecessary contact layers on the channel layer 102 are removed by etching.
【００５５】その後、シランとアンモニアガスを主成分
とするプラズマＣＶＤ法により、全面にパッシベーショ
ン膜１１５として作用するシリコン窒化膜を膜厚１００
〜４００ｎｍで成膜し、所定の領域のパッシベーション
膜をエッチング除去して、ソース電極１０４と画素電極
１０６とを電気的に導通させるスルーホール１１０を設
ける。このスルーホール１１０を形成するパターニング
工程を用いて、補助電極１０９上の開口パターン１２０
の内側の領域のパッシベーション膜１１５もエッチング
して除去する。続いてＩＴＯ等の透明導電材料をスパッ
タ成膜し、所定の形状にパターニングしたフォトレジス
ト膜をマスクとし、エッチング加工して画素電極１０６
を形成してＴＦＴアレイ基板３００とする。なお、画素
電極１０８と補助電極１０９とは開口パターン１２０内
で電気的に導通しており、蓄積容量電極１０８は画素電
極１０６及び補助電極１０９下に蓄積容量用絶縁膜とし
て作用する第１絶縁膜１１４Ａを介して配置されてい
る。After that, a silicon nitride film acting as a passivation film 115 is formed to a thickness of 100 over the entire surface by a plasma CVD method containing silane and ammonia gas as main components.
A film having a thickness of about 400 nm is formed, a passivation film in a predetermined region is removed by etching, and a through hole 110 for electrically connecting the source electrode 104 and the pixel electrode 106 is provided. An opening pattern 120 on the auxiliary electrode 109 is formed by using a patterning process for forming the through hole 110.
Is also removed by etching the passivation film 115 in the region inside. Subsequently, a transparent conductive material such as ITO is formed by sputtering, and a photoresist film patterned into a predetermined shape is used as a mask, and the pixel electrode 106 is etched.
To form a TFT array substrate 300. Note that the pixel electrode 108 and the auxiliary electrode 109 are electrically connected within the opening pattern 120, and the storage capacitor electrode 108 is a first insulating film that functions as a storage capacitor insulating film below the pixel electrode 106 and the auxiliary electrode 109. It is arranged via 114A.
【００５６】本第２の実施の形態では、第１の実施の形
態の場合と同様に、蓄積容量用絶縁膜が第１絶縁膜１１
４Ａのみで構成されているので、第１絶縁膜１１４Ａと
パッシベーション膜１１５の２層を用いた場合に比べ
て、単位面積当たりの蓄積容量の減少が抑制される。従
って、保持電圧を高く維持するために必要とされる蓄積
容量を形成しても、蓄積容量電極１０８の面積が増加し
ないので、開口率の減少を防ぐことができる。In the second embodiment, as in the case of the first embodiment, the storage capacitor insulating film is formed by the first insulating film 11.
Since it is composed of only 4A, a decrease in the storage capacitance per unit area is suppressed as compared with the case where two layers of the first insulating film 114A and the passivation film 115 are used. Therefore, even if a storage capacitor required to maintain a high holding voltage is formed, the area of the storage capacitor electrode 108 does not increase, so that a decrease in the aperture ratio can be prevented.
【００５７】本実施の形態においてもソース電極１０４
と画素電極１０６とを導通させるスルーホール１１０を
設けるパターニング工程と同じパターニング工程を用い
て同時に、蓄積容量電極１０８上にある開口パターン１
２０の内側の領域のパッシベーション膜１１５をエッチ
ング除去しているので、パターニング工程の数は従来の
工程と同じであり、工程が煩雑化する恐れはない。Also in the present embodiment, the source electrode 104
At the same time, the same patterning step as that of providing a through hole 110 for electrically connecting the pixel electrode 106 with the pixel electrode 106 is performed.
Since the passivation film 115 in the region inside 20 is removed by etching, the number of patterning steps is the same as the conventional step, and there is no possibility that the steps become complicated.
【００５８】また、ドレイン電極１０３、ソース電極１
０４、ドレインバスライン１１２を形成するのと同時
に、同じパターニング工程によって補助電極１０９を設
けることにより、エッチングレートの違いを利用して、
パッシベーション膜１１５のみを選択的にエッチング除
去することが可能となり、蓄積容量用絶縁膜として作用
するゲート絶縁膜１１４の膜厚が変動する恐れがなくな
る。The drain electrode 103 and the source electrode 1
04, at the same time as forming the drain bus line 112, by providing the auxiliary electrode 109 by the same patterning step, utilizing the difference in the etching rate,
Only the passivation film 115 can be selectively removed by etching, and there is no possibility that the thickness of the gate insulating film 114 acting as the storage capacitor insulating film varies.
【００５９】しかも、第１の実施の形態と同じく、ドレ
インバスライン１１２と画素電極１０６の間には絶縁膜
であるパッシベーション膜１１５が存在するので、ドレ
インバスライン１１２と画素電極１０６との間での短絡
に起因する点欠陥の発生を低減する構造となっている。Furthermore, as in the first embodiment, since the passivation film 115, which is an insulating film, exists between the drain bus line 112 and the pixel electrode 106, there is a gap between the drain bus line 112 and the pixel electrode 106. Has a structure that reduces the occurrence of point defects caused by short-circuiting.
【００６０】図５及び図６（ａ），（ｂ）は本発明の第
３の実施の形態を説明する為のトランジスタの１画素分
の構成を示す平面図及びＥ−Ｅ線とＦ−Ｆ線に沿った断
面図、図７（ａ）〜（ｃ）は駆動用ドライバＩＣを実装
する為の端子を設ける領域の製造方法を説明する為の平
面図及びＰ−Ｐ線とＱ−Ｑ線に沿った断面図である。以
下図５〜図７を参照して本実施の形態の製造方法につい
て説明する。FIGS. 5, 6 (a) and 6 (b) are plan views showing the structure of one pixel of a transistor for explaining the third embodiment of the present invention, and lines EE and FF. 7A to 7C are plan views and a PP line and a QQ line for explaining a method of manufacturing a region where a terminal for mounting a driving driver IC is provided. FIG. Hereinafter, the manufacturing method of the present embodiment will be described with reference to FIGS.
【００６１】この第３の実施の形態における液晶表示装
置の製造方法は、第１の実施の形態とコンタクト層を形
成するまではほぼ同様の操作を行なう。すなわち図５、
図６および図７に示すように、ガラス基板１００上にＣ
ｒ、Ａｌ、Ｔａ等の第１金属膜１１７をスパッタ法によ
り１００〜３００ｎｍの膜厚に成膜したのちパターニン
グしゲート電極１０１、蓄積容量電極１０８および配線
を形成する。The method of manufacturing the liquid crystal display device according to the third embodiment performs substantially the same operation as that of the first embodiment until a contact layer is formed. That is, FIG.
As shown in FIG. 6 and FIG.
A first metal film 117 of r, Al, Ta or the like is formed to a thickness of 100 to 300 nm by a sputtering method and then patterned to form a gate electrode 101, a storage capacitor electrode 108, and a wiring.
【００６２】次にシランとアンモニアガスを主成分とす
るプラズマＣＶＤ法によりシリコン窒化膜からなる第１
絶縁膜１１４Ａを形成してゲート絶縁膜１１４と容量絶
縁膜とし、ついでプラズマＣＶＤ法としてａ−Ｓｉ
（Ｉ）膜とａ−Ｓｉ（ｎ+ ）膜を形成し、パターニング
してチャネル層１０２およびコンタクト層１０７を形成
する。Next, a first silicon nitride film is formed by a plasma CVD method using silane and ammonia gas as main components.
An insulating film 114A is formed to form a gate insulating film 114 and a capacitor insulating film, and then a-Si is formed by plasma CVD.
An (I) film and an a-Si (n + ) film are formed and patterned to form a channel layer 102 and a contact layer 107.
【００６３】次に図７に示したように駆動用ドライバー
ＩＣを実装するための端子を設ける部分に相当する第１
金属膜からなる配線１１７の端部の上の第１絶縁膜１１
４Ａをエッチングしコンタクトホール１０５を形成す
る。この時同時に蓄積容量電極１０８上の開口パターン
１２１の内側の領域の第１絶縁膜１１４Ａをエッチング
除去する。Next, as shown in FIG. 7, a first portion corresponding to a portion for providing a terminal for mounting a driver IC for driving is provided.
First insulating film 11 on the end of wiring 117 made of a metal film
4A is etched to form a contact hole 105. At this time, the first insulating film 114A in the region inside the opening pattern 121 on the storage capacitor electrode 108 is simultaneously removed by etching.
【００６４】次に、Ｃｒ、Ａｌ、Ｔａ等の第２金属膜１
１８を膜厚１００〜３００ｎｍにスパッタ成膜し、その
後、所定の形状にパターニングしたフォトレジスト膜を
マスクとし、エッチング加工してドレイン電極１０３、
ソース電極１０４、ドレインバスライン１１２及び端子
形成部の配線１１７にコンタクトホール１０５を介して
接続する金属膜を形成する。Next, a second metal film 1 of Cr, Al, Ta, etc.
18 is formed by sputtering to a film thickness of 100 to 300 nm, and thereafter, the drain electrode 103 is etched by using a photoresist film patterned into a predetermined shape as a mask.
A metal film connected to the source electrode 104, the drain bus line 112, and the wiring 117 of the terminal formation portion via the contact hole 105 is formed.
【００６５】しかる後、コンタクト層１０７をソース電
極側とドレイン電極側に分割するため、チャネル層１０
２上の不要なコンタクト層をエッチング除去し溝を形成
する。その後、シランとアンモニアガスを主成分とする
プラズマＣＶＤ法により、パッシベーション膜１１５と
して作用するシリコン窒化膜を膜厚１００〜４００ｎｍ
で成膜し、所定の領域のパッシベーション膜をエッチン
グ除去して、ソース電極１０４と画素電極１０６とを電
気的に導通させるスルーホール１１０と端子形成部のス
ルーホール１１０Ａを設ける。続いてＩＴＯ等の透明導
電材料をスパッタ成膜し、所定の形状にパターニングし
た後、エッチング加工して画素電極１０６と端子形成部
に透明導電膜１１９を形成してＴＦＴアレイ基板とす
る。なお、蓄積容量電極１０８は画素電極１０６下に蓄
積容量用絶縁膜として作用するパッシベーション膜１１
５を介して配置されている。Thereafter, in order to divide the contact layer 107 into the source electrode side and the drain electrode side, the channel layer 10
Unnecessary contact layers on 2 are removed by etching to form grooves. Thereafter, a silicon nitride film serving as a passivation film 115 is formed to a thickness of 100 to 400 nm by a plasma CVD method using silane and ammonia gas as main components.
Then, a passivation film in a predetermined region is removed by etching, and a through hole 110 for electrically connecting the source electrode 104 and the pixel electrode 106 and a through hole 110A for a terminal forming portion are provided. Subsequently, a transparent conductive material such as ITO is sputter-deposited, patterned into a predetermined shape, and then etched to form a transparent conductive film 119 on the pixel electrode 106 and a terminal formation portion, thereby forming a TFT array substrate. Note that the storage capacitor electrode 108 is provided below the pixel electrode 106 as the passivation film 11 which functions as a storage capacitor insulating film.
5 are arranged.
【００６６】本第３の実施の形態では、蓄積容量用絶縁
膜がパッシベーション膜１１５のみで構成されているの
で、第１の実施の形態と同様、第１絶縁膜１１４Ａとパ
ッシベーション膜１１５の２層を蓄積容量用絶縁膜とし
て用いた場合に比べて、単位面積当たりの蓄積容量の減
少が抑制される。従って、保持電圧を高く維持するため
に必要とされる蓄積容量を形成しても、蓄積容量電極１
０８の面積が増加しないので、開口率の減少を防ぐこと
ができる。In the third embodiment, since the insulating film for the storage capacitor is constituted only by the passivation film 115, the two layers of the first insulating film 114A and the passivation film 115 are formed as in the first embodiment. As compared with the case where is used as a storage capacitor insulating film, a decrease in storage capacity per unit area is suppressed. Therefore, even if a storage capacitor required to maintain a high holding voltage is formed, the storage capacitor electrode 1
Since the area No. 08 does not increase, a decrease in the aperture ratio can be prevented.
【００６７】また、本第３の実施の形態では、端子形成
部においてゲート電極１０１を形成している第１金属膜
とドレイン電極１０３、ソース電極１０４及びドレイン
バスライン１１２を形成している第２金属膜とを導通さ
せるためのコンタクトホール１０５を設けるパターニン
グ工程と同じパターニング工程を用いて同時に、蓄積容
量電極１０８上にある開口パターン１２１の内側の領域
の第１絶縁膜１１４Ａをエッチング除去しているので、
第１の実施の形態と同じく、パターニング工程の数は従
来の工程と同じであり、工程が煩雑化する恐れはない。In the third embodiment, the first metal film forming the gate electrode 101 and the second metal film forming the drain electrode 103, the source electrode 104, and the drain bus line 112 in the terminal forming portion are formed. At the same time, the first insulating film 114A in the region inside the opening pattern 121 on the storage capacitor electrode 108 is etched away using the same patterning step as the patterning step of providing the contact hole 105 for conduction with the metal film. So
As in the first embodiment, the number of patterning steps is the same as that of the conventional step, and there is no possibility that the steps become complicated.
【００６８】しかも、本第３の実施の形態においても、
ドレインバスライン１１２と画素電極１０６の間には絶
縁膜であるパッシベーション膜１１５が存在するので、
ドレインバスライン１１２と画素電極１０６との間での
短絡に起因する点欠点の発生を低減する構造となってい
る。Moreover, in the third embodiment,
Since a passivation film 115 which is an insulating film exists between the drain bus line 112 and the pixel electrode 106,
The structure is such that a point defect caused by a short circuit between the drain bus line 112 and the pixel electrode 106 is reduced.
【００６９】以上、好ましい実施の形態について説明し
たが、本発明はこれら実施の形態に限定されるものでは
なく特許請求の範囲に記載された発明の範囲内において
各種の変更が可能である。例えば、ゲート電極、蓄積容
量電極、ソース・ドレイン電極等を他の金属材料や複合
膜で構成することができ、ゲート絶縁膜やパッシベーシ
ョン膜を種々の絶縁膜や複合膜によって形成することが
できる。また、蓄積容量電極をゲートバスラインの一部
として構成することもできる。更にチャネル層及びコン
タクト層を非晶質シリコン膜で形成した場合について説
明したが、多結晶シリコン膜を用いることもできる。Although the preferred embodiments have been described above, the present invention is not limited to these embodiments, and various changes can be made within the scope of the invention described in the claims. For example, a gate electrode, a storage capacitor electrode, a source / drain electrode, and the like can be formed of another metal material or a composite film, and a gate insulating film or a passivation film can be formed of various insulating films or composite films. Further, the storage capacitor electrode may be configured as a part of the gate bus line. Further, the case where the channel layer and the contact layer are formed of an amorphous silicon film has been described, but a polycrystalline silicon film may be used.
【００７０】[0070]
【発明の効果】以上説明したように、本発明によれば、
蓄積容量用絶縁膜がゲート絶縁膜となる第１絶縁膜とパ
ッシベーション膜のどちらが一方のみで構成されている
ので、ゲート絶縁膜とパッシベーション膜の積層膜を蓄
積容量用絶縁膜として用いた場合に比べて、単位面積当
たりの蓄積容量の減少が抑制される。従って、保持電圧
を高く維持するために必要とされる蓄積容量を形成して
も、蓄積容量電極の面積が増加しないので、開口率の減
少を防ぐことができる。As described above, according to the present invention,
Since the insulating film for the storage capacitor is composed of only one of the first insulating film serving as the gate insulating film and the passivation film, compared with the case where the laminated film of the gate insulating film and the passivation film is used as the insulating film for the storage capacitor. As a result, a decrease in storage capacity per unit area is suppressed. Therefore, even if a storage capacitor required to maintain a high holding voltage is formed, the area of the storage capacitor electrode does not increase, so that a decrease in the aperture ratio can be prevented.
【００７１】また、本発明によれば、ソース電極と画素
電極とを導通させるスルーホールを設けるパターニング
工程、もしくは端子形成部においてゲート電極を形成し
ている第１金属膜とドレイン電極、ソース電極及びドレ
インバスラインを形成している第２金属膜とを導通させ
るためのスルーホールを設けるパターニング工程と同じ
パターニング工程を用いて同時に、蓄積容量電極上にあ
る開口パターンの内側の領域のパッシベーション膜もし
くは第１絶縁膜のどちらか一方をエッチング除去してい
るので、パターニング工程の数は従来の工程と同じであ
り、工程の煩雑化が防げる。Further, according to the present invention, a patterning step of providing a through hole for conducting a source electrode and a pixel electrode, or a first metal film and a drain electrode, a source electrode, and a first metal film forming a gate electrode in a terminal forming portion are provided. Using the same patterning step as the patterning step of providing a through hole for conduction with the second metal film forming the drain bus line, simultaneously with the passivation film or the second passivation film in the region inside the opening pattern on the storage capacitor electrode. Since one of the insulating films is removed by etching, the number of patterning steps is the same as that of the conventional step, and the steps can be prevented from becoming complicated.
【００７２】さらに、ドレインバスラインと画素電極の
間には絶縁膜であるパッシベーション膜が存在するの
で、ドレインバスラインと画素電極との間での短絡に起
因する点欠陥の発生を低減できるという利点を有する。Further, since a passivation film, which is an insulating film, exists between the drain bus line and the pixel electrode, it is possible to reduce the occurrence of point defects due to a short circuit between the drain bus line and the pixel electrode. Having.
【図１】本発明の第１の実施の形態を説明する為のアレ
イ基板の平面図。FIG. 1 is a plan view of an array substrate for explaining a first embodiment of the present invention.
【図２】本発明の第１の実施の形態を説明する為のアレ
イ基板の断面図。FIG. 2 is a cross-sectional view of an array substrate for explaining the first embodiment of the present invention.
【図３】本発明の第２の実施の形態を説明する為のアレ
イ基板の平面図。FIG. 3 is a plan view of an array substrate for explaining a second embodiment of the present invention.
【図４】本発明の第２の実施の形態を説明する為のアレ
イ基板の断面図。FIG. 4 is a cross-sectional view of an array substrate for describing a second embodiment of the present invention.
【図５】本発明の第３の実施の形態を説明する為のアレ
イ基板の平面図。FIG. 5 is a plan view of an array substrate for explaining a third embodiment of the present invention.
【図６】本発明の第３の実施の形態を説明する為のアレ
イ基板の断面図。FIG. 6 is a cross-sectional view of an array substrate for explaining a third embodiment of the present invention.
【図７】本発明の第３の実施の形態を説明する為の端子
形成部の平面図及び断面図。FIGS. 7A and 7B are a plan view and a cross-sectional view of a terminal forming portion for explaining a third embodiment of the present invention.
【図８】従来例を説明する為のアレイ基板の平面図。FIG. 8 is a plan view of an array substrate for explaining a conventional example.
【図９】従来例を説明する為のアレイ基板の断面図。FIG. 9 is a sectional view of an array substrate for explaining a conventional example.
【図１０】他の従来例を説明する為のアレイ基板の平面
図。FIG. 10 is a plan view of an array substrate for explaining another conventional example.
【図１１】他の従来例を説明する為のアレイ基板の断面
図。FIG. 11 is a cross-sectional view of an array substrate for explaining another conventional example.
【図１２】他の従来例を説明する為のアレイ基板の平面
図。FIG. 12 is a plan view of an array substrate for explaining another conventional example.
【図１３】他の従来例を説明する為のアレイ基板の断面
図。FIG. 13 is a cross-sectional view of an array substrate for explaining another conventional example.
【図１４】他の従来例を説明する為のアレイ基板の平面
図。FIG. 14 is a plan view of an array substrate for explaining another conventional example.
【図１５】他の従来例を説明する為のアレイ基板の断面
図。FIG. 15 is a cross-sectional view of an array substrate for explaining another conventional example.
【図１６】液晶表示装置の構成を示す等価回路図。FIG. 16 is an equivalent circuit diagram illustrating a configuration of a liquid crystal display device.
１００ ガラス基板（ＴＦＴアレイ基板側） １０１ ゲート電極 １０２ チャネル層 １０３ ドレイン電極 １０４ ソース電極 １０５ コンタクトホール １０６ 画素電極 １０７ コンタクト層 １０８ 蓄積容量電極 １０９ 補助電極 １１０，１１０Ａ スルーホール １１１ ゲートバスライン １１２ ドレインバスライン １１４ ゲート絶縁膜 １１４Ａ 第１絶縁膜 １１５ パッシベーション膜 １１６ 保護膜 １１７ 第１金属膜 １１８ 第２金属膜 １１９ 透明導電膜 １２０ 開口パターン １２１ 開口パターン １２２ 開口パターン １２４Ａ タンタル酸化膜 １２４Ｂ シリコン窒化膜 ２００ 対向電極基板 ２１０ ガラス基板（対向電極基板側） ２２０ ブラックマトリクス層 ２３０ 対向電極 ２４０ 液晶 ３００ ＴＦＴアレイ基板 ３１０ ゲートバスラインドライバ ３２０ ドレインバスラインドライバ ３３０ ＴＦＴ ＣLC 液晶容量素子 ＣST 蓄積容量素子REFERENCE SIGNS LIST 100 Glass substrate (TFT array substrate side) 101 Gate electrode 102 Channel layer 103 Drain electrode 104 Source electrode 105 Contact hole 106 Pixel electrode 107 Contact layer 108 Storage capacitor electrode 109 Auxiliary electrode 110, 110A Through hole 111 Gate bus line 112 Drain bus line 114 Gate insulating film 114A First insulating film 115 Passivation film 116 Protective film 117 First metal film 118 Second metal film 119 Transparent conductive film 120 Opening pattern 121 Opening pattern 122 Opening pattern 124A Tantalum oxide film 124B Silicon nitride film 200 Counter electrode substrate 210 Glass substrate (opposite electrode substrate side) 220 Black matrix layer 230 Counter electrode 240 Liquid crystal 300 TFT array substrate 310 Gate bus line Down driver 320 drain bus line driver 330 TFT C LC a liquid crystal capacitor element C ST storage capacitor element
Claims (9)
極とゲート絶縁膜とチャネル層とコンタクト層とソース
・ドレイン電極とパッシベーション膜からなる薄膜トラ
ンジスタと、前記パッシベーション膜上に設けられ、且
つパッシベーション膜に設けられたスルーホールを介し
前記ソース電極と電気的に接続された画素電極とがマト
リクス状に配置され、各画素電極に対向して前記ゲート
電極と同層で前記ガラス基板上に形成された蓄積容量電
極とを有する液晶表示装置において、前記蓄積容量電極
と前記画素電極の間に介在する容量絶縁膜の少なくとも
一部が、前記ゲート絶縁膜と一体的に形成された絶縁膜
のみで構成されていることを特徴とする液晶表示装置。A thin film transistor comprising a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film sequentially formed on a glass substrate; and a thin film transistor provided on the passivation film. Pixel electrodes electrically connected to the source electrodes via the provided through holes are arranged in a matrix, and the storage electrodes formed on the glass substrate in the same layer as the gate electrodes in opposition to the respective pixel electrodes. In a liquid crystal display device having a capacitor electrode, at least a part of a capacitor insulating film interposed between the storage capacitor electrode and the pixel electrode is constituted only by an insulating film formed integrally with the gate insulating film. A liquid crystal display device.
極とゲート絶縁膜とチャネル層とコンタクト層とソース
・ドレイン電極とパッシベーション膜からなる薄膜トラ
ンジスタと、前記パッシベーション膜上に設けられ、且
つパッシベーション膜に設けられたスルーホールを介し
前記ソース電極と電気的に接続された画素電極とがマト
リクス状に配置され、各画素電極に対向して前記ゲート
電極と同層で前記ガラス基板上に形成された蓄積容量電
極とを有する液晶表示装置において、前記蓄積容量電極
上の少なくとも一部の領域の、前記ゲート絶縁膜と一体
的に形成された絶縁膜上に、前記パッシベーション膜に
設けられたスルーホールを介し前記画素電極と電気的に
接続された補助電極を設けたことを特徴とする液晶表示
装置。2. A thin film transistor comprising a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film sequentially formed on a glass substrate, and a thin film transistor provided on the passivation film. Pixel electrodes electrically connected to the source electrodes via the provided through holes are arranged in a matrix, and the storage electrodes formed on the glass substrate in the same layer as the gate electrodes in opposition to the respective pixel electrodes. In a liquid crystal display device having a capacitor electrode, at least a part of the storage capacitor electrode, on an insulating film formed integrally with the gate insulating film, via a through hole provided in the passivation film. A liquid crystal display device comprising an auxiliary electrode electrically connected to the pixel electrode.
金属膜から形成されている請求項２記載の液晶表示装
置。3. The liquid crystal display device according to claim 2, wherein the auxiliary electrode is formed of the same metal film as the source / drain electrodes.
極とゲート絶縁膜とチャネル層とコンタクト層とソース
・ドレイン電極とパッシベーション膜からなる薄膜トラ
ンジスタと、前記パッシベーション膜上に設けられ、且
つパッシベーション膜に設けられたスルーホールを介し
前記ソース電極と電気的に接続された画素電極とがマト
リクス状に配置され、各画素電極に対向して前記ゲート
電極と同層で前記ガラス基板上に形成された蓄積容量電
極とを有する液晶表示装置において、前記蓄積容量電極
と前記画素電極の間に介在する容量絶縁膜の少なくとも
一部が前記パッシベーション膜と一体的に形成された絶
縁膜のみで構成されていることを特徴とする液晶表示装
置。4. A thin film transistor including a gate electrode, a gate insulating film, a channel layer, a contact layer, a source / drain electrode, and a passivation film sequentially formed on a glass substrate, and a thin film transistor provided on the passivation film. Pixel electrodes electrically connected to the source electrodes via the provided through holes are arranged in a matrix, and the storage electrodes formed on the glass substrate in the same layer as the gate electrodes in opposition to the respective pixel electrodes. In a liquid crystal display device having a capacitor electrode, at least a part of a capacitor insulating film interposed between the storage capacitor electrode and the pixel electrode is formed only of an insulating film formed integrally with the passivation film. A liquid crystal display device characterized by the above-mentioned.
を兼ねている請求項１〜４のいずれかに記載の液晶表示
装置。5. The liquid crystal display device according to claim 1, wherein the storage capacitor electrode also functions as a previous gate bus line.
ト電極および蓄積容量電極を形成したのち、全面にゲー
ト絶縁膜と容量絶縁膜となる第１絶縁膜を形成する工程
と、この第１絶縁膜上に真性半導体膜とｎ型半導体膜を
順次形成したのちパターニングしチャネル層とコンタク
ト層を形成する工程と、前記コンタクト層上を含む所定
の領域に第２導電膜からなるソース・ドレイン電極を形
成したのち全面にパッシベーション膜を形成する工程
と、このパッシベーション膜にスルーホールを形成した
のち全面に透明導電膜を設け、パターニングし前記スル
ーホールを介して前記ソース電極に接続する画素電極を
形成する工程とを有する液晶表示装置の製造方法におい
て、前記蓄積容量電極上の少なくとも一部の領域の前記
パッシベーション膜を前記スルーホールの形成と同一工
程によりエッチングし少なくとも薄膜化することを特徴
とする液晶表示装置の製造方法。6. A step of forming a gate electrode and a storage capacitor electrode made of a first conductive film on a glass substrate, and then forming a first insulating film to be a gate insulating film and a capacitor insulating film on the entire surface; Forming an intrinsic semiconductor film and an n-type semiconductor film sequentially on the insulating film and then patterning to form a channel layer and a contact layer; and forming a source / drain electrode comprising a second conductive film on a predetermined region including the contact layer. Forming a passivation film on the entire surface, forming a through hole in the passivation film, providing a transparent conductive film on the entire surface, patterning and forming a pixel electrode connected to the source electrode via the through hole. And manufacturing the liquid crystal display device, wherein the passivation film in at least a partial region on the storage capacitor electrode is A method for manufacturing a liquid crystal display device, characterized in that at least a thin film is formed by etching in the same step as the formation of the through hole.
ト電極および蓄積容量電極を形成したのち、全面にゲー
ト絶縁膜と容量絶縁膜となる第１絶縁膜を形成する工程
と、この第１絶縁膜上に真性半導体膜とｎ型半導体膜を
順次形成したのちパターニングしチャネル層とコンタク
ト層を形成する工程と、前記コンタクト層上を含む所定
の領域に第２導電膜からなるソース・ドレイン電極を形
成したのち全面にパッシベーション膜を形成する工程
と、このパッシベーション膜にスルーホールを形成した
のち全面に透明導電膜を設け、パターニングし前記スル
ーホールを介して前記ソース電極に接続する画素電極を
形成する工程とを有する液晶表示装置の製造方法におい
て、前記蓄積容量電極上の前記第１絶縁膜上に前記ソー
ス・ドレイン電極の形成と同一工程で補助電極を設け、
さらにこの補助電極上のパッシベーション膜に前記スル
ーホールの形成と同一工程で補助電極と前記画素電極と
を接続するためのスルーホールを形成することを特徴と
する液晶表示装置の製造方法。7. A step of forming a gate electrode and a storage capacitor electrode made of a first conductive film on a glass substrate, and then forming a first insulating film to be a gate insulating film and a capacitor insulating film on the entire surface; Forming an intrinsic semiconductor film and an n-type semiconductor film sequentially on the insulating film and then patterning to form a channel layer and a contact layer; and forming a source / drain electrode comprising a second conductive film on a predetermined region including the contact layer. Forming a passivation film on the entire surface, forming a through hole in the passivation film, providing a transparent conductive film on the entire surface, patterning and forming a pixel electrode connected to the source electrode via the through hole. Forming the source / drain electrodes on the first insulating film on the storage capacitor electrode. An auxiliary electrode is provided in the same process as
Further, a through hole for connecting the auxiliary electrode and the pixel electrode is formed in the passivation film on the auxiliary electrode in the same step as the formation of the through hole.
ト電極と蓄積容量電極および配線とを形成したのち、全
面にゲート絶縁膜と容量絶縁膜となる第１絶縁膜を形成
する工程と、この第１絶縁膜上に真性半導体膜とｎ型半
導体膜を順次形成したのちパターニングしチャネル層と
コンタクト層を形成する工程と、前記第１導電膜からな
る配線の端部に実装用の端子を設けるために前記第１絶
縁膜にスルーホールを形成する工程と、前記コンタクト
層上を含む所定の領域に第２導電膜からなるソース・ド
レイン電極を形成したのち全面にパッシベーション膜を
形成する工程と、このパッシベーション膜にスルーホー
ルを形成したのち全面に透明導電膜を設け、パターニン
グし前記スルーホールを介して前記ソース電極に接続す
る画素電極を形成する工程とを有する液晶表示装置の製
造方法において、端子を設けるための前記スルーホール
の形成と同一工程により前記蓄積容量電極上の少なくと
も一部の領域の前記第１絶縁膜をエッチングし少なくと
も薄膜化することを特徴とする液晶表示装置の製造方
法。8. A step of forming a gate electrode, a storage capacitor electrode, and a wiring made of a first conductive film on a glass substrate, and then forming a gate insulating film and a first insulating film to be a capacitor insulating film on the entire surface; Forming an intrinsic semiconductor film and an n-type semiconductor film on the first insulating film sequentially, and then patterning them to form a channel layer and a contact layer; and mounting a mounting terminal at an end of the wiring made of the first conductive film. Forming a through hole in the first insulating film to provide the first insulating film, forming a source / drain electrode made of a second conductive film in a predetermined region including on the contact layer, and then forming a passivation film on the entire surface; After forming a through hole in the passivation film, a transparent conductive film is provided on the entire surface and patterned to form a pixel electrode connected to the source electrode via the through hole. The first insulating film in at least a partial region on the storage capacitor electrode by the same process as forming the through hole for providing a terminal. A method of manufacturing a liquid crystal display device.
より緻密に形成する請求項６乃至請求項８のいずれかに
記載の液晶表示装置の製造方法。9. The method for manufacturing a liquid crystal display device according to claim 6, wherein the film quality of the first insulating film is formed more densely than the passivation film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17040197A JP3226836B2 (en) | 1997-06-26 | 1997-06-26 | Liquid crystal display device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17040197A JP3226836B2 (en) | 1997-06-26 | 1997-06-26 | Liquid crystal display device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115022A true JPH1115022A (en) | 1999-01-22 |
| JP3226836B2 JP3226836B2 (en) | 2001-11-05 |
Family
ID=15904251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17040197A Expired - Lifetime JP3226836B2 (en) | 1997-06-26 | 1997-06-26 | Liquid crystal display device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226836B2 (en) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053283A (en) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacture |
| US6198516B1 (en) | 1998-12-24 | 2001-03-06 | Hyundai Electronics Industries Co., Ltd. | LCD having TFT formed at an intersection of data and capacitor lines |
| EP1136873A2 (en) * | 2000-03-06 | 2001-09-26 | Hitachi, Ltd. | Liquid crystal display element having controlled storage capacitance |
| KR100448050B1 (en) * | 2001-05-17 | 2004-09-10 | 비오이 하이디스 테크놀로지 주식회사 | Method for manufacturing of panel of liquid crystal display |
| JP2004310039A (en) * | 2002-12-09 | 2004-11-04 | Lg Philips Lcd Co Ltd | Array substrate for liquid crystal display device, and its manufacturing method |
| JP2004354496A (en) * | 2003-05-27 | 2004-12-16 | Nec Lcd Technologies Ltd | Liquid crystal display device and method for manufacturing the same |
| JP2006330201A (en) * | 2005-05-24 | 2006-12-07 | Sharp Corp | Liquid crystal display device and its manufacturing method |
| JP2007027773A (en) * | 2006-08-28 | 2007-02-01 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing same |
| JP2007140458A (en) * | 2005-11-23 | 2007-06-07 | Samsung Sdi Co Ltd | Liquid crystal display array board and method of fabricating same |
| JP2008225514A (en) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | Liquid crystal display device and method for manufacturing same |
| JP2008287266A (en) * | 2006-03-15 | 2008-11-27 | Sharp Corp | Active matrix substrate, display device and television receiver |
| JP2009265635A (en) * | 2008-03-31 | 2009-11-12 | Semiconductor Energy Lab Co Ltd | Display device and method for manufacturing the same |
| JP2010113360A (en) * | 2009-11-27 | 2010-05-20 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device, and semiconductor device |
| JP2011028285A (en) * | 2010-09-17 | 2011-02-10 | Sharp Corp | Liquid crystal display device and method of manufacturing the same |
| WO2011055474A1 (en) * | 2009-11-09 | 2011-05-12 | シャープ株式会社 | Active matrix substrate, liquid crystal display panel provided with same, and method for manufacturing active matrix substrate |
| JP2014064008A (en) * | 2008-09-19 | 2014-04-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2014068024A (en) * | 2007-12-21 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2014195105A (en) * | 2008-09-19 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015173266A (en) * | 2015-03-25 | 2015-10-01 | 株式会社半導体エネルギー研究所 | semiconductor device |
| JP2016537677A (en) * | 2013-12-27 | 2016-12-01 | 深▲セン▼市華星光電技術有限公司 | Fan-out area structure of narrow LCD |
| WO2018051878A1 (en) * | 2016-09-14 | 2018-03-22 | シャープ株式会社 | Mounting substrate and display panel |
-
1997
- 1997-06-26 JP JP17040197A patent/JP3226836B2/en not_active Expired - Lifetime
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198516B1 (en) | 1998-12-24 | 2001-03-06 | Hyundai Electronics Industries Co., Ltd. | LCD having TFT formed at an intersection of data and capacitor lines |
| US9640630B2 (en) | 1999-08-12 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US8003989B2 (en) | 1999-08-12 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device having a terminal portion |
| US9041875B2 (en) | 1999-08-12 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP2001053283A (en) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacture |
| EP1136873A3 (en) * | 2000-03-06 | 2003-09-03 | Hitachi, Ltd. | Liquid crystal display element having controlled storage capacitance |
| EP1136873A2 (en) * | 2000-03-06 | 2001-09-26 | Hitachi, Ltd. | Liquid crystal display element having controlled storage capacitance |
| KR100448050B1 (en) * | 2001-05-17 | 2004-09-10 | 비오이 하이디스 테크놀로지 주식회사 | Method for manufacturing of panel of liquid crystal display |
| JP2004310039A (en) * | 2002-12-09 | 2004-11-04 | Lg Philips Lcd Co Ltd | Array substrate for liquid crystal display device, and its manufacturing method |
| JP2004354496A (en) * | 2003-05-27 | 2004-12-16 | Nec Lcd Technologies Ltd | Liquid crystal display device and method for manufacturing the same |
| JP4517063B2 (en) * | 2003-05-27 | 2010-08-04 | 日本電気株式会社 | Liquid crystal display |
| JP2006330201A (en) * | 2005-05-24 | 2006-12-07 | Sharp Corp | Liquid crystal display device and its manufacturing method |
| JP4716782B2 (en) * | 2005-05-24 | 2011-07-06 | シャープ株式会社 | Liquid crystal display device and manufacturing method thereof |
| JP2008225514A (en) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | Liquid crystal display device and method for manufacturing same |
| JP2007140458A (en) * | 2005-11-23 | 2007-06-07 | Samsung Sdi Co Ltd | Liquid crystal display array board and method of fabricating same |
| US8304769B2 (en) | 2006-03-15 | 2012-11-06 | Sharp Kabushiki Kaisha | Active matrix substrate having channel protection film covering transistor channel, and display apparatus and/or, television receiver including same |
| JP2008287266A (en) * | 2006-03-15 | 2008-11-27 | Sharp Corp | Active matrix substrate, display device and television receiver |
| JP2007027773A (en) * | 2006-08-28 | 2007-02-01 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing same |
| JP2014068024A (en) * | 2007-12-21 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2013127626A (en) * | 2008-03-31 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2009265635A (en) * | 2008-03-31 | 2009-11-12 | Semiconductor Energy Lab Co Ltd | Display device and method for manufacturing the same |
| US8519398B2 (en) | 2008-03-31 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9343517B2 (en) | 2008-09-19 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11139359B2 (en) | 2008-09-19 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2014195105A (en) * | 2008-09-19 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2014064008A (en) * | 2008-09-19 | 2014-04-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US9478597B2 (en) | 2008-09-19 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11610918B2 (en) | 2008-09-19 | 2023-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10032796B2 (en) | 2008-09-19 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10559599B2 (en) | 2008-09-19 | 2020-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9177974B2 (en) | 2009-11-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided |
| WO2011055474A1 (en) * | 2009-11-09 | 2011-05-12 | シャープ株式会社 | Active matrix substrate, liquid crystal display panel provided with same, and method for manufacturing active matrix substrate |
| JP2010113360A (en) * | 2009-11-27 | 2010-05-20 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device, and semiconductor device |
| JP2011028285A (en) * | 2010-09-17 | 2011-02-10 | Sharp Corp | Liquid crystal display device and method of manufacturing the same |
| JP2016537677A (en) * | 2013-12-27 | 2016-12-01 | 深▲セン▼市華星光電技術有限公司 | Fan-out area structure of narrow LCD |
| JP2015173266A (en) * | 2015-03-25 | 2015-10-01 | 株式会社半導体エネルギー研究所 | semiconductor device |
| WO2018051878A1 (en) * | 2016-09-14 | 2018-03-22 | シャープ株式会社 | Mounting substrate and display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3226836B2 (en) | 2001-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3226836B2 (en) | Liquid crystal display device and manufacturing method thereof | |
| JP3708637B2 (en) | Liquid crystal display device | |
| US5828433A (en) | Liquid crystal display device and a method of manufacturing the same | |
| JPH0814669B2 (en) | Matrix type display device | |
| JPH1010548A (en) | Active matrix substrate and its production | |
| JPH07104312A (en) | Production of liquid crystal display device | |
| JP2000002892A (en) | Liquid crystal display device, matrix array substrate, and manufacture thereof | |
| JPH10319431A (en) | Thin film transistor array substrate | |
| JPH1117188A (en) | Active matrix substrate | |
| JP2780673B2 (en) | Active matrix type liquid crystal display device and manufacturing method thereof | |
| JP4166300B2 (en) | Manufacturing method of liquid crystal display device | |
| JP3270361B2 (en) | Thin film transistor array and method of manufacturing the same | |
| JPH05142570A (en) | Active matrix substrate | |
| JPH04326329A (en) | Liquid crystal display device and its manufacture | |
| JPH09152626A (en) | Liquid crystal display device and its production | |
| JPH07113728B2 (en) | Active matrix substrate | |
| JPH06281956A (en) | Active matrix wiring board | |
| KR100309210B1 (en) | Liquid crystal display and method for fabricating the same | |
| JP3427664B2 (en) | Horizontal electric field type active matrix liquid crystal display | |
| JPH05216067A (en) | Thin-film transistor array | |
| JPH0862629A (en) | Liquid crystal display device | |
| JP2677714B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JPH09274202A (en) | Thin-film transistor array substrate | |
| JP2947299B2 (en) | Matrix display device | |
| JPH06242453A (en) | Active matrix type liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070831 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |