JPH11148949A - 半導体装置をテストするためのプローブカード - Google Patents
半導体装置をテストするためのプローブカードInfo
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- JPH11148949A JPH11148949A JP10252918A JP25291898A JPH11148949A JP H11148949 A JPH11148949 A JP H11148949A JP 10252918 A JP10252918 A JP 10252918A JP 25291898 A JP25291898 A JP 25291898A JP H11148949 A JPH11148949 A JP H11148949A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07342—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being at an angle other than perpendicular to test object, e.g. probe card
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
(57)【要約】
【課題】 半導体装置をテストするための工程に使用さ
れるプローブカードの取り換え頻度を低減する。 【解決手段】 ウェハーを構成する各々のチップの電気
的な特性テストに使用されるテストシステムに設置され
る半導体をテストするプローブカード１６を、テストシ
ステムに電気的に連結されテストに必要な主な電子回路
が構成されたメインカード２０と、半導体装置の端子と
接続されるテストティップが設置され前記メインカード
２０の一面に着脱できるように結合されるサブカード４
０とで構成する。ウェハーのチップを使用してパッケー
ジされた半導体装置の端子と電気的に連結されるように
回路を構成し、メインカード２０の１面に着脱できるよ
うに結合されるパッケージカードを付加する。サブカー
ド４０およびパッケージカードには、メインカード２０
とに互いに安定的に結合するために、少なくとも１対の
結合ホール３２を互いに同一軸線上に形成する。
れるプローブカードの取り換え頻度を低減する。 【解決手段】 ウェハーを構成する各々のチップの電気
的な特性テストに使用されるテストシステムに設置され
る半導体をテストするプローブカード１６を、テストシ
ステムに電気的に連結されテストに必要な主な電子回路
が構成されたメインカード２０と、半導体装置の端子と
接続されるテストティップが設置され前記メインカード
２０の一面に着脱できるように結合されるサブカード４
０とで構成する。ウェハーのチップを使用してパッケー
ジされた半導体装置の端子と電気的に連結されるように
回路を構成し、メインカード２０の１面に着脱できるよ
うに結合されるパッケージカードを付加する。サブカー
ド４０およびパッケージカードには、メインカード２０
とに互いに安定的に結合するために、少なくとも１対の
結合ホール３２を互いに同一軸線上に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置をテスト
するためのプローブカード(probe card)に係り、より詳
しくは、半導体装置をテストする工程でウェハーを構成
している各チップの電気的なテストに使用されるテスト
システムにおいて半導体装置をテストするためのプロー
ブカードに関するものである。
するためのプローブカード(probe card)に係り、より詳
しくは、半導体装置をテストする工程でウェハーを構成
している各チップの電気的なテストに使用されるテスト
システムにおいて半導体装置をテストするためのプロー
ブカードに関するものである。
【０００２】
【従来の技術】半導体装置をテストするための工程は、
ウェハーの製造工程が完了された後遂行されるテスト工
程に該当する。このようなテスト工程は、ウェハーを構
成する各チップを判別して不良なチップを選別し、修理
可能なチップを再生して、不良のチップがウェハー製造
工程以後の工程に入り込むことを防止することによっ
て、組立のパッケージ費用とパッケージテストラインの
テスト費用を節減するために遂行される。
ウェハーの製造工程が完了された後遂行されるテスト工
程に該当する。このようなテスト工程は、ウェハーを構
成する各チップを判別して不良なチップを選別し、修理
可能なチップを再生して、不良のチップがウェハー製造
工程以後の工程に入り込むことを防止することによっ
て、組立のパッケージ費用とパッケージテストラインの
テスト費用を節減するために遂行される。
【０００３】図１は、上述したような半導体装置をテス
トする工程で使用されるシステムを概略的に示した図面
である。
トする工程で使用されるシステムを概略的に示した図面
である。
【０００４】図１を参照すると、テストシステム１は、
電気的な信号を素子(device)に印加し、この印加された
信号を通じて読出したデータを判読して素子が正常であ
るか否かを判別するテスター１０と、ウェハー１８をロ
ーディングした後に、整列したプローブカード１６と接
触が正常になるようにするとともに、このウェハー１８
をテスター１０の命令に従いダイ(die)大きさ分を移動
させるか或いはアンローディング(unloading)する役割
を遂行するプローバー(prober)１２と、テスタ１０から
発生した信号をプローブカード１６に伝達する実行ボー
ド１４とを含むように構成される。
電気的な信号を素子(device)に印加し、この印加された
信号を通じて読出したデータを判読して素子が正常であ
るか否かを判別するテスター１０と、ウェハー１８をロ
ーディングした後に、整列したプローブカード１６と接
触が正常になるようにするとともに、このウェハー１８
をテスター１０の命令に従いダイ(die)大きさ分を移動
させるか或いはアンローディング(unloading)する役割
を遂行するプローバー(prober)１２と、テスタ１０から
発生した信号をプローブカード１６に伝達する実行ボー
ド１４とを含むように構成される。
【０００５】このとき、テスタ１０から発生した信号
が、実行ボード１４を通じてプローブカード１６のテス
トティップまで伝達され、テストティップがウェハー１
８のティップパッドに接触されて、内部の回路に電気信
号が伝達される。
が、実行ボード１４を通じてプローブカード１６のテス
トティップまで伝達され、テストティップがウェハー１
８のティップパッドに接触されて、内部の回路に電気信
号が伝達される。
【０００６】このようなプローブカードは、テストティ
ップによって、ブレード型(blade type)とエポキシ型(e
poxy type)に大きく分けられる。ブレード型のプローブ
カードは、主に、６０ピン以下の少数のピンを有する製
品をテストするとき使われる。
ップによって、ブレード型(blade type)とエポキシ型(e
poxy type)に大きく分けられる。ブレード型のプローブ
カードは、主に、６０ピン以下の少数のピンを有する製
品をテストするとき使われる。
【０００７】上述したような半導体装置をテストするた
めの工程はテストティップをプローブカードに装着さ
せ、テストティップを通じてチップに電気的な信号を印
加して、この結果の電気的な特性を選別して収率を決定
する工程である。従って、反復的な接触によるテストテ
ィップの寿命の短縮は、これによって頻繁な取り換えが
必要となるので、生産性を低下させる主要因である。ま
た、反復的な接触による金属の摩耗によって、テストテ
ィップ接触部位の単位面積が増加するために、接触抵抗
の増加が生じるので、テストデータが変化しているもの
と間違った判断がなされ、不良のチップとして認識され
る。このため、収率低下が発生する。特に、リニアＩＣ
(linear integrated circuit)製品ウェハーテスト時に
は、ブレード型プローブカードの応用回路(application
circuit)と能動及び受動素子(active and passive ele
ment)の使用が必須である。この場合、テストティップ
は抵抗と静電容量と、平坦化等の特性が不可能してテス
トティップの使用可否は作業者の目によるテストに依存
している。そして、不良のテストティップに対する反復
取り換え作業により、プローブカードのソルダマスク(s
older mask)が過度の発生熱によって、分離されてしま
う現象が発生し、プローブカードが使用できなくなる。
このため、プローブカードの追加的な製作と、再登録
と、そして収率検証等の技術的な業務の増加を発生させ
るという問題点がある。
めの工程はテストティップをプローブカードに装着さ
せ、テストティップを通じてチップに電気的な信号を印
加して、この結果の電気的な特性を選別して収率を決定
する工程である。従って、反復的な接触によるテストテ
ィップの寿命の短縮は、これによって頻繁な取り換えが
必要となるので、生産性を低下させる主要因である。ま
た、反復的な接触による金属の摩耗によって、テストテ
ィップ接触部位の単位面積が増加するために、接触抵抗
の増加が生じるので、テストデータが変化しているもの
と間違った判断がなされ、不良のチップとして認識され
る。このため、収率低下が発生する。特に、リニアＩＣ
(linear integrated circuit)製品ウェハーテスト時に
は、ブレード型プローブカードの応用回路(application
circuit)と能動及び受動素子(active and passive ele
ment)の使用が必須である。この場合、テストティップ
は抵抗と静電容量と、平坦化等の特性が不可能してテス
トティップの使用可否は作業者の目によるテストに依存
している。そして、不良のテストティップに対する反復
取り換え作業により、プローブカードのソルダマスク(s
older mask)が過度の発生熱によって、分離されてしま
う現象が発生し、プローブカードが使用できなくなる。
このため、プローブカードの追加的な製作と、再登録
と、そして収率検証等の技術的な業務の増加を発生させ
るという問題点がある。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体装置をテストするための工程に使用され
るプローブカードの取り換え頻度を低減することがで
き、テストティップの特性検証を容易に遂行し、安定的
に半導体装置をテストすることができる新たな形態の半
導体装置をテストするためのプローブカードを提供する
ことにある。
目的は、半導体装置をテストするための工程に使用され
るプローブカードの取り換え頻度を低減することがで
き、テストティップの特性検証を容易に遂行し、安定的
に半導体装置をテストすることができる新たな形態の半
導体装置をテストするためのプローブカードを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の１つの特徴によ
ると、半導体装置をテストするための工程におけるウェ
ハーを構成する各々のチップの電気的な特性テストに使
用されるテストシステムに設置される半導体をテストす
るプローブカードがテストシステムに電気的に連結さ
れ、テストに必要な主な電子回路が構成されたメインカ
ードと、半導体装置の端子と接続されるテストティップ
が設置され、メインカードの一面に着脱できるように結
合されたサブカードとを含む。
ると、半導体装置をテストするための工程におけるウェ
ハーを構成する各々のチップの電気的な特性テストに使
用されるテストシステムに設置される半導体をテストす
るプローブカードがテストシステムに電気的に連結さ
れ、テストに必要な主な電子回路が構成されたメインカ
ードと、半導体装置の端子と接続されるテストティップ
が設置され、メインカードの一面に着脱できるように結
合されたサブカードとを含む。
【００１０】このようなメインカードは、回路基板上に
所定の大きさで貫通され形成されたメイン中心ホール
と、メイン中心ホールからの同じ距離で離れるように貫
通されて形成され、フォグピンが結合された複数個のピ
ンホールと、回路基板の１面に位置し、メイン中心ホー
ルの隅とピンホ−ルとの間に形成され、テストティップ
が設置される複数個の薄板と、前記薄板上で貫通され形
成される少なくとも１つの放熱ホールとを含む。サブカ
ードは、回路基板上に所定の大きさで貫通されて形成さ
れ、前記サブカードが前記メインカードに結合されたと
きに、前記メイン中心ホールと同一軸線上に位置される
サブ中心ホールと、サブ中心ホールに対する互いに対称
されるように形成され、サブカードがメインカードに結
合されたとき、メイン結合ホールと同一軸線上に配置さ
れる少なくとも１対のサブ結合ホールと、サブ中心ホー
ルの中心から同一な距離に離れるように形成され、サブ
カードがメインカードに結合されたときに、フォグピン
が一端に電気的に連結され、テストティップが設置され
る複数個の薄板と、薄板において貫通されて形成される
少なくとも１つの放熱ホールとを含む。
所定の大きさで貫通され形成されたメイン中心ホール
と、メイン中心ホールからの同じ距離で離れるように貫
通されて形成され、フォグピンが結合された複数個のピ
ンホールと、回路基板の１面に位置し、メイン中心ホー
ルの隅とピンホ−ルとの間に形成され、テストティップ
が設置される複数個の薄板と、前記薄板上で貫通され形
成される少なくとも１つの放熱ホールとを含む。サブカ
ードは、回路基板上に所定の大きさで貫通されて形成さ
れ、前記サブカードが前記メインカードに結合されたと
きに、前記メイン中心ホールと同一軸線上に位置される
サブ中心ホールと、サブ中心ホールに対する互いに対称
されるように形成され、サブカードがメインカードに結
合されたとき、メイン結合ホールと同一軸線上に配置さ
れる少なくとも１対のサブ結合ホールと、サブ中心ホー
ルの中心から同一な距離に離れるように形成され、サブ
カードがメインカードに結合されたときに、フォグピン
が一端に電気的に連結され、テストティップが設置され
る複数個の薄板と、薄板において貫通されて形成される
少なくとも１つの放熱ホールとを含む。
【００１１】また、本発明はウェハーのチップを使用し
てパッケージされた半導体装置の端子と電気的に連結さ
れるように回路が構成され、メインカードの一面に着脱
できるように結合されるパッケージカードを含む。パッ
ケージカードは前記回路基板の中心に対して互いに対称
されるように形成され、パッケージカードがメインカー
ドに結合されたとき、メイン結合ホールと同一軸線上の
配置される少なくとも１対のパッケージ結合ホールと、
回路基板から同一な距離に離れるように貫通されて形成
され、パッケージカードがメインカードに結合された
時、フォグピンが一端に電気的に連結される複数個のピ
ンホールと、回路基板の一面に配置され、半導体装置が
結合された時、半導体装置の端子と連結される複数個の
パッドと、パッドと所定のピンホールを電気的に連結さ
せるパターンとを含む。テストティップはエポキシティ
ップである。テストティップはブレードティップでもよ
い。
てパッケージされた半導体装置の端子と電気的に連結さ
れるように回路が構成され、メインカードの一面に着脱
できるように結合されるパッケージカードを含む。パッ
ケージカードは前記回路基板の中心に対して互いに対称
されるように形成され、パッケージカードがメインカー
ドに結合されたとき、メイン結合ホールと同一軸線上の
配置される少なくとも１対のパッケージ結合ホールと、
回路基板から同一な距離に離れるように貫通されて形成
され、パッケージカードがメインカードに結合された
時、フォグピンが一端に電気的に連結される複数個のピ
ンホールと、回路基板の一面に配置され、半導体装置が
結合された時、半導体装置の端子と連結される複数個の
パッドと、パッドと所定のピンホールを電気的に連結さ
せるパターンとを含む。テストティップはエポキシティ
ップである。テストティップはブレードティップでもよ
い。
【００１２】本発明の主題は半導体装置をテストするた
めの工程におけるウェハーを構成する各々チップの電気
的な特性テストに使用されるテストシステムに設置され
る半導体装置をテストするプローブカードにあり、該プ
ローブカードは、テストシステムに電気的に連結され、
テストに必要な主な電子回路が構成されたメインカード
と、半導体装置の端子と接続されるテストティップが設
置され、メインカードの一面に着脱できるように結合さ
れたサブカードとで別に構成するものである。
めの工程におけるウェハーを構成する各々チップの電気
的な特性テストに使用されるテストシステムに設置され
る半導体装置をテストするプローブカードにあり、該プ
ローブカードは、テストシステムに電気的に連結され、
テストに必要な主な電子回路が構成されたメインカード
と、半導体装置の端子と接続されるテストティップが設
置され、メインカードの一面に着脱できるように結合さ
れたサブカードとで別に構成するものである。
【００１３】図１で図示したように半導体装置は電気的
な信号をテストするためのテストシステム１に使われる
プローブカード１６においてテストティップは端子に頻
繁に接触される。従って、テストティップが不良になる
と、半導体装置の特性を正確にテストすることができな
いから、半導体装置の品質を均等に維持するのが難し
い。一方、前記テストティップは頻繁な接触で摩耗或い
は破損などが発生されるから、定期的にテストして取り
換えしなければならない。しかしながら、テストティッ
プはプローブカード１６にソルダリング作業によって設
置されてあるから、テストティップの頻繁な取り換えは
プローブカード１６を破損させる。
な信号をテストするためのテストシステム１に使われる
プローブカード１６においてテストティップは端子に頻
繁に接触される。従って、テストティップが不良になる
と、半導体装置の特性を正確にテストすることができな
いから、半導体装置の品質を均等に維持するのが難し
い。一方、前記テストティップは頻繁な接触で摩耗或い
は破損などが発生されるから、定期的にテストして取り
換えしなければならない。しかしながら、テストティッ
プはプローブカード１６にソルダリング作業によって設
置されてあるから、テストティップの頻繁な取り換えは
プローブカード１６を破損させる。
【００１４】従って、本発明では、プローブカードから
テストティップを設置するためプローブカードの交換に
よって発生する損失を減らして、テストティップを容易
に管理することができる。
テストティップを設置するためプローブカードの交換に
よって発生する損失を減らして、テストティップを容易
に管理することができる。
【００１５】
【発明の実施の形態】以下、本発明の望ましい実施の形
態を添付した図２ないし図７を参考しながら、詳細に説
明する。同一の構成要素には同一の参照番号を付ける。
態を添付した図２ないし図７を参考しながら、詳細に説
明する。同一の構成要素には同一の参照番号を付ける。
【００１６】図２は本発明の実施の形態によるプローブ
カードの形態を図示した平面図である。
カードの形態を図示した平面図である。
【００１７】図２を参照すると、メインカード２０は回
路基板２２上に所定の大きさで貫通されたメイン中心ホ
ール２４が形成され、メイン中心ホール２４の中心から
同一な距離に離れるようにフォックピンが結合される複
数個のピンホール２８とメイン中心ホール２４の縁と間
に、テストティップが設置される複数個の薄板２６が形
成される。
路基板２２上に所定の大きさで貫通されたメイン中心ホ
ール２４が形成され、メイン中心ホール２４の中心から
同一な距離に離れるようにフォックピンが結合される複
数個のピンホール２８とメイン中心ホール２４の縁と間
に、テストティップが設置される複数個の薄板２６が形
成される。
【００１８】一方、メイン中心ホール２４に対して互い
に対称となるように少なくとも１対のメイン結合ホール
３４を形成してサブカードと結合されるとき使用される
ようにする。このとき、メイン結合ホール３４の周りに
所定の大きさのダミー( dummy)部３４を形成して前記回
路基板２２に形成された電子回路との間に干渉が発生し
ないようにする。そして、薄板２６上に貫通される少な
くとも１つの放熱ホール３０を形成するから、薄板２６
にテストティップが設置されるときソルダリング作業に
よって発生される高温の熱を空気中に分散させ、薄板２
６の浮き或いは剥がれを防止する。
に対称となるように少なくとも１対のメイン結合ホール
３４を形成してサブカードと結合されるとき使用される
ようにする。このとき、メイン結合ホール３４の周りに
所定の大きさのダミー( dummy)部３４を形成して前記回
路基板２２に形成された電子回路との間に干渉が発生し
ないようにする。そして、薄板２６上に貫通される少な
くとも１つの放熱ホール３０を形成するから、薄板２６
にテストティップが設置されるときソルダリング作業に
よって発生される高温の熱を空気中に分散させ、薄板２
６の浮き或いは剥がれを防止する。
【００１９】図３はメインカード２０に結合され、１つ
のモジュールとして使用されるサブカード４０を図示し
た図面である。ここで、サブカード４０はメインカード
２０にテストティップを設置して使用する状態のように
使用することができるように構成する。
のモジュールとして使用されるサブカード４０を図示し
た図面である。ここで、サブカード４０はメインカード
２０にテストティップを設置して使用する状態のように
使用することができるように構成する。
【００２０】従って、図３を参照すると、サブカード４
０は回路基板４２に所定の大きさで貫通されて形成さ
れ、サブカード４０がメインカード２０に結合されたと
きに、メイン中心ホール２４と同一軸線上に配置される
サブ中心ホール４４とサブ中心ホール４６の中心から同
一な距離に離れるように形成されサブカード４０がメイ
ンカード２０に結合された時、前記フォグピンが１端に
電気的に連結され、テストティップが設置される複数個
の薄板で構成される。そして、サブカード４０はメイン
カード２０のようにサブカード２０に結合されたとき
に、メイン結合ホール２４と同一軸線上に配置される少
なくとも１対のサブ結合ホール５０が、サブ中心ホール
４４に対して互いに対称となるように形成される。ここ
で、サブ結合ホール４２の周りに所定の大きさのダミー
部５２を形成して、前記回路基板４２に形成された電子
回路との間に干渉が発生しないようにする。そして、薄
板４６上に貫通される少なくとも１つの放熱ホール４８
を形成するから、薄板４６にテストティップが設置され
るときソルダリング作業によって発生される高温の熱を
空気中に分散させ、薄板４６の浮き或いは剥がれを防止
する。
０は回路基板４２に所定の大きさで貫通されて形成さ
れ、サブカード４０がメインカード２０に結合されたと
きに、メイン中心ホール２４と同一軸線上に配置される
サブ中心ホール４４とサブ中心ホール４６の中心から同
一な距離に離れるように形成されサブカード４０がメイ
ンカード２０に結合された時、前記フォグピンが１端に
電気的に連結され、テストティップが設置される複数個
の薄板で構成される。そして、サブカード４０はメイン
カード２０のようにサブカード２０に結合されたとき
に、メイン結合ホール２４と同一軸線上に配置される少
なくとも１対のサブ結合ホール５０が、サブ中心ホール
４４に対して互いに対称となるように形成される。ここ
で、サブ結合ホール４２の周りに所定の大きさのダミー
部５２を形成して、前記回路基板４２に形成された電子
回路との間に干渉が発生しないようにする。そして、薄
板４６上に貫通される少なくとも１つの放熱ホール４８
を形成するから、薄板４６にテストティップが設置され
るときソルダリング作業によって発生される高温の熱を
空気中に分散させ、薄板４６の浮き或いは剥がれを防止
する。
【００２１】上述したような本発明のプローブカード
は、メインカードとサブカードとで構成される。このと
き、メインカードはサブカードがなくても直接使用する
ことができるように、テストティップが実装される薄板
が形成されている。このような形成はメインカードを先
に使用して、メインカードにテストティップを設置する
ことができないときからサブカードを使用するようにす
るものである。
は、メインカードとサブカードとで構成される。このと
き、メインカードはサブカードがなくても直接使用する
ことができるように、テストティップが実装される薄板
が形成されている。このような形成はメインカードを先
に使用して、メインカードにテストティップを設置する
ことができないときからサブカードを使用するようにす
るものである。
【００２２】図４はサブカード４０にテストティップ８
０が設置された状態を示した図面である。ここで、テス
トティップ８０はサブカード４０の薄板上面にソルダリ
ングで固定され、ソルダリングの時、発生する熱はテス
トティップ８０が実装される薄板上に形成された放熱ホ
ール４８を通じて空気中に放熱される。そして、サブカ
ード４０にテストティップ８０が設置された状態はメイ
ンカードにテストティップが設置される状態と同一す
る。
０が設置された状態を示した図面である。ここで、テス
トティップ８０はサブカード４０の薄板上面にソルダリ
ングで固定され、ソルダリングの時、発生する熱はテス
トティップ８０が実装される薄板上に形成された放熱ホ
ール４８を通じて空気中に放熱される。そして、サブカ
ード４０にテストティップ８０が設置された状態はメイ
ンカードにテストティップが設置される状態と同一す
る。
【００２３】一方、本発明は図５で示したようにパッケ
ージ６０をメインカード２０に設置してサブカード４０
によってテストされたチップがパッケージされたとき電
気的な特性をテストできるようにする。即ち、ウェハー
上のチップであるときに、テストしたデータとそのチッ
プがボンディング工程とモルディング(molding)工程を
通じてパッケージされた後にテストされたデータと比較
することができる。
ージ６０をメインカード２０に設置してサブカード４０
によってテストされたチップがパッケージされたとき電
気的な特性をテストできるようにする。即ち、ウェハー
上のチップであるときに、テストしたデータとそのチッ
プがボンディング工程とモルディング(molding)工程を
通じてパッケージされた後にテストされたデータと比較
することができる。
【００２４】このようなパッケージカード６０は、図５
を参照すると、パッケージカード６０がメインカード２
０に結合された時、フォグピンの一端と結合される複数
のピンホール６６が回路基板７０の中心から同一な距離
に離れるように貫通されて形成されている。そして、回
路基板６２の一面に位置し、半導体装置が結合された
時、半導体装置の端子と連結される複数のパッド６４
と、該パッド６４と所定ピンホールを電気的に連結させ
るパターン６８とが形成されている。また、パッケージ
カード６０は、回路基板６２の中心に対して相互対称と
なるように形成され、パッケージカード６０がメインカ
ード２０に結合されたときに、メインカード結合ホール
３２の同一軸線上に配置される少なくとも１対のパッケ
ージ結合ホール７０が形成され、パッケージ結合ホール
７０の囲りにはダミー部７２が形成される。
を参照すると、パッケージカード６０がメインカード２
０に結合された時、フォグピンの一端と結合される複数
のピンホール６６が回路基板７０の中心から同一な距離
に離れるように貫通されて形成されている。そして、回
路基板６２の一面に位置し、半導体装置が結合された
時、半導体装置の端子と連結される複数のパッド６４
と、該パッド６４と所定ピンホールを電気的に連結させ
るパターン６８とが形成されている。また、パッケージ
カード６０は、回路基板６２の中心に対して相互対称と
なるように形成され、パッケージカード６０がメインカ
ード２０に結合されたときに、メインカード結合ホール
３２の同一軸線上に配置される少なくとも１対のパッケ
ージ結合ホール７０が形成され、パッケージ結合ホール
７０の囲りにはダミー部７２が形成される。
【００２５】図６を参照して、メインカード２０にサブ
カード４０が設置された状態を説明すると次のようであ
る。
カード４０が設置された状態を説明すると次のようであ
る。
【００２６】サブカード４０は、メインカード２０の下
の部分に結合される。この時、メインカード２０とサブ
カード４０は、ボルト８２とナット８４の結合によって
形成される。即ち、メインカード２０とサブカード４０
との間にボルト８２を結合させ、メインカード２０とサ
ブカード４０の他面で各々ナット８４で結合させること
である。そしてサブカード４０の各薄板とメインカード
２０の回路を電気的に連結させる方法は、メインカード
２０に結合されたフォグピン９０によって形成される。
即ち、フォグピン９０のピン本体９２がメインカード２
０に結合され、メインカード２０の回路と電気的に連結
されている。そしてフォグピン９０の第１端子９４が、
サブカード４０でテストティップが実装された薄板に各
々連結されることである。この時、フォグピン９０は、
スプリング等を使用することによって接触特性を向上さ
せる。
の部分に結合される。この時、メインカード２０とサブ
カード４０は、ボルト８２とナット８４の結合によって
形成される。即ち、メインカード２０とサブカード４０
との間にボルト８２を結合させ、メインカード２０とサ
ブカード４０の他面で各々ナット８４で結合させること
である。そしてサブカード４０の各薄板とメインカード
２０の回路を電気的に連結させる方法は、メインカード
２０に結合されたフォグピン９０によって形成される。
即ち、フォグピン９０のピン本体９２がメインカード２
０に結合され、メインカード２０の回路と電気的に連結
されている。そしてフォグピン９０の第１端子９４が、
サブカード４０でテストティップが実装された薄板に各
々連結されることである。この時、フォグピン９０は、
スプリング等を使用することによって接触特性を向上さ
せる。
【００２７】図７は、メインカード２０にパッケージカ
ード６０が設置された状態を示した図面で、パッケージ
カード６０は、メインカード２０の上の面に設置され
る。即ち、上述のサブカード４０が設置される反対面に
設置される。ここで、パッケージカード６０をメインカ
ード２０に設置する方法は、前述のサブカード４０の設
置方法と同じであるため省略する。
ード６０が設置された状態を示した図面で、パッケージ
カード６０は、メインカード２０の上の面に設置され
る。即ち、上述のサブカード４０が設置される反対面に
設置される。ここで、パッケージカード６０をメインカ
ード２０に設置する方法は、前述のサブカード４０の設
置方法と同じであるため省略する。
【００２８】一方、パッケージカード６０の各端子とメ
インカード２０の回路を電気的に連結させる方法は、メ
インカード２０に結合されたフォグピン９０によって形
成される。即ち、フォグピン９０のピン本体９２は、メ
インカード２０に結合され、メインカード２０の回路と
電気的に連結される。そして、パッケージカード６０の
ピンホール６６は、テストするためパッケージされた半
導体装置１００と電気的に連結されるパッドと電気的に
連結されている。従って、フォグピン９０の第２端子９
６とピンホール６６が結合されることによってメインカ
ード２０とパッケージカード６０の電気的な連結が形成
される。
インカード２０の回路を電気的に連結させる方法は、メ
インカード２０に結合されたフォグピン９０によって形
成される。即ち、フォグピン９０のピン本体９２は、メ
インカード２０に結合され、メインカード２０の回路と
電気的に連結される。そして、パッケージカード６０の
ピンホール６６は、テストするためパッケージされた半
導体装置１００と電気的に連結されるパッドと電気的に
連結されている。従って、フォグピン９０の第２端子９
６とピンホール６６が結合されることによってメインカ
ード２０とパッケージカード６０の電気的な連結が形成
される。
【００２９】
【発明の効果】このような本発明を適用すると、プロー
ブカードがテストに必要な主要電子回路が構成されたメ
インカード半導体装置の接触されるテストティップが設
置されるサブカードで分離されて使用されることによっ
て、メインカードを永久的に使用できて製造コストが節
減できる。そして、テストティップが設置されたサブカ
ードを別に分離してテストティップの特性検査を行うこ
とによってテストティップの不良によって発生されるテ
ストエラーと誤る判断によるチップの損失が防止でき
る。一方、サブカードは、エポキシ型のテップとブレー
ド型のチップを全部使用できるため、ピンの数が他の多
様な製品のウェハーがテストできる。そして、サブカー
ドのようにメインカードに設置できるようにパッケージ
カードを製作することによって同一のチップからなるウ
ェハーとパッケージとのテストデータ交換及び製品検討
が容易である。又、メインカードとサブカードでテスト
チップが実装される部分に放熱ホールが形成されること
によって、チップを実装時、ソルダリング作業によって
発生される熱が分散されて銅板の浮き及び剥がれが防止
できる。
ブカードがテストに必要な主要電子回路が構成されたメ
インカード半導体装置の接触されるテストティップが設
置されるサブカードで分離されて使用されることによっ
て、メインカードを永久的に使用できて製造コストが節
減できる。そして、テストティップが設置されたサブカ
ードを別に分離してテストティップの特性検査を行うこ
とによってテストティップの不良によって発生されるテ
ストエラーと誤る判断によるチップの損失が防止でき
る。一方、サブカードは、エポキシ型のテップとブレー
ド型のチップを全部使用できるため、ピンの数が他の多
様な製品のウェハーがテストできる。そして、サブカー
ドのようにメインカードに設置できるようにパッケージ
カードを製作することによって同一のチップからなるウ
ェハーとパッケージとのテストデータ交換及び製品検討
が容易である。又、メインカードとサブカードでテスト
チップが実装される部分に放熱ホールが形成されること
によって、チップを実装時、ソルダリング作業によって
発生される熱が分散されて銅板の浮き及び剥がれが防止
できる。
【図１】 半導体装置のテスト工程に使用されるテスト
システムを概略的に示したブロック図である。
システムを概略的に示したブロック図である。
【図２】 本発明の実施の形態によるプローブカードの
形態でを示した平面図である。
形態でを示した平面図である。
【図３】 図２のメインカードに結合され、ウェハーを
テストするため使用される平面図である。
テストするため使用される平面図である。
【図４】 図３のサブカードに実装された状態を図示し
たサブカードの断面図である。
たサブカードの断面図である。
【図５】 図２のメインカードに結合され、パッケージ
をテストするため使用されるパッケージカードの形態を
図示した平面図である。
をテストするため使用されるパッケージカードの形態を
図示した平面図である。
【図６】 サブカードがメインカードに使用される状態
を図示した主要部の断面図である。
を図示した主要部の断面図である。
【図７】 パッケージカードがメインカードに使用され
る状態を図示した主要部の断面図である。
る状態を図示した主要部の断面図である。
１ テストシステム １０ テスター １２ プローバー １４ 実行ボード １６ プローブカード １８ ウェハー ２０ メインカード ２２，４２，６２ 回路基板 ２４ メイン中心ホール ２６，４６ 薄板 ２８，６６ ピンホール ３０，４８ 放熱ホール ３２ メイン結合ホール ３４，５２，７２ ダミー部 ４０ サブカード ４４ サブ中心ホール ５０ サブ結合ホール ６０ パッケージカード ６４ パッド ８０ テストティップ
Claims (7)
- 【請求項１】 半導体装置をテストするための工程にお
けるウェハーを構成する各々チップの電気的な特性テス
トに使用されるテストシステムに設置される半導体をテ
ストするプローブカードにおいて、 前記テストシステムに電気的に連結され、テストに必要
な主な電子回路が構成されたメインカードと、 前記半導体装置の端子と接続されるテストティップが設
置され、前記メインカードの一面に着脱できるように結
合されたサブカードとを含むことを特徴とする半導体装
置をテストするためのプローブカード。 - 【請求項２】 前記メインカードは、 回路基板上に所定の大きさで貫通されて形成されたメイ
ン中心ホールと、 前記メイン中心からの同一に距離に離れるように貫通さ
れて形成され、フォグピンが結合された複数個のピンホ
ールと、 前記回路基板の１面に配置し、前記メイン中心ホールの
縁とピンホ−ルとの間に形成され、テストティップが設
置される複数個の薄板と、 前記薄板上で貫通され形成される少なくとも１つの放熱
ホールとを含むことを特徴とする請求項１記載の半導体
装置をテストするためのプローブカード。 - 【請求項３】 前記サブカードは、 回路基板上に所定の大きさで貫通されて形成され、前記
サブカードが前記メインカードに結合されたときに前記
メイン中心ホールと同一軸線上に位置されるサブ中心ホ
ールと、 前記サブ中心ホールに対して互いに対称となるように形
成され、前記サブカードが前記メインカードに結合され
たときに、前記メイン結合ホールと同一軸線上に配置さ
れる少なくとも１対のサブ結合ホールと、 前記サブ中心ホールの中心から同一な距離に離れるよう
に形成され、前記サブカードが前記メインカードに結合
されたときに、前記フォグピンが一端に電気的に連結さ
れ、テストティップが設置される複数個の薄板と、 前記薄板において貫通されて形成される少なくとも１つ
の放熱ホールとを含むことを特徴とする請求項２記載の
半導体装置をテストするためのプローブカード。 - 【請求項４】 前記ウェハーのチップを使用してパッケ
ージされた半導体装置の端子と電気的に連結されるよう
に回路が構成され、前記メインカードの一面に着脱でき
るように結合されるパッケージカードを含むことを特徴
とする請求項２記載の半導体装置をテストするためのプ
ローブカード。 - 【請求項５】 前記パッケージカードは前記回路基板の
中心に対して互いに対称となるように形成され、前記パ
ッケージカードが前記メインカードに結合されたとき
に、前記メイン結合ホールと同一軸線上の配置される少
なくとも１対のパッケージ結合ホールと、 前記回路基板から同一な距離に離れるように貫通されて
形成され、前記パッケージカードが前記メインカードに
結合されたときに、前記フォグピンが一端に電気的に連
結される複数個のピンホールと、 前記回路基板の一面に配置され、前記半導体装置が結合
されたときに前記半導体装置の端子と連結される複数個
のパッドと、 前記パッドと所定のピンホールを電気的に連結させるパ
ターンとを含むことを特徴とする請求項４記載の半導体
装置をテストするためのプローブカード。 - 【請求項６】 前記テストティップが、エポキシティッ
プであることを特徴とする請求項３記載の半導体装置を
テストするためのプローブカード。 - 【請求項７】 前記テストティップが、ブレードティッ
プであることを特徴とする請求項３記載の半導体装置を
テストするためのプローブカード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046196A KR100268414B1 (ko) | 1997-09-08 | 1997-09-08 | 반도체 장치를 테스트하기 위한 프로브 카드 |
| KR199746196 | 1997-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11148949A true JPH11148949A (ja) | 1999-06-02 |
| JP4104740B2 JP4104740B2 (ja) | 2008-06-18 |
Family
ID=19520993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25291898A Expired - Fee Related JP4104740B2 (ja) | 1997-09-08 | 1998-09-07 | 半導体装置をテストするためのプローブカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6137296A (ja) |
| JP (1) | JP4104740B2 (ja) |
| KR (1) | KR100268414B1 (ja) |
| TW (1) | TW418484B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101021501B1 (ko) | 2009-06-19 | 2011-03-16 | 엠텍비젼 주식회사 | 카드형 정보 매체 및 그 제조 방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362516B1 (en) * | 1997-04-03 | 2002-03-26 | Motorola, Inc. | Electronic apparatus |
| US6468098B1 (en) * | 1999-08-17 | 2002-10-22 | Formfactor, Inc. | Electrical contactor especially wafer level contactor using fluid pressure |
| DE10039336C2 (de) * | 2000-08-04 | 2003-12-11 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiterschaltungen und Testvorrichtung zur Durchführung des Verfahrens |
| US7396236B2 (en) | 2001-03-16 | 2008-07-08 | Formfactor, Inc. | Wafer level interposer |
| KR100386680B1 (ko) * | 2001-03-30 | 2003-06-02 | 한무웅 | 탐침고정수단이 구비된 보조기판을 갖는 프로브 카드 및그 제조방법 |
| US6856150B2 (en) * | 2001-04-10 | 2005-02-15 | Formfactor, Inc. | Probe card with coplanar daughter card |
| US6822542B2 (en) | 2001-07-26 | 2004-11-23 | Xytrans, Inc. | Self-adjusted subminiature coaxial connector |
| US6498551B1 (en) | 2001-08-20 | 2002-12-24 | Xytrans, Inc. | Millimeter wave module (MMW) for microwave monolithic integrated circuit (MMIC) |
| US6788171B2 (en) * | 2002-03-05 | 2004-09-07 | Xytrans, Inc. | Millimeter wave (MMW) radio frequency transceiver module and method of forming same |
| US6674297B1 (en) | 2002-07-09 | 2004-01-06 | International Business Machines Corporation | Micro compliant interconnect apparatus for integrated circuit devices |
| US6685498B1 (en) * | 2002-09-27 | 2004-02-03 | Ronald Jones | Logic analyzer testing method and configuration and interface assembly for use therewith |
| US7307433B2 (en) * | 2004-04-21 | 2007-12-11 | Formfactor, Inc. | Intelligent probe card architecture |
| KR100710185B1 (ko) * | 2005-11-14 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 검사장치 |
| US7671614B2 (en) * | 2005-12-02 | 2010-03-02 | Formfactor, Inc. | Apparatus and method for adjusting an orientation of probes |
| KR101329812B1 (ko) * | 2007-05-25 | 2013-11-15 | 주식회사 코리아 인스트루먼트 | 프로브 어셈블리 및 이를 가지는 프로브 카드 |
| KR101068446B1 (ko) * | 2008-06-24 | 2011-09-29 | 티에스씨멤시스(주) | 열 변형 보상 구조를 가진 프로브 카드 |
| US8760187B2 (en) | 2008-12-03 | 2014-06-24 | L-3 Communications Corp. | Thermocentric alignment of elements on parts of an apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488111A (en) * | 1982-06-01 | 1984-12-11 | At&T Technologies, Inc. | Coupling devices for operations such as testing |
| US4567432A (en) * | 1983-06-09 | 1986-01-28 | Texas Instruments Incorporated | Apparatus for testing integrated circuits |
| JPS61182237A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | プロ−ブカ−ド |
| JPH0792479B2 (ja) * | 1993-03-18 | 1995-10-09 | 東京エレクトロン株式会社 | プローブ装置の平行度調整方法 |
| US6020747A (en) * | 1998-01-26 | 2000-02-01 | Bahns; John T. | Electrical contact probe |
| US5952843A (en) * | 1998-03-24 | 1999-09-14 | Vinh; Nguyen T. | Variable contact pressure probe |
-
1997
- 1997-09-08 KR KR1019970046196A patent/KR100268414B1/ko not_active IP Right Cessation
-
1998
- 1998-08-18 TW TW087113561A patent/TW418484B/zh not_active IP Right Cessation
- 1998-09-07 JP JP25291898A patent/JP4104740B2/ja not_active Expired - Fee Related
- 1998-09-08 US US09/148,864 patent/US6137296A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101021501B1 (ko) | 2009-06-19 | 2011-03-16 | 엠텍비젼 주식회사 | 카드형 정보 매체 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6137296A (en) | 2000-10-24 |
| TW418484B (en) | 2001-01-11 |
| JP4104740B2 (ja) | 2008-06-18 |
| KR100268414B1 (ko) | 2000-11-01 |
| KR19990024826A (ko) | 1999-04-06 |
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