JPH11145625A - エレクトロニック相互接続構造及びそれを製造するための方法 - Google Patents
エレクトロニック相互接続構造及びそれを製造するための方法Info
- Publication number
- JPH11145625A JPH11145625A JP10119874A JP11987498A JPH11145625A JP H11145625 A JPH11145625 A JP H11145625A JP 10119874 A JP10119874 A JP 10119874A JP 11987498 A JP11987498 A JP 11987498A JP H11145625 A JPH11145625 A JP H11145625A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- aluminum
- barrier metal
- dielectric material
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 157
- 239000002184 metal Substances 0.000 claims abstract description 156
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 150
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 149
- 230000004888 barrier function Effects 0.000 claims abstract description 124
- 238000000034 method Methods 0.000 claims abstract description 116
- 239000003989 dielectric material Substances 0.000 claims abstract description 73
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 57
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 41
- 238000000151 deposition Methods 0.000 claims abstract description 37
- 239000000463 material Substances 0.000 claims abstract description 32
- 238000002048 anodisation reaction Methods 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 71
- 239000000853 adhesive Substances 0.000 claims description 26
- 230000001070 adhesive effect Effects 0.000 claims description 26
- 229920000642 polymer Polymers 0.000 claims description 26
- 238000007743 anodising Methods 0.000 claims description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 229910052715 tantalum Inorganic materials 0.000 claims description 11
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 5
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical class OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000008367 deionised water Substances 0.000 claims description 4
- 229910021641 deionized water Inorganic materials 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- 239000010955 niobium Substances 0.000 claims description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000005553 drilling Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 54
- 239000010410 layer Substances 0.000 description 205
- 239000010409 thin film Substances 0.000 description 11
- 230000037361 pathway Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 235000011007 phosphoric acid Nutrition 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 238000013019 agitation Methods 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- VRAIHTAYLFXSJJ-UHFFFAOYSA-N alumane Chemical compound [AlH3].[AlH3] VRAIHTAYLFXSJJ-UHFFFAOYSA-N 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910000423 chromium oxide Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000000383 hazardous chemical Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000004347 surface barrier Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0315—Oxidising metal
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1142—Conversion of conductive material into insulating material or into dissolvable compound
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
するための方法を提供する。 【解決手段】a)少なくとも1つの暴露されたアルミニ
ウム表面を備える誘電材料表面の上に接着材料層を堆積
し、b)前記接着材料層の上にバリア金属層を堆積し、 c)前記バリア金属層の上にアルミニウムの層を堆積
し、d)前記アルミニウムの層の上に第2のバリア金属
層を堆積し、e)前記第2のバリア金属層の頂部にフォ
トレジスト層を適用し、f)前記フォトレジスト層を暴
露し且つ現像し、g)暴露されたバリア金属及びフォト
レジスト層を除去し、前記アルミニウム層の上にバリア
金属の層を残し、h)多孔性陽極処理によって多孔性酸
化アルミニウムに対してバリア金属によって被覆されて
いない、前記アルミニウム層のそれらの部分を変化さ
せ、i)前記多孔性酸化アルミニウムを除去し、j)暴
露され型どられたアルミニウムを残すように、暴露され
たバリア金属及び接着金属層を除去する、工程を含む、
電子的相互接続構造を製造するための方法。
Description
のための経路を備える適当な絶縁誘電材料によって分離
された複数の層に導体を有するマルチレベル・エレクト
ロニック相互接続を製造するためのプロセスと、このプ
ロセスによって形成されたエレクトロニック相互接続構
造とに関する。
するためのマルチレベル・エレクトロニック相互接続構
造は当業界で良く知られている。一般的に、これらの相
互接続構造は、層の間の相互接続に関する経路を備える
適当な絶縁材料によって分離された所定のパターンに構
成された銅線の種々の層を含む。これらの構造は、複数
又は単一のチップ・モジュール基板と、マイクロエレク
トロニック受動デバイス(インダクタ、コンデンサ、又
は、複合型回路)と、集積回路のためのインターレベル
構造とを製造するために使用され得る。軍事、エビオニ
クス、自動車、電気通信、コンピュータ及び携帯用エレ
クトロニクスのような分野における多くのエレクトロニ
ック・システムは、かかる構造を含む構成要素を利用す
る。
な使用は、マルチ・チップ・モジュール(MCM)であ
る。MCM技術の最も進歩したタイプは、相互接続が、
ポリマー又は無機誘電体でありうる、堆積された誘電体
における材料の薄膜堆積によって形成されるモジュール
を提供する、いわゆるMCM−D技術である。在来の製
造技術を使用するとき、MCMは、直径が経路と同じ1
0μm乃至20μmの薄い線及び空間を有して作られ
る。このMCM−D技術は、それが他の技術よりも非常
に高い相互接続密度を達成するので、独特である。密度
の増加により、他の在来の手段によって適合されなかっ
た単一の信号伝播、及び、全体のデバイスの重量におい
て均等な向上をもたらす。参照番号10によって示され
た在来のMCM−Dの概略断面図を図1 に示す。MCM
10は、一般的に誘電材料で形成される基板11と、グ
ランドとして役立つ第1の金属層12と、電力をMCM
に提供するのに役立つ第2の金属層14と、第1の金属
層12を第2の金属層14から分離する誘電材料16の
層とを含む。MCM10は、金属層12及び14に接続
され、且つ、経路22によって互いに接続される導体2
0及び24の2つの層を含む。誘電材料16は種々の金
属要素を分離する。
接着剤28によって貼り付けられ、かくして形成される
単一のチップ30を示す。チップ30は、チップ相互接
続32によって導体24' に接続される。完全なMCM
−Dにおいて、経路によって接続された胴体の多数の層
が提供され、多数のチップ30がモジュールのマルチレ
ベル相互接続部分に接続されることは理解されるであろ
う。変形実施形態として、チップは、全体のパッケージ
の厚さを小さくするように、相互接続層の表面における
ウェル又は開口部に配置され得る。多くの技術がMCM
−D構造におけるエレクトロニック相互接続経路を製造
することが知られている。あるプロセスによれば、一般
的に酸化シリコンで被覆されたセラミック又はシリコン
のような誘電材料が基板として提供される。導体が、誘
電材料の下の基板に形成される。次いで、より下のレベ
ルの導体42を形成された上のレベル42と相互接続す
るために、銅のような金属でスパッタリングされ、パタ
ーン・メッキされるホールが誘電材料に形成される。金
属が、図2aに示されているようにホール全体を満たさ
ないので、この方法で形成された経路40は、満たされ
ていない経路として知られている。図1に示されている
ように、満たされていない経路の上の誘電材料18の上
面が平面でない。これは、経路22の誘電材料の沈殿の
ためである。この場合、非平面は、上の金属層42の導
体の密度を減少させ、満たされていない経路は、チップ
によって生成された熱を除去するための能力を経路から
減少させる。
ト層を、図2bに示すように下の導体レベル46の頂部
に適用する。フォトレジストを、経路を定義するように
かたどり、銅のような金属がメッキする44。フォトレ
ジストを除去し、ポリマー誘電材料を被覆導体及び経路
に適用する。次のステップでは、メッキした経路をポリ
マーを曝すために除去し、上部導体レベルを適用する4
6.この方法における、経路44は、図2bに示された
ような満たされた経路として知られている。満たされた
経路が、満たされていない経路よりも熱的及び電気的な
観点から望ましいならば、このプロセスは複雑で、高価
なものである。このパターンめっきプロセスは、高価な
フォトレジスト又は高価な感光性誘電体の厚い層を使用
し、このプロセスにより、通常、基板にわたって堆積さ
れた種々の金属層を生じる。この場合、ポリマを除去
し、満たされた経路を曝すためのノンマスキング・ドラ
イエッチ・バック・プロセスを適用すべきではなく、ハ
ード又はソフト・マスク・エッチング・プロセス、若し
くは、化学機械的研磨(CMP)のような追加のステッ
プを要求し得る。このことは、プロセスのステップの数
及び、装置のコストを増加させ、広範囲のパネルを処理
するための能力を低減させる。
米国特許第5,580,825 号に記載されている。このプロセ
スは、導線及び経路のためにアルミニウムを、誘電材料
として酸化アルミニウムを利用する。該プロセスは、主
アルミニウム層にレベル伝導性パスに対応して曝された
領域を残すブロッキング・マスクを形成することによっ
て、レベル伝導性パスを構成し、レベル伝導性パスの上
に表面バリア酸化物を形成するために主アルミニウム層
でバリア陽極処理プロセスを実行し、ブロッキング・マ
スクを除去し、主アルミニウム層の上に上部アルミニウ
ム層を作成し、上部アルミニウム層に、インターレベル
相互接続に対応した領域を被覆するブロッキング・マス
クを形成することによってインターレベル相互接続を構
成し、主及び上部アルミニウム層を多孔性陽極処理に対
して曝すことを含む。レベル伝導性パスを構成するバリ
ア酸化物は、多孔性陽極処理中、レベル伝導性パスの確
実なマスキングを提供する。多孔性酸化アルミニウム
は、レベル伝導性パスの間にインターレベル絶縁を提供
し、バリア酸化物と多孔性酸化物の組合せはレベル伝導
性パスの間に信頼性の高い絶縁を提供する。この方法に
よって形成された経路は満たされ、このプロセスによっ
て高度に平坦化する。
好な性能を示し、道理にかなったコストで、全体的に環
境上馴染みのあるプロセスによって形成された実質的に
垂直な側壁で平坦化された満たされたアルミニウム経路
を提供することが可能であることを見出した。このこと
は、比較的まっすくで、製造するのに高価ではなく、高
密度相互接続を有し、且つ、スタック化された経路構成
を許すエレクトロニック相互接続構造を提供する。
相互接続構造を製造するための方法を提供し、かかる方
法は、少なくとも1つの暴露されたアルミニウム表面を
備える誘電材料表面の上に接着材料層を堆積し、前記接
着材料層の上にバリア金属層を堆積し、前記バリア金属
層の上にアルミニウムの層を堆積し、前記アルミニウム
の層の上に第2のバリア金属層を堆積し、前記第2のバ
リア金属層の頂部にフォトレジスト層を適用し、前記フ
ォトレジスト層を暴露し且つ現像し、暴露されたバリア
金属及びフォトレジスト層を除去し、前記アルミニウム
層の上にバリア金属の層を残し、多孔性陽極処理によっ
て多孔性酸化アルミニウムに対してバリア金属によって
被覆されていない、前記アルミニウム層のそれらの部分
を変化させ、前記多孔性酸化アルミニウムを除去し、暴
露され型どられたアルミニウムを残すように、暴露され
たバリア金属及び接着金属層を除去する、段階を含む。
化アルミニウム誘電材料によって全て取り囲まれた、頂
部に満たされたアルミニウム経路層を備える少なくとも
1つのアルミニウム導体層を有するマルチレベル電子的
相互接続構造を製造するための方法を提供し、マルチレ
ベル電子的相互接続構造は、層の間の相互接続のための
満たされたアルミニウム経路を備える絶縁誘電材料によ
って分離された複数の層に導体を有し、かかる方法は、
基板材料表面の上に接着愛量層を堆積し、前記接着材料
層の上にバリア金属層を堆積し、前記バリア金属層の上
に第1のアルミニウムの層を堆積し、前記第1のアルミ
ニウムの層の上に中間のバリア金属層を堆積し、前記中
間のバリア金属層の頂部にフォトレジスト層を適用し、
前記フォトレジスト層を導体マスクを介して暴露し、前
記フォトレジスト層を現像し、暴露されたバリア金属及
びフォトレジスト層を除去し、前記アルミニウム層の上
にバリア金属の層を残し、前記第1のアルミニウムの層
の上に第2のアルミニウムの層を堆積し、バリア金属を
残し、前記第2のアルミニウムの層の上にバリア金属の
上部層を堆積し、前記バリア金属の上部層の頂部にフォ
トレジスト層を適用し、前記フォトレジストを経路マス
クを介して暴露し、前記フォトレジストを現像し、暴露
されたバリア金属及びフォトレジスト層を除去し、前記
アルミニウム層の上にバリア金属の層を残し、多孔性陽
極処理によって多孔性酸化アルミニウムに対してバリア
金属によって被覆されない、両方のアルミニウムの層の
それらの部分を変化させ、前記多孔性酸化アルミニウム
を除去し、アルミニウムの暴露された導体及び満たされ
た経路を残すように、暴露されたバリア金属及び接着材
料層を除去し、前記基板材料と、アルミニウム導体及び
経路の頂部に非酸化アルミニウム誘電材料を適用し、前
記満たされたアルミニウム経路の頂部表面を暴露するよ
うに前記誘電材料を除去する、段階を含む。
の数の層が達成されるまで、誘電材料を除去する工程を
介して、第1のアルミニウムの層を堆積する工程を繰り
返す。更に本発明の好ましい実施形態によれば、基板材
料は、前記アルミニウム基板を研磨し、バリア金属層を
その上に堆積し、フォトレジスト層を前記バリア金属層
に適用し、基板経路マスクを介して前記フォトレジスト
を暴露し、前記フォトレジスト層を現像し、暴露したバ
リア金属及びフォトレジストを除去し、バリア金属の層
を経路の上に残し、所定の深さまで多孔性陽極処理によ
って多孔性酸化アルミニウムに対するバリア金属によっ
て被覆されていない、アルミニウム基板層の部分を変化
させ、前記多孔性酸化アルミニウムを除去し、前記基板
材料及びアルミニウム経路について誘電材料を適用し、
前記誘電材料を除去し、前記満たされたアルミニウム経
路の頂部表面を暴露するためにバリア金属を残す、工程
によって予め準備されたアルミニウム基板である。
ば、基板材料は、それが外側金属層を有する段階まで、
マルチレイヤの在来のPWBを製造し、経路接続のため
に前記ボードを穴あけし、前記ホールを銅でメッキし、
満たし、前記ホールから延びる過剰の銅を研磨し、フォ
トレジストを備える前記外側金属層をパターニングし、
捕獲パッドを作り出すために前記外側金属層をエッチン
グし、前記ボード表面と銅捕獲パッドをポリマ誘電材料
で被覆し、前記捕獲パッドが暴露されるまで、前記ポリ
マ誘電材料を除去する、工程によって予め準備されたプ
リントされた配線ボード(PWB)である。
電材料によって分離された、導体の少なくとも2つの層
と、各胴体の下の前記誘電材料の接着金属の層と、前記
接着金属層と各導体との間に、タンタル、ニオビウム、
ハフニウム、チタン及びジルコニウムからなるグループ
から選択されるバリア金属の層と、前記非酸化アルミニ
ウム誘電材料によって取り囲まれ、前記導体の層を相互
接続する満たされたアルミニウム経路と、前記経路と相
互接続された導体との間の各経路の下の前記バリア金属
の層と、を有する、マルチレベル電子的相互接続構造を
更に提供する。
接続構造を製造するためのプロセスと、層の間の相互接
続のための満たされたアルミニウム経路を備える適当な
絶縁誘電材料によって分離された複数の層に導体を有す
る方法によって準備されたマルチレベル・エレクトロニ
ック相互接続構造とに関する。更に、本発明はアルミニ
ウムの満たされた経路を含む相互接続構造に特に関す
る。好ましくは、構造の暴露された上部表面は実質的に
平面である。好ましい実施形態によれば、絶縁誘電材料
はポリマー材料である。本発明の構造は、陽極処理プロ
セスによって形成され、非常に低い誘電コンスタント絶
縁によって取り囲まれた、高信頼性の満たされた経路と
結合される非常に高密度の相互接続を提供する。更に、
構造は、低重量と、高い熱特性及び低いコストパフォー
マンスとを有し、ハイエンド・エレクトロニック・シス
テムの性能要求をふさわしい。本発明のプロセスは、在
来の技術よりも少ないプロセス・ステップを有し(導体
及び相互接続が1つのステップで生成される)、該ステ
ップはより簡単であり、より制御可能であり、装置コス
ト及び要求されるスペースは減少し、低いコストパフォ
ーマンスは、増加した歩留まり及び低コスト材料を使用
することによってだけでなく、十分に自動化されたプロ
セスを使用して比較的広い領域のパネルを処理すること
が可能であることによって達成され得る。
である。少なくとも一つの曝されたアルミニウム表面を
有する誘電材料表面の上に粘着性金属層を堆積する。バ
リア金属層を、粘着性金属層の上に堆積する。アルミニ
ウムの第1の層を、バリア金属層の上に堆積する。第2
のバリア金属層をアルミニウムの層の上に堆積する。フ
ォトレジスト層を第2のバリア金属層の頂部に堆積す
る。フォトレジスト層を暴露し、現像する。暴露された
バリア金属及びフォトレジスト層を除去し、アルミニウ
ム層の上のバリア金属の層を残す。バリア金属によって
被覆されていないアルミニウムの層のこれらの部分は、
多孔性陽極処理によって多孔性酸化アルミニウムに変化
し、多孔性酸化アルミニウムを除去する。暴露され型ど
られたアルミニウムを残すように、暴露されたバリア金
属及び粘着性金属層を除去する。非酸化アルミニウム誘
電材料を、誘電材料表面及び型どられたアルミニウムに
ついて適用し、型どられたアルミニウムの部分を曝すよ
うに誘電材料を除去する。アルミニウムの寸法及び形状
の特徴が、標準の薄いフォトレジストの解像度及び簡単
な陽極処理プロセス制御によってのみ制限されることは
理解されるであろう。更に、満たされた経路の間の非常
に薄い変化によって、相互接続が、より細かいピッチ構
成要素に接続されるための電極として使用されることを
許す。
と関連して作動し、基板52を含み、組み立てられたマ
ルチレベル・エレクトロニック相互接続構造50を示
す。基板52は、ガラス、セラミック、シリコンオキサ
イドで被覆されたシリコンのような在来の基板材料で形
成される。以下に記載する好ましい実施形態では、基板
52は予め処理されたアルミニウム基板を含む。また、
以下に記載する別の好ましい実施形態では、基板52
は、プリントされた配線ボードを含む。非酸化アルミニ
ウム誘電材料58によって分離された導体の少なくとも
2つの層54,56は、基板52の表面に形成される。
好ましくはチタンである接着性材料の層60が、各導体
54,56の下に提供される。接着材料層は、アルミニ
ウム導体とその下の誘電体との間の接着性を向上するの
に役立つが、経路及び導体の伝導性を妨害する。
化物の防御フィルムを形成するバリア金属62の層が、
チタン層60と各導体54,56との間に提供される。
バリア金属62は、タンタル、ニオブ、ハフニウム、チ
タン及びジルコニウムからなるグループから選択される
のが好ましく、タンタルが最も好ましい。このバリア酸
化物層は、金属の全体の深さを通して貫くことはなく、
それゆえに、頂部に堆積したアルミニウム層の全ての領
域に対して陽極処理電圧の信頼性の高い供給をおこな
う。満たされたアルミニウム経路64は、基板金属52
と導体の一つの層54とを相互接続し、満たされたアル
ミニウム経路66は、層54,56と、導体の62とを
相互接続する。満たされた経路がアルミニウムで形成さ
れ、実質的に導体54,56及び62と垂直な側壁を有
することは、本発明の特別な特徴である。経路の寸法及
び形状が、標準の薄いフォトレジスト分解能と簡単な陽
極処理プロセス制御とによってのみ制限されることは更
なる特徴である。上述したバリア金属の層68がそれぞ
れ、経路と、相互接続された導体54,56及び62と
の間に、各経路66及び68の頂部に提供される。図3
に見られるように、マルチレベル・エレクトロニック相
互接続構造50は上部表面に殆ど完全な平面を有する。
ある実施形態によるマルチレベル相互接続を準備するた
めのプロセスを記載する。接着層102を基板材料10
0に堆積する。第1のバリア金属層104を接着金属層
102に堆積する(図4a)。接着層102及びバリア
金属層104を真空蒸着技術によって堆積するのが好ま
しい。好ましい接着金属はチタンであり、堆積厚さは3
00Å乃至700Åの範囲であるのが好ましい。第1の
アルミニウム層106を第1のバリア金属層104に堆
積し、第2のバリア金属層108を第1のアルミニウム
層106に堆積する(図4b)。第1のアルミニウム層
106は約1μm乃至5μmの間の厚さを有するのが好
ましく、電力又は信号層として役立ち得る。第2のバリ
ア金属層108は、以下に記載する多孔性陽極処理ステ
ップ中に被覆されないそれの下にアルミニウムを維持す
る「陽極処理レジスト層」としてだけ役立つ。
金属層104及び第2のバリア金属層108におけるバ
リア金属は同一であり、タンタルが最も好ましいバリア
金属である。フォトレジスト110を第2のバリア金属
層108の頂部に適用し、導体マスクを介して暴露し、
周知のように現像する(図4c)。この段階は、スピン
暴露のような在来のフォトグラフィ方法によって実行さ
れ、高分解能ポジ(又はネガ)フォトレジストを現像す
る。層108における暴露されたバリア金属を、ドライ
エッチRFプラズマ・エッチング又は反応イオン・エッ
チ・プロセスによって除去する。これらのプロセスは、
フォトレジスト及びアルミニウム層に関してバリア層を
選択的にエッチングする。最後に、フォトレジスト11
0を剥離し、導体のイメージに従って型どられたバリア
金属によって被覆されたアルミニウム層だけを残す(図
4d)。該構造は、次いで、満たされた経路の層として
役立つであろう次のアルミニウム層の堆積の準備が出来
ている。
4e乃至図4gに記載する。採用された技術は、第1の
アルミニウム及びバリア層を生成するために記載された
それらと実質的に同一である。アルミニウム114の第
2の層を、バリア金属層116によってもう一度以下の
ように堆積する(図4e)。第2のアルミニウム層11
4は約3μmから10μmの厚さであるのが好ましい。
このことは、完成した構造内の異なるレベルに配置され
た導体の適当な電気的な性能(即ち、インピーダンス)
を確実にするように役立つ。フォトレジスト118をバ
リア金属層116の頂部に適用し、経路マスクを介して
暴露し、周知のように現像する(図4f)。前のよう
に、層116の暴露されたバリア金属を除去し、フォト
レジスト118を剥離し、バリア金属によって被覆され
たアルミニウム層120だけを残す(図4g)。
のバリア金属の層によって保護されないアルミニウムを
変化させる多孔性陽極処理プロセスを次に経験する。第
1及び第2のアルミニウム層の選択された部分の頂部の
バリア金属層(型どられた導体及び経路)は、多孔性陽
極処理中にインターレベル接続線の信頼性の高いマスキ
ングを提供する。多孔性陽極処理は両方のアルミニウム
層を介して続き、バリア金属層の下の陽極処理されてい
ないアルミニウムを残し、酸化アルミニウム122を備
える型どられた導体及び経路を絶縁する。この方法で
は、アルミニウム導体112とアルミニウム経路120
の両方を、単一のステップで形成する(図4h)。好ま
しい多孔性陽極処理プロセス・パラメータを以下の表1
に示す。
の一定の勾配で0から前もって設定された値(約40及
び55V)まで電圧供給を増加させることによってはじ
める。いったん、前もって設定された電圧に達すると、
選択された電圧は一定に保持され、電流はプロセス全体
にわたって減少する。形成された陽極処理層がバリア層
に到達するとき、この層は部分的にのみ酸化され、それ
によって、被覆されていないそれの下のアルミニウム層
を保持する。この方法では、頂部バリア層は満たされた
経路を生成し、中間のバリア層は導体を生成する。導体
の単一のアルミニウム層が同時に処理される場合、単一
の層だけが陽極処理されることは理解されるであろう。
接着層102に接続された第1のバリア金属層104
は、陽極処理プロセスの完了のために必要な電流供給層
として役立ち、暴露されたアルミニウム層は非常に薄く
なる。陽極処理が底のバリア層に到達するとき、電流は
急激に落ちる。この残りの電流で、プロセスは、全ての
プロセス時間の長さの追加の40%乃至50%の間、続
けられるべきである。その時間の間、残りの電流で陽極
処理を維持するための理由は、満たされた経路及び導体
の殆どまっすぐな側壁を生成することである。この場合
では、生成された導体及び経路の幅は、リソグラフィ・
マスクで現れるそれらとほとんど同一であろう。高密度
相互接続構造では、このことにより、高い歩留まりと、
改善された電気的性能を生じる。
成されているとき、酸化アルミニウム薄膜122を図4
iに示すように完全に除去する。好ましくは、このこと
により溶液を使用することを実行し、パラメータを表2
に説明する。アルミニウムに対して100%選択的であ
り、それによって、エッチングされていない導体及び経
路を残すことは、この溶液の特別な特徴である。適当な
攪拌及び他の手段は、酸化物の残りを除去するために小
さなライン・スペースに要求され得る。
ム構造の表面に対して全体的に垂直に進むことは当業者
によって理解されるであろう。陽極処理溶液がこれらの
孔を介して陽極処理されていないアルミニウム面まで下
に貫くことが出来るので、陽極処理プロセスはアルミニ
ウムの非常に深いところまでいく。更に、これらの孔の
存在により、それが陽極処理された薄膜を非常に速くエ
ッチングすることを可能にさせる。次いで、暴露された
バリア金属104,108,116と、導体112の間
の接着金属102とをドライ・エッチングによって除去
する(図4i)。この結果は、次の相互接続レベルのた
めの満たされた経路又はパッドとして使用され得る頂部
のアルミニウム・カラムを備えるアルミニウム導体層で
ある。
を、基板材料100の頂部に適用し、生成されたアルミ
ニウム導体112と経路120との間の絶縁として使用
すべきである(図4j)。好ましい薄膜誘電材料は以下
の特徴を有する。 ・低誘電率 ・続くプロセス又は修正段階の超過における熱的安定性 ・基板、導体及び自身に対する良好な接着性 ・低水吸収性 ・良好な平坦性 ・低圧力成形 ・プロセスの容易性 ・スピン・コート可能、ピンホール・フリー及びエッチ
ング可能 ・良好な機械的特性
ましい。本発明に特に適しているポリマーは、(米国の
DuPont Electronic Materials 社によって製造されたP
yralin(登録商標)シリーズのような)ポリイミ
ド及び(Dow Chemical社によって製造されたCyclo
tene(商標)のような)ベンゾシクロブタン(BC
B)である。この段階で、図4kに示すように、経路が
暴露されるまで、ドライ・エッチ・バックのようなもの
によって誘電材料を除去する。良好な平坦度を備える誘
電体の選択が、誘電材料のエッチ・バック・プロセスを
簡単にし得ることに注意すべきである。比較的低い平坦
度の誘電体が利用される場合では、化学機械的研磨(C
MP)、若しくは、周知のハード又はソフト・マスクを
介したエッチ・バックのような追加の、別のプロセス段
階は、誘電体を除去するために使用され、それによっ
て、次の堆積及びリソグラフィ段階の間、水平にされ且
つ満たされたアルミニウム経路を曝すために使用され得
る。
ならば、図4a乃至4kに記載されたステップは、構造
における層の所望の数が達成されるまで繰り返される。
典型的には、最上の層が、経路マスクの代わりに「パッ
ドだけの」マスクを使用することによって生成される
「パッドだけの」アルミニウム層である、5つまでの導
体層が提供される。最上の導体層が、単一の層として交
互に形成され得ることは理解されるであろう。従って、
多孔性陽極処理段階は、型どられたアルミニウムの単一
の層に形成される。更に、該構造を利用するために、典
型的には、(型どられたアルミニウムの単なる頂部表面
ではない)アルミニウムの暴露されたパッドを残すこと
が望ましい。従って、この場合、プロセスは、層の設計
に依存して、以下の方法のうちの一つで完了されるであ
ろう。層が導体を有さず「パッドだけ」の層であるなら
ば、最後のプロセスの段階は、暴露されたパッドを残す
多孔性酸化アルミニウムのアレイのエッチングである。
一方、多孔性酸化アルミニウムのアレイをエッチングし
た後、層が導体とパッドの両方を含むならば、感光性誘
電ポリマを導体とパッドの上に適用し、誘電ポリマをア
ルミニウムの暴露されたパッドだけを残すように除去す
る。
な記載された各電気伝導性材料の堆積が、E−GUN蒸
着又はスパッタリングのような在来の真空蒸着技術によ
って実行され得る。本発明のプロセスは、在来の相互接
続構造製造技術に対して種々の利点を有する。満たされ
ていない経路を有する在来の構造では、経路は、薄膜作
製中に連続したレベルにおいて食い違い、それによって
配線チャネルを消費する。本発明によって作られた満た
された経路は、連続した経路レベルの積み重ねを可能に
する。電気的設計の観点から、満たされた経路が配線レ
イアウト中に、最小の数の制約を課すので、満たされた
経路はイデアルである。更に、強力な分配システムの著
しい強化がある。積み重ねられた経路に関する強力なパ
スはより少なく誘導され、それゆえ、増大したスイッチ
ング活動を支持することが出来る。また、各経路構造に
関する電圧ドロップは減少し、チップに対する良好な電
気的相互接続を提供する。更に、満たされた平面経路相
互接続は、細かいピッチ・アレイ電極を有するチップ・
スケール・パッケージ(CSP's)を接続するための
電極として使用することが出来る。
法は、満たされた経路が、在来の満たされた及び満たさ
れていない経路形成技術において使用された感光性誘電
樹脂に対して優れた分解能を有するフォトレジストを使
用する陽極処理プロセスによって形成されるので、感光
性誘電ポリマを利用する他の経路形成技術に対して細か
い相互接続を得る。更に、陽極処理プロセスは、経路形
態に関して非常にきつい制御をすることが可能である。
本発明のプロセスを使用することにより、導体の経路及
び側壁は、表面層に対して実質的に垂直である。また、
誘電体薄膜のフォトリソグラフィが望まれていないの
で、従来は使用されていないが、耐熱特性、誘電特性及
びコストのような良好な性能特性を有する樹脂を誘電体
薄膜材料として使用することが出来ることに注意すべき
である。
セスがあるので、構造にわたって経路の良好で均一な厚
さがが達成される。このことにより、組み込まれた頂部
が暴露された満たされた経路又はパッドを包含する非常
に平坦な誘電体表面の製造を可能にする。平坦化された
表面は、次のリソグラフィ段階の歩留まりを向上させ、
満たされた経路は小さな寸法の相互接続の信頼性を向上
させる。更に、真空蒸着によるめっき処理を置き換える
こと、及び、導体及び経路を生成するための陽極処理プ
ロセスは、環境に有害な化学薬品の全体量を減少させ
る。次に、図5を参照すると、本発明のある実施形態に
関して組み立てられ、作動するタイプD(MCM−D)
130である、マルチ・チップ・モジュールの概略断面
図を示す。MCM−D130は、異化に記載する本発明
のある好ましい実施形態に関して予め処理されたアルミ
ニウム基板132を含む。アルミニウム基板132は、
以下で記載するようなポリマー誘電材料134と、表面
で暴露された複数の満たされたアルミニウム経路136
とを含む。アルミニウム経路132は、MCM−Dのた
めの設置層として役立つ。
38をアルミニウム基板132に堆積する。好ましくは
タンタルである第1のバリア金属層140を接着性金属
層138に堆積する。アルミニウム導体142の第1の
層を第1のバリア金属層140に形成する。第1の層1
42はモジュールに対する電力を供給するのに役立つ。
アルミニウム経路144の第1の層を、そこにあるバリ
ア金属146の中間層で、アルミニウム導体142の第
1の層に形成する。ポリマ誘電材料148は、アルミニ
ウム経路144と導体142とを取り囲み且つ絶縁す
る。導体150の第2の層をポリマ誘電材料148及び
経路144の表面に形成する。接着金属152の第2の
層を、ポリマ誘電材料148、経路144、及び、バリ
ア金属154の第3の層が堆積される導体150の間に
堆積する。経路156及び導体158の追加の層は、導
体の頂部の各経路の下のバリア金属160の層と、接着
金属162と各導体の下で且つ誘電材料及び経路の上の
バリア金属164との層で作られる。導体層150及び
158は、モジュールに関する信号導体として役立つ。
坦表面170は、複数のチップ173がチップ接着剤1
74によって固定されている導体172のパッド層であ
る。チップ相互接続176は、チップ173をパッド1
72に結合する。この実施形態では、経路180は、チ
ップから構造の基板までの熱除去を提供する熱経路とし
て役立ち、経路182は論理経路として役立つ。本発明
の好ましい実施形態によれば、アルミニウム基板を、図
6a乃至6fに図示された段階によって予め処理する。
図6aに示すようなこのプロセスでは、一方からポリマ
202によって保護されている研磨されたアルミニウム
合金200を、他方からタンタル又はチタンのようなバ
リア金属204で堆積する。金属は、800Å乃至10
00Åの範囲の厚さを達成するように蒸着又はスパッタ
リングによって堆積する。次に、フォトレジスト金属2
06をバリア金属204の頂部に適用し、経路208を
パターニングし、現像する(図6b)。次の段階図6c
では、暴露されたバリア金属204をエッチングし、フ
ォトレジストを剥離する。
セスをこうむる(図6d)。この基板陽極処理プロセス
の好ましいパラメータを表3に記載する。
電流を生成する電圧まで、1乃至2V/secの一定勾
配で次第に増加させる。プロセスは、一定電流で維持さ
れ、電圧は陽極処理が進むにつれて上昇する。所望の陽
極処理深さに達成したとき(通常は5乃至10μm)、
陽極処理プロセスは停止し(図6d)、多孔性酸化アル
ミニウム薄膜210を、図2に示した溶液で選択的にエ
ッチングする(図6e)。次の段階では、ポリマ誘電性
薄膜212を、被覆経路208、基板200、及び、バ
リア金属204に適用する。次いで、誘電体を、基板ア
ルミニウム材料に接続された経路を暴露することによっ
て除去する(図6f)。いったん経路を暴露したなら
ば、基板材料の準備は完了する。
走る満たされたアルミニウム経路を備える、MCM−D
構造におけるこの道が準備されたアルミニウム基板の使
用によって、半導体デバイスによって生成された熱のた
めの利点である優れた熱消散容量を生じる。図7に概略
的に示した本発明の別の好ましい実施形態によれば、本
発明のマルチレベル・ エレクトロニック相互接続構造
は、いわゆる「ビルド・アップ回路」220に使用する
ことができ、基板222はプリントされた配線ボードで
ある。この実施形態は、基板の例外を備える図3のもの
と実質的に同一である。MCM−D構造に関する基板材
料用のプリントされた配線ボード(PWB)を、図8a
乃至8fに示したように、以下のように準備する。周知
のポリマ誘電材料228によって取り囲まれた導線22
6の層を含む多層の在来のPWB224は、外側層プロ
セスの段階に対して、在来の製造技術を使用して製造さ
れる(図8a)。この段階で、ボードは、マルチレベル
相互接続構造のためのスマートな基板に対する準備に適
している2つの外側金属層230及び230' を有す
る。
(図8b)、パターンめっき処理によってホール232
を銅でめっきして満たす(図8c)。経路から延びた余
分な銅236を研磨し(図8d)、一方の外側金属層2
30をフォトレジストでパターニングする。外部金属層
230を、いわゆる「捕獲パッド」238を生成するた
めにエッチングする(図8e)。PWB224の表面及
び銅捕獲パッド238を、誘電材料、好ましくは上述し
たようなポリマ誘電性材料で被覆し、次いで、捕獲パッ
ドが暴露されるまでこの材料をエッチバックする(図8
f)。この段階で、PWBを、図4a乃至4kに記載し
たプロセスのための基板として役立つように準備し、ア
ルミニウム導体の第1の層によって続けられるタンタル
の層によって続けられるチタンの第1の層をそこに形成
することが出来る。
のもう1つのセットを作り出すために、記載したよう
に、底を満たす銅の層230' を処理し、若しくは、次
のパッケージレベルに関する導体及びパッドを作り出す
ための在来の仕方でそれをプリントし、エッチングする
ことが出来る。本発明を単なる例示としてここに記載し
たものに限定すべきではないことは理解されるであろ
う。むしろ、本発明は特許請求の範囲によって単に限定
される。本発明は図面とあわせて詳細な説明から更に理
解されるであろう。
図である。
れ、作動するマルチレベル電子的相互接続の概略断面図
である。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
電子的相互接続を形成する方法の工程を図示する。
れ、作動するマルチ・チップ・モジュール(MCM−
D)の概略断面図である。
基板を準備する方法の工程を図示する。
基板を準備する方法の工程を図示する。
基板を準備する方法の工程を図示する。
基板を準備する方法の工程を図示する。
基板を準備する方法の工程を図示する。
基板を準備する方法の工程を図示する。
の別の実施形態によって組み立てられ、作動するマルチ
レベル電子的相互接続構造の概略断面図である。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
た配線ボード基板を準備するプロセスにおける工程を図
示する。
Claims (22)
- 【請求項1】 a)少なくとも1つの暴露されたアルミ
ニウム表面を備える誘電材料表面の上に接着材料層を堆
積し、 b)前記接着材料層の上にバリア金属層を堆積し、 c)前記バリア金属層の上にアルミニウムの層を堆積
し、 d)前記アルミニウムの層の上に第2のバリア金属層を
堆積し、 e)前記第2のバリア金属層の頂部にフォトレジスト層
を適用し、 f)前記フォトレジスト層を暴露し且つ現像し、 g)暴露されたバリア金属及びフォトレジスト層を除去
し、前記アルミニウム層の上にバリア金属の層を残し、 h)多孔性陽極処理によって多孔性酸化アルミニウムに
対してバリア金属によって被覆されていない、前記アル
ミニウム層のそれらの部分を変化させ、 i)前記多孔性酸化アルミニウムを除去し、 j)暴露され型どられたアルミニウムを残すように、暴
露されたバリア金属及び接着金属層を除去する、段階を
含む、電子的相互接続構造を製造するための方法。 - 【請求項2】 k)前記誘電材料表面及び型どられたア
ルミニウムについて感光性誘電ポリマを適用し、 l)前記型どられたアルミニウムのパッドを暴露するよ
うに前記誘電性ポリマを選択的に除去する、段階を更に
含む、請求項1に記載の方法。 - 【請求項3】 非酸化アルミニウム誘電材料によって全
て取り囲まれており、頂部の満たされたアルミニウム経
路層を備える少なくとも1つのアルミニウム導体層を有
する、マルチレベル電子的相互接続構造を製造するため
の方法であって、 a)基板材料表面の上に接着愛量層を堆積し、 b)前記接着材料層の上にバリア金属層を堆積し、 c)前記バリア金属層の上に第1のアルミニウムの層を
堆積し、 d)前記第1のアルミニウムの層の上に中間のバリア金
属層を堆積し、 e)前記中間のバリア金属層の頂部にフォトレジスト層
を適用し、 f)前記フォトレジスト層を導体マスクを介して暴露
し、前記フォトレジスト層を現像し、 g)暴露されたバリア金属及びフォトレジスト層を除去
し、前記アルミニウム層の上にバリア金属の層を残し、 h)前記第1のアルミニウムの層の上に第2のアルミニ
ウムの層を堆積し、バリア金属を残し、 i)前記第2のアルミニウムの層の上にバリア金属の上
部層を堆積し、 j)前記バリア金属の上部層の頂部にフォトレジスト層
を適用し、 k)前記フォトレジストを経路マスクを介して暴露し、
前記フォトレジストを現像し、 l)暴露されたバリア金属及びフォトレジスト層を除去
し、前記アルミニウム層の上にバリア金属の層を残し、 m)多孔性陽極処理によって多孔性酸化アルミニウムに
対してバリア金属によって被覆されない、両方のアルミ
ニウムの層のそれらの部分を変化させ、 n)前記多孔性酸化アルミニウムを除去し、 o)アルミニウムの暴露された導体及び満たされた経路
を残すように、暴露されたバリア金属及び接着材料層を
除去し、 p)前記基板材料と、アルミニウム導体及び経路の頂部
に非酸化アルミニウム誘電材料を適用し、 q)前記満たされたアルミニウム経路の頂部表面を暴露
するように前記誘電材料を除去する、段階を含む請求項
1に記載の方法。 - 【請求項4】層の間の相互接続のために満たされたアル
ミニウム経路を備える絶縁非酸化アルミニウム誘電材料
によって分離されたアルミニウム導体の複数の層を有す
るマルチレベル電子的相互接続構造を製造するための方
法であって、 c)第1のアルミニウムの層を堆積し、 q)所望の数の層が達成されるまで前記誘電材料を除去
することを繰り返す、請求項3に記載の方法。 - 【請求項5】 頂部経路層がパッド層によって置きかえ
られる、請求項3又は請求項4に記載の方法。 - 【請求項6】 a)アルミニウム基板層を誘電材料の層
の上に堆積し、 b)前記アルミニウム基板を研磨し、バリア金属層をそ
の上に堆積し、 c)フォトレジスト層を前記バリア金属層に適用し、 d)基板経路マスクを介して前記フォトレジストを暴露
し、前記フォトレジスト層を現像し、 e)暴露したバリア金属及びフォトレジストを除去し、
バリア金属の層を経路の上に残し、 f)所定の深さまで多孔性陽極処理によって多孔性酸化
アルミニウムに対するバリア金属によって被覆されてい
ない、アルミニウム基板層の部分を変化させ、 g)前記多孔性酸化アルミニウムを除去し、 h)前記基板材料及びアルミニウム経路について誘電材
料を適用し、 i)前記誘電材料を除去し、前記満たされたアルミニウ
ム経路の頂部表面を暴露するためにバリア金属を残す、
段階を含み、 基板材料表面を準備する事前の段階を含む、請求項3乃
至5のいずれか1項に記載の方法。 - 【請求項7】 a)それが外側金属層を有する段階ま
で、マルチレイヤの在来のPWBを製造し、 b)経路接続のために前記ボードを穴あけし、 c)前記ホールを銅でメッキし、満たし、 d)前記ホールから延びる過剰の銅を研磨し、 e)フォトレジストを備える前記外側金属層をパターニ
ングし、捕獲パッドを作り出すために前記外側金属層を
エッチングし、 f)前記ボード表面と銅捕獲パッドをポリマ誘電材料で
被覆し、 g)前記捕獲パッドが暴露されるまで、前記ポリマ誘電
材料を除去する、 段階を含み、基板材料表面を準備する事前の段階を含
む、請求項3乃至5のいずれか1項に記載の方法。 - 【請求項8】 前記接着材料がチタンである、上記請求
項のうちのいずれか1項に記載の方法。 - 【請求項9】 前記バリア金属がタンタルである、上記
請求項のうちのいずれか1項に記載の方法。 - 【請求項10】 前記誘電材料がポリマ誘電材料を含
む、上記請求項のうちのいずれか1項に記載の方法。 - 【請求項11】 前記誘電材料がベンゾシクロブタンを
含む、上記請求項のうちのいずれか1項に記載の方法。 - 【請求項12】 前記誘電体がポリイミドを含む、請求
項1乃至10のいずれか1項に記載の方法。 - 【請求項13】 前記変化させる段階が、 脱水蓚酸及び脱イオン水の溶液において、 約22℃乃至26℃の間の温度で、 約40乃至55Vの間の電圧、というパラメータによっ
て、前記アルミニウムの多孔性陽極処理を行う、ことを
含む、上記請求項のうちのいずれか1項に記載の方法。 - 【請求項14】 前記酸化アルミニウムを除去する前記
段階が、 約65℃と75℃の間の温度で、 無水酸化クロム(CrO3 )と、 燐酸(H3 PO4 )と、 脱イオン水と、を含む溶液で、前記酸化アルミニウムを
エッチングすることを含む、上記請求項のうちのいずれ
か1項に記載の方法。 - 【請求項15】 a)非酸化アルミニウム誘電材料によ
って分離された、導体の少なくとも2つの層と、 b)各胴体の下の前記誘電材料の接着金属の層と、 c)前記接着金属層と各導体との間に、タンタル、ニオ
ビウム、ハフニウム、 チタン及びジルコニウムからなるグループから選択され
るバリア金属の層と、 d)前記非酸化アルミニウム誘電材料によって取り囲ま
れ、前記導体の層を相互接続する満たされたアルミニウ
ム経路と、 e)前記経路と相互接続された導体との間の各経路の下
の前記バリア金属の層と、を有する、マルチレベル電子
的相互接続構造。 - 【請求項16】 前記接着金属がチタンである、請求項
15に記載のマルチレベル電子的相互接続構造。 - 【請求項17】 前記バリア金属がタンタルである、請
求項15又は16のいずれかに記載のマルチレベル電子
的相互接続構造。 - 【請求項18】 前記基板が予め処理されたアルミニウ
ム基板を含む、請求項15乃至17のいずれか1項に記
載のマルチレベル電子的相互接続構造。 - 【請求項19】 前記基板がプリンタされた配線ボード
を含む、請求項15乃至17のいずれか1項に記載のマ
ルチレベル電子的相互接続構造。 - 【請求項20】 前記誘電材料がポリマ誘電材料を含
む、請求項15乃至19のいずれか1項に記載のマルチ
レベル電子的相互接続構造。 - 【請求項21】 前記誘電材料がポリイミドを含む、請
求項20に記載のマルチレベル電子的相互接続構造。 - 【請求項22】 前記誘電材料がベンゾシクロブタンを
含む、請求項20に記載のマルチレベル電子的相互接続
構造。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IL120514 | 1997-03-25 | ||
IL12051497A IL120514A (en) | 1997-03-25 | 1997-03-25 | Electronic interconnect structure and method for manufacturing it |
US08/835,514 US5946600A (en) | 1997-03-25 | 1997-04-08 | Method for manufacturing an electronic structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145625A true JPH11145625A (ja) | 1999-05-28 |
JP3359865B2 JP3359865B2 (ja) | 2002-12-24 |
Family
ID=26323395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11987498A Expired - Fee Related JP3359865B2 (ja) | 1997-03-25 | 1998-03-25 | エレクトロニック相互接続構造及びそれを製造するための方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5946600A (ja) |
EP (1) | EP0867929B1 (ja) |
JP (1) | JP3359865B2 (ja) |
IL (1) | IL120514A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI423327B (zh) * | 2006-12-26 | 2014-01-11 | Lam Res Corp | 降低後段製程配線結構之整體介電常數的處理整合系統 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6262478B1 (en) * | 1997-04-08 | 2001-07-17 | Amitec-Advanced Multilayer Interconnect Technologies Ltd. | Electronic interconnect structure and method for manufacturing it |
IL120866A0 (en) * | 1997-05-20 | 1997-09-30 | Micro Components Systems Ltd | Process for producing an aluminum substrate |
US6261934B1 (en) * | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
IL127256A (en) | 1998-11-25 | 2002-09-12 | Micro Components Ltd | A device for packaging electronic components, a process for its manufacture and a pin device used in the process |
US6291339B1 (en) * | 1999-01-04 | 2001-09-18 | Advanced Micro Devices, Inc. | Bilayer interlayer dielectric having a substantially uniform composite interlayer dielectric constant over pattern features of varying density and method of making the same |
IL128200A (en) * | 1999-01-24 | 2003-11-23 | Amitec Advanced Multilayer Int | Chip carrier substrate |
JP4428832B2 (ja) * | 1999-08-27 | 2010-03-10 | 富士通株式会社 | 金属配線構造、半導体装置及び半導体装置の製造方法 |
US6387818B1 (en) * | 2000-07-21 | 2002-05-14 | Advanced Micro Devices, Inc. | Method of porous dielectric formation with anodic template |
US6975189B1 (en) | 2000-11-02 | 2005-12-13 | Telasic Communications, Inc. | On-chip multilayer metal shielded transmission line |
TW561805B (en) * | 2001-05-16 | 2003-11-11 | Unimicron Technology Corp | Fabrication method of micro-via |
US20040007376A1 (en) * | 2002-07-09 | 2004-01-15 | Eric Urdahl | Integrated thermal vias |
JP4035066B2 (ja) * | 2003-02-04 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2004349593A (ja) * | 2003-05-26 | 2004-12-09 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
ITTO20030409A1 (it) * | 2003-06-03 | 2004-12-04 | Fiat Ricerche | Biosensore ottico. |
US7164197B2 (en) * | 2003-06-19 | 2007-01-16 | 3M Innovative Properties Company | Dielectric composite material |
US7265448B2 (en) | 2004-01-26 | 2007-09-04 | Marvell World Trade Ltd. | Interconnect structure for power transistors |
US7851872B2 (en) | 2003-10-22 | 2010-12-14 | Marvell World Trade Ltd. | Efficient transistor structure |
US7960833B2 (en) | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
US8551682B2 (en) * | 2007-08-15 | 2013-10-08 | Dynaloy, Llc | Metal conservation with stripper solutions containing resorcinol |
US7960835B2 (en) * | 2009-05-04 | 2011-06-14 | Macronix International Co., Ltd. | Fabrication of metal film stacks having improved bottom critical dimension |
KR101289186B1 (ko) * | 2011-04-15 | 2013-07-26 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
US9144150B2 (en) | 2012-04-20 | 2015-09-22 | Xilinx, Inc. | Conductor structure with integrated via element |
TWI559465B (zh) * | 2015-08-14 | 2016-11-21 | 恆勁科技股份有限公司 | 封裝基板及其製作方法 |
US10134580B1 (en) * | 2017-08-15 | 2018-11-20 | Globalfoundries Inc. | Metallization levels and methods of making thereof |
TWI642334B (zh) * | 2017-10-25 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
TWI642333B (zh) | 2017-10-25 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3210214A (en) * | 1962-11-29 | 1965-10-05 | Sylvania Electric Prod | Electrical conductive patterns |
FR2288392A1 (fr) * | 1974-10-18 | 1976-05-14 | Radiotechnique Compelec | Procede de realisation de dispositifs semiconducteurs |
JPS5544765A (en) * | 1978-09-25 | 1980-03-29 | Nec Kyushu Ltd | Manufacture of semiconductor |
US4531144A (en) * | 1982-05-14 | 1985-07-23 | Burroughs Corporation | Aluminum-refractory metal interconnect with anodized periphery |
US5580825A (en) * | 1993-09-20 | 1996-12-03 | International Technology Exchange Corp. | Process for making multilevel interconnections of electronic components |
IL110431A (en) * | 1994-07-25 | 2001-08-08 | Microcomponents And Systems Lt | A method of manufacturing a composite structure designed for use in electronic assemblies and the structure produced by this method |
US5705428A (en) * | 1995-08-03 | 1998-01-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for preventing titanium lifting during and after metal etching |
US5731047A (en) * | 1996-11-08 | 1998-03-24 | W.L. Gore & Associates, Inc. | Multiple frequency processing to improve electrical resistivity of blind micro-vias |
-
1997
- 1997-03-25 IL IL12051497A patent/IL120514A/xx not_active IP Right Cessation
- 1997-04-08 US US08/835,514 patent/US5946600A/en not_active Expired - Lifetime
-
1998
- 1998-03-25 JP JP11987498A patent/JP3359865B2/ja not_active Expired - Fee Related
- 1998-03-25 EP EP98302252A patent/EP0867929B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI423327B (zh) * | 2006-12-26 | 2014-01-11 | Lam Res Corp | 降低後段製程配線結構之整體介電常數的處理整合系統 |
Also Published As
Publication number | Publication date |
---|---|
IL120514A (en) | 2000-08-31 |
JP3359865B2 (ja) | 2002-12-24 |
US5946600A (en) | 1999-08-31 |
EP0867929B1 (en) | 2004-02-04 |
IL120514A0 (en) | 1997-07-13 |
EP0867929A2 (en) | 1998-09-30 |
EP0867929A3 (en) | 1999-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3359865B2 (ja) | エレクトロニック相互接続構造及びそれを製造するための方法 | |
US6262478B1 (en) | Electronic interconnect structure and method for manufacturing it | |
US6280640B1 (en) | Process for manufacturing a chip carrier substrate | |
KR100271838B1 (ko) | 평면재분배구조및그의제조방법 | |
US6914322B2 (en) | Semiconductor device package and method of production and semiconductor device of same | |
US5209817A (en) | Selective plating method for forming integral via and wiring layers | |
US5118385A (en) | Multilayer electrical interconnect fabrication with few process steps | |
US7098136B2 (en) | Structure having flush circuit features and method of making | |
US6410858B1 (en) | Multilayered wiring board, a production process for, and semiconductor device using, the same | |
US7964508B2 (en) | Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques | |
JP4140784B2 (ja) | 電力分配構造を製造する方法および基板を製造する方法 | |
US5214000A (en) | Thermal transfer posts for high density multichip substrates and formation method | |
US7670962B2 (en) | Substrate having stiffener fabrication method | |
EP0450381B1 (en) | Multilayer interconnection structure | |
JPH06318672A (ja) | 薄膜コンデンサの形成方法、薄膜コンデンサの製造方法、薄膜バイパスコンデンサの製造方法および薄膜コンデンサ | |
US8178790B2 (en) | Interposer and method for manufacturing interposer | |
US20080302564A1 (en) | Circuit assembly including a metal core substrate and process for preparing the same | |
JP2004273480A (ja) | 配線基板およびその製造方法および半導体装置 | |
JPH11298104A (ja) | 半導体搭載用回路基板 | |
JPH07235768A (ja) | 薄膜多層配線基板の製造方法 | |
EP1093163B1 (en) | Electronic interconnect structure | |
US6461493B1 (en) | Decoupling capacitor method and structure using metal based carrier | |
IL189303A (en) | Chipset substrate | |
IL150672A (en) | Chip carrier substrate | |
JP2001094224A (ja) | プリント配線板およびプリント配線板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071011 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121011 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121011 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131011 Year of fee payment: 11 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |