JPH11144481A - 半導体不揮発性メモリ - Google Patents

Abstract

(57)【要約】 【課題】 高信頼性を図りつつ、使い勝手のよい半導体
不揮発性メモリを提供する。 【解決手段】 消去動作モードでは少なくとも上記メモ
リアレイのうち消去単位の複数のメモリセルを読み出し
てフローティングゲートに電荷が蓄積されていないメモ
リセルに対して、単位の書き込み動作及び書き込み判定
動作の繰り返しによる所定量の書き込み状態に設定する
プレライト動作と、上記消去単位の複数のメモリセルに
ついて消去基準電圧のもとに一括して単位の消去動作及
び消去判定動作の繰り返しにより所定量の消去状態に設
定する消去動作とを行い、書き込み動作み動作モードで
は選択されたメモリセルに対して単位の書き込み動作及
び書き込み判定動作の繰り返しによる所定量の書き込み
状態に設定する書き込み動作を行うフラッシュメモリに
おいて、外部から供給されたコマンドによる上記消去動
作モード及び書き込み動作モードの設定のとき、それぞ
れに対応した単位の消去動作及び消去判定動作の繰り返
し回数と、書き込み動作と書き込み判定動作の繰り返し
回数の計数制限値を外部からの設定を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体不揮発性
メモリに関し、例えば一括消去型の不揮発性記憶装置
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、書き込み動作にお
いてコントロールゲートとフローティングゲートからな
るスタックドゲート構造の不揮発性記憶素子（以下、単
にメモリセルという）のドレイン電位を４Ｖ程度にし、
コントロールゲートが接続されたワード線を１１Ｖ程度
にすることにより、ドレイン近傍で発生したホットエレ
クトロンをフローティングゲートに注入してしきい値電
圧を高い状態（論理“０”）にする。消去動作では、ソ
ース電位を４Ｖ程度にし、上記ワード線を−１０Ｖ程度
にしてトンネル電流を発生させてフローティングゲート
に蓄積された電荷を引き抜いてしきい値電圧を低い状態
（論理“１”）にする。

【０００３】上記消去動作を行わせるトンネル酸化膜厚
や不純物プロファイルなどのプロセスバラツキや内部電
位の寄生抵抗による影響などにより、一括消去によるし
きい値電圧のバラツキにより過消去状態（デプリート不
良）のものが生じてしまう。このような負のしきい値電
圧のメモリセルが１つでも存在すると、そのメモリセル
が接続されたワード線が非選択状態でも、メモリセルに
電流が流れてしまい、読み出し不能になる。上記過消去
のメモリセルを検出して書き戻しを行って上記デプリー
ト不良を防止するものが各種提案されている。このよう
なデプリート不良対策に関しては、特開平４−６６９８
号公報、特開平４−２２２９９４号公報、特開平５−８
９６８８号公報等がある。

【０００４】

【発明が解決しようとする課題】上記過剰消去や過剰書
き込みを防止するために、言い換えるならば、精度の高
い消去動作又は書き込み動作を行わせるために、本来の
消去時間や書き込み時間に比べて短くされた単位消去時
間又は単位書き込み時間により消去又は書き込みを行
い、消去又は書き込み判定動作の繰り返しによる所定量
の消去又は書き込み状態に設定するという手法が採ら
れ、上記繰り返し回数には制限値が設定されて制限値を
超えても所望量に消去又は書き込み状態にならないとき
には消去又は書き込み不能をホスト側に出力させる機能
が設けられている。上記制限値は、実際の使用状態を考
慮して設定されるものであるため、メモリセルの性能に
対応して可能な限り長く設定される。本願発明者等は、
プロービンング等の選別試験では信頼性を確保するため
により厳しい条件での判定を行うことと、及び試験時間
が長くなってしまうのを防ぐために、上記制限値により
も少ない回数、言い換えるならば、短い時間内に消去状
態又は書き込み状態にならないものを不良として判定す
ることを考えた。

【０００５】この発明の目的は、高信頼性を図りつつ、
使い勝手のよい半導体不揮発性メモリを提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、消去動作モードでは少なく
とも上記メモリアレイのうち消去単位の複数のメモリセ
ルを読み出してフローティングゲートに電荷が蓄積され
ていないメモリセルに対して、単位の書き込み動作及び
書き込み判定動作の繰り返しによる所定量の書き込み状
態に設定するプレライト動作と、上記消去単位の複数の
メモリセルについて消去基準電圧のもとに一括して単位
の消去動作及び消去判定動作の繰り返しにより所定量の
消去状態に設定する消去動作とを行い、書き込み動作み
動作モードでは選択されたメモリセルに対して単位の書
き込み動作及び書き込み判定動作の繰り返しによる所定
量の書き込み状態に設定する書き込み動作を行うフラッ
シュメモリにおいて、外部から供給されたコマンドによ
る上記消去動作モード及び書き込み動作モードの設定の
とき、それぞれに対応した単位の消去動作及び消去判定
動作の繰り返し回数と、書き込み動作と書き込み判定動
作の繰り返し回数の計数制限値を外部からの設定を可能
にする。

【０００７】

【発明の実施の形態】図１には、この発明に係るフラッ
シュメモリの一実施例の全体ブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上において形成される。

【０００８】メモリマット（メモリアレイ）は、コント
ロールゲートとフローティングゲートとを備え、書き込
み動作によってフローティングゲートに蓄積された電荷
をソース側に放出させて消去を行うようにしたメモリセ
ルがマトリックス配置されて構成される。ワードデコー
ダは、かかるメモリセルのコントロールゲートが接続さ
れたワード線の選択信号と、上記メモリセルのドレイン
が接続されたデータ線（ビット線又はディジット線とも
呼ばれる場合がある）の選択動作を行う。

【０００９】上記メモリセルは、図示しないけれども、
Ｐ型不純物が導入された半導体基板に、例えばＮ型不純
物が導入された多結晶シリコンよりなるフローティング
ゲートとコントロールゲートとがシリコン酸化膜及びシ
リコン窒化膜等からなる層間絶縁膜を挟んで積み重ねら
れて（スタックド構造）形成される。上記半導体基板と
フローティングゲートとの間には、シリコン酸化膜によ
りる薄い厚さとされたトンネル絶縁膜が形成さている。

【００１０】特に制限されないが、２つのメモリセルの
ソース領域が共通に形成され、Ｎ型不純物が導入された
多結晶シリコン層からなるソース線に接続される。上記
ソース領域に対して上記フローティングゲート、コント
ロールゲートを挟んでドレイン領域が形成される。書き
込み特性向上のため、ドレイン領域にはホウ素、砒素な
どの不純物が導入され、消去特性向上のため、ソース領
域にはリン、砒素などのＮ型不純物が導入されている。
上記ドレイン領域は、アルミニュウム系の金属材料によ
り形成されたデータ線に接続される。

【００１１】コントロールバッファ、コマンドデコーダ
及びタイマー、μマイン（マイクロプログラム制御回
路）及び電源制御を行う昇圧電回路、降圧回路、切り替
え回路は、入出力バッファを含めて制御回路を構成する
ものである。コントロールバッファは、チップイネーブ
ル信号／ＣＥ、ライトイネーブル信号／ＷＥ、コマンド
・データイネーブル信号／ＣＤＥ、アウトプットイネー
ブル信号／ＯＥ、シリアルクロックＳＣ、及びリセット
信号／ＲＥＳのような外部端子から供給される制御信号
の取り込みを行う。上記信号／ＣＤＥのロウレベルによ
りコマンドの取り込みが指示されたなら、入出力バッフ
ァを通してコマンドが入力され、コマンドデコーダに伝
えられる。

【００１２】コマンドデコーダにおいては、コマンドの
解読により動作モードの判定を行い、それに対応した制
御命令を発行してμマシンに伝え、その動作によって上
記動作モードに対応して選択されたデータ線からの読み
出し信号をセンスして外部端子から送出させる読み出し
動作、あるいは外部端子から入力された書き込みデータ
を上記選択されたデータ線に伝える書き込み動作及び指
定された消去単位に対応したメモリブロックの消去動作
のシーケンス制御を行う。μマシンは、論理動作を行う
アレイロジックであり、いわゆるマイクロプログラムＲ
ＯＭから構成される。

【００１３】上記μマシンによるシーケンス制御によっ
て、後述する消去方法に対応した消去動作又は書き込み
動作に必要なシーケンス制御が行われる。このμマシン
には、アドレスカウンタ機能を備えており、書き込みベ
リファイあるいは消去ベリファイのためのアドレス信号
を発生してワードデコーダに供給する。図示しないが、
コマンドデコーダには、ステイタスレジスタを備えてお
り、動作モード及び動作シーケンス等の内部状態を記憶
し、必要に応じてデータ出力バッファから読み出しが行
われるようにされる。つまり、マイクロコンピュータ等
のホストシステムは、データポーリング等によりフラッ
シュメモリの内部状態を把握して、その制御を行うよう
にする。例えば、約１０ｍｓものような長い時間を必要
とする消去動作のときには、マイクロコンピュータ等は
フラッシュメモリに対して消去コマンドとアドレスを発
行すると、直ちにかかるフラッシュメモリをバスから切
り離して、バスに他の周辺装置を接続して、上記の消去
時間の間に他のデータ処理に入るようにする。そして、
上記のポーリングによって消去終了を検出し、書き込み
等の動作に入ることができる。

【００１４】上記μマシンには、電圧検出機能が設けら
れており、電源電圧Ｖccと高電圧Ｖppの検出を行う。特
に、書き込み高電圧Ｖppは書き込み又は消去動作のとき
にのみ１１Ｖのような高電圧が供給される必要があるの
でその検出を行う。昇圧回路及び降圧回路は、上記のよ
うなベリファイ用の電圧、消去ベリファイ、後述するよ
うなデプリートベリファイ（２）用の他に消去阻止用電
圧や、消去用の負電圧を発生させる。この実施例のよう
に内部に設けられたμマシンにより、一連の消去動作を
実行できるものであるため、使い勝手の良いフラッシュ
メモリを得ることができる。

【００１５】タイマーは、上記消去動作又は書き込み動
作のタイムオーバーを検出するためのものである。つま
り、不良メモリセルにあっては、何回消去又は書き込み
動作を行っても所望の消去状態又は書き込み状態になら
ないので、その最大消去回数又は書き込み回数を超えた
ものは消去不能又は書き込み不能（タイムオーバー）と
して動作を終了させるものである。タイマーは、上記単
位の消去回数又は書き込み回数を計数することによりタ
イムオーバーの有無を判定する。メモリセルに対する消
去量又は書き込み量は、その時間に対応したパルス幅と
電圧値との積により決められるが、電圧値を細かく制御
して切り替えるようにするには回路が複雑になるので上
記単位量の消去又は書き込み動作は、上記時間に対応し
たパルス幅により設定され、その繰り返しパルス数を計
数するカウンタにより上記タイマー動作を行うものとな
る。

【００１６】ワードデコーダは、上記メモリマット（メ
モリアレイ）のワード線の選択動作を行う。フラッシュ
メモリでは、動作モードに応じてワード線の電位は、前
記のように多様な電位にされる。つまり、書き込み動作
のときには、＋１１Ｖのような高電圧とされ、消去動作
のときには−１０Ｖのような負電圧にされる。そして、
後述する表１に示したように、書き込み又は消去ベリフ
ァイ、書き戻し動作等に応じた電位にされ、読み出し動
作のときには電源電圧Ｖccに対応された電圧とされる。
このため、ワードデコーダの入力側には、上記電源制御
が設けられ、切り替え回路によりそれぞれの動作モード
に対応した電圧が供給される。

【００１７】ワードデコーダは、メモリマットのデータ
の選択信号も形成する。このデータ線の選択信号により
Ｙ／ＹＰゲート回路の制御が行われる。Ｙゲートは、上
記選択信号に応じてメモリマットのデータ線とセンスア
ンプ（ラッチ）とを接続させる。上記センスアンプは、
特に制限されないが、読み出し動作のときには、データ
線の読み出し信号をセンスしてラッチし、書き込み動作
のときには外部端子から供給された書き込みデータをラ
ッチする。

【００１８】上記ライトラッチには、外部端子Ｉ／Ｏ＜
７−０＞から入力された書き込み信号が入出力バッファ
を通して入力される。センスアンプの出力信号は、一方
において、入出力バッファを通して外部端子Ｉ／Ｏ＜７
−０＞に出力される。また、センスアンプの出力信号は
ベリファイ動作のために図示ないがμマシンにも伝えら
れる。上記外部端子Ｉ／Ｏ＜７−０＞からアドレス信号
も入力される。つまり、信号／ＣＤＥをハイレベルにし
て、外部端子Ｉ／Ｏ＜７−０＞をアドレス端子であるこ
とを指定し、信号／ＷＥのロウレベルに同期してアドレ
ス信号を２回に分けて入力する。これにより、１６ビッ
トからなるアドレス信号の入力が可能になる。

【００１９】図２には、この発明に係るフラッシュメモ
リにおける書き込み・消去回数設定回路の一実施例の概
略ブロック図が示されている。通常モードのための書き
込み・消去回数がレジスタＲ１に記憶されている。この
レジスタＲ１は、回路配線（ＲＯＭ）により固定的に設
定されている。上記レジスタＲ１に固定的に設定されて
いる通常モードのための書き込み・消去回数は、選択的
な信号伝達経路としてのスイッチＭＯＳＦＥＴＱ１を通
して上記タイマーとしての書き込み・消去回数モニタ用
カウンタに伝えられる。

【００２０】レジスタＲ２には、入力コマンドが記憶さ
れる。レジスタＲ２に入力される入力コマンドは、例え
ば上記信号／ＣＥがロウレベルで、信号／ＯＥがハイレ
ベルで、信号／ＲＥＳがハイレベルで、信号／ＣＤＥが
ロウレベルにされ、かつ信号／ＷＥの最初のロウレベル
に同期してデータ端子Ｉ／Ｏ＜７−０＞から入力された
データをコマンドとして取り込む。

【００２１】レジスタＲ３には、入力回数コマンドが取
り込まれる。レジスタＲ３に入力される入力回数コマン
ドは、例えば上記信号／ＣＥがロウレベルで、信号／Ｏ
Ｅがハイレベルで、信号／ＲＥＳがハイレベルで、信号
／ＣＤＥがロウレベルにされ、かつ信号／ＷＥの２回目
のロウレベルに同期してデータ端子Ｉ／Ｏ＜７−０＞か
ら入力されたデータをコマンドとして取り込む。つま
り、信号／ＣＥがロウレベルで、信号／ＯＥがハイレベ
ルで、信号／ＲＥＳがハイレベルで、信号／ＣＤＥがロ
ウレベルにされた状態において、通常動作モードでは使
用しない、２回目の信号／ＷＥのロウレベルにより、上
記コマンド入力に続いて、上記回数設定を行うようにす
るものである。上記レジスタＲ３に入力された書き込み
・消去回数は、選択的な信号伝達経路としてのスイッチ
ＭＯＳＦＥＴＱ２を通して上記タイマーとしての書き込
み・消去回数モニタ用カウンタに伝えられる。

【００２２】レジスタＲ２に取り込まれたコマンドは、
通常動作モードでの書き込み、消去動作と、それ以外の
例えば試験モード等のための書き込み、消去動作が割り
当てられている。コマンドデコーダにおいて通常動作モ
ードでの書き込み、読み出し動作と判定されたなら選択
信号Ｘが形成され、スイッチＭＯＳＦＥＴＱ１をオン状
態にして上記レジスタＲ１に設定されている通常モード
の書き込み・消去回数がタイマーとしてのモニタ用カウ
ンタにセットされる。コマンドデコーダにおいて試験動
作モードでの書き込み、読み出し動作と判定されたなら
選択信号Ｙが形成され、上記スイッチＭＯＳＦＥＴＱ２
をオン状態にして上記レジスタＲ３に設定されている試
験モード用の書き込み・消去回数がタイマーとしてのモ
ニタ用カウンタにセットされる。

【００２３】特に制限されないが、モニタ用カウンタ
は、上記書き込み・消去回数が初期値として設定され、
上記書き込み又は消去パルスの到来毎にダウン計数し、
そのカウンタ値が０になるとタイムオーバー信号を発生
させる。したがって、通常動作モードでは、上記固定的
に設定されている書き込み・消去回数を制限回数として
上記繰り返し書き込み，消去動作を行い、上記試験モー
ド等では、外部端子から入力された任意の入力回数を制
限回数として上記繰り返し書き込み，消去動作を行うも
のとなる。

【００２４】図３には、この発明に係るフラッシュメモ
リにおける書き込み・消去回数設定回路の他の一構成図
が示されている。図３（Ａ）には、回路ブロックが示さ
れ、（Ｂ）には、入力コマンドのビット構成が示されて
いる。図３（Ａ）のようにレジスタＲ２の空きビットを
利用して試験モード等において外部端子から任意の入力
回数を入力できるようにするものである。図３（Ｂ）に
示すように、フラッシュメモリの動作モードとしては書
き込み・読み出し・消去の３通りであるので、２ビット
を用いて上記３通りを設定し、１ビットを用いて通常モ
ードとそれ以外の試験モードを指定し、残り５ビットに
より書き込み・消去回数に対応したコマンドデータを割
り当てる。

【００２５】この実施例では、例えば上記信号／ＣＥが
ロウレベルで、信号／ＯＥがハイレベルで、信号／ＲＥ
Ｓがハイレベルで、信号／ＣＤＥがロウレベルにされ、
かつ信号／ＷＥの最初のロウレベルに同期してデータ端
子Ｉ／Ｏ＜７−０＞から入力されたデータをコマンドと
してレジスタＲ２に入力される。入力されたコマンドの
うち、上記上位３ビットＢ７〜Ｂ５がコマンドデコーダ
に入力され、通常動作かそれ以外の動作モードかに対応
して信号Ｘ又はＹが発生されてスイッチＭＯＳＦＥＴＱ
１又はＱ２のいずれか一方がオン状態にされる。上記レ
ジスタＲ２の下位５ビットＢ４〜Ｂ０が書き込み・消去
回数としてコマンドデータラッチに取り込まれており、
上記試験モード等であるならスイッチＭＯＳＦＥＴＱ２
を通して上記モニタ用カウンタに伝えられる。

【００２６】この実施例では、１回のコマンド入力によ
り通常動作モードと試験モード等による書き込み・消去
回数の制限値の切り替えが可能になるものであり、使い
勝手の点で優れている。上記５ビットによる回数設定
は、５ビットをそのま使用するなら０〜３１の回数が設
定できる。もしも、０〜３１では、制限回数として不足
であるなら最下位ビットに１ビットを追加して０とする
ことにより、２〜６３、２ビットを追加してそれらを０
とするなら４〜１２７のように簡単に制限回数を増加さ
せることができる。

【００２７】図４ないし図６には、この発明に係るフラ
ッシュメモリの動作モードの１つである消去動作モード
の一実施例を説明するための概略フローチャート図が示
されている。図７には、それに対応したメモリセルのし
きい値電圧の分布図が示されている。以下、これらの図
４ないし図７を参照して、この発明に係る消去動作モー
ドを説明する。

【００２８】図４において、ステップ７０１において消
去モードを指示する消去コマンド、消去対象アドレスが
制御回路に入力される。制御回路では、上記消去コマン
ドと消去対象アドレスを解読して、ステップ（１）を実
行する。ステップ（１）では、プレライト（Pre-write)
とプレベリファイ(Pre-verify)が行われる。つまり、図
７（Ａ）に示すように、消去前（初期）の状態では、書
き込み動作によって高いしきい値電圧Ｖthを持つように
された論理“０”のメモリセル群と、消去状態（論理
“１”）のメモリセル群が存在するので、かかる消去単
位に含まれるメモリセルの読み出しを行い、しきい値電
圧が低くされているもの、言い換えるならば消去状態
（論理“１”）にあるメモリセル群を図４のステップ７
０２のプレベリファイにより検出すると、かかるメモリ
セルに対してステップ７０３により書き込み動作を行う
ようにする。

【００２９】このような動作は、先頭のメモリセルは、
Ｘアドレスが消去単位のスタートアドレスに設定され、
そのアドレスについて上記ステップ７０２と７０３によ
るプレライトが実施されると、Ｙアドレスを更新して最
終のＹアドレスまで繰り返して行うようにされる。な
お、上記書き込み動作は、単位時間だけ書き込み動作を
行い、その結果をプレベリファイで読み出して所望のし
きい値電圧に達するまで行われる。このような書き戻し
が所定回数をオーバーすると、回数オーバーとして消去
不能のエラーとして動作が終了させられる。このような
ステップ（１）により、図７（Ｂ）のように、消去単位
の全てのメモリセル群が“０”に対応した分布のしきい
値電圧を持つようにされる。

【００３０】図４のステップ（２）では、上記消去単位
に対応してた全てのメモリセルに対して一括消去が行わ
れる。この消去動作では、適当な単位時間での消去とそ
の消去ベリファイが繰り返して実施される。つまり、同
図では省略されているが、消去対象のメモリセルについ
て、上記単位時間での消去動作の後に１セルずつ読み出
しを実施し、消去対象の全てのメモリセルが消去状態
（“１”）と判定されままで消去動作と消去ベリファイ
とが繰り返して実施される。

【００３１】上記消去単位とその消去動作は、例えば消
去対象が複数のワード線を１つの単位として消去動作を
行う場合、消去対象のメモリセルが接続された複数のワ
ード線に対して−１０Ｖ程度の電圧が前記ワードデコー
ダから供給される。消去対象外のワード線に対しては２
Ｖ程度の電圧が上記ワードデコーダから供給される。上
記メモリセルのソース線には４Ｖ程度の電圧が供給され
る。このようにして、消去対象のメモリセルに対しては
コントロールゲートとソースの間に１４Ｖのような高電
圧が印加され、フローティングゲートからソースへのト
ンネル電流が流れて、フローティングゲートの蓄積電荷
がソースに引き抜かれる。これに対して、消去対象外の
メモリセルに対してはコントロールゲートとソース間に
２Ｖのような低電圧しか印加されないから、上記のよう
なトンネル電流は発生せずにフローティンクゲートの蓄
積電荷がそのまま維持される。

【００３２】上記ステップ（２）による消去動作と消去
ベリファイにより、消去対象の全てのメモリセルのしき
い値電圧の分布は、図７（Ｃ）のように、最も高いしき
い値電圧を持つメモリセルのしきい値電圧が消去ベリフ
ァイ電位となるような分布とされる。このとき、一部の
メモリセルにおいては過消去により負（−）のしきい値
電圧を持つような過消去状態８０１が生じてしまうこと
がある。

【００３３】このような負のしきい値電圧を持つメモリ
セル８０１が存在すると、次のような問題が生じる。メ
モリセルが負のしきい値電圧となった（デプリートし
た）場合、これに接続されたワード線が非選択状態の０
Ｖの状態でも、メモリセルのドレイン，ソース間に電流
が流れることになる。例えば、上記メモリセルが接続さ
れた同じデータ線に接続された他のメモリセルを選択し
て、それに保持されている論理“０”の読み出しを行お
うとしても、上記デプリートによって論理“１”が出力
されてしまう。このようにデータ線において１つでもデ
プリートのメモリセルがあると、そのデータ線の読み出
しが不能になってしまう。

【００３４】デプリートセルは、２つの発生モードをも
って発生する。その１つのモードは、メモリセル外部か
ら又はメモリセルの製造工程起因の水分による増速消去
によるものである。これは、水分がメモリセルのソース
部に侵入することにより、ソーストンネル絶縁膜の電界
が増強されるために発生するもので、消去後のしきい値
電圧は比較的大きな負電圧を持っており、落ちこぼれビ
ットとして現れる。

【００３５】これに対して、もう１つのモードは、トン
ネル絶縁膜の膜厚、ソース寄生抵抗、ソース拡散層の不
純物プロファイルなどの工程プロセスバラツキにより生
じるものがある。これは、特に、低電源電圧化に伴って
顕著になるモードであって、消去後のしきい値電圧は負
電圧にはならないが０Ｖ付近の小さなしきい値電圧を持
つものものである。これら０Ｖ付近の小さなしきい値電
圧を持つものものは、温度変化等によりメモリ電流を流
す場合があるので潜在的なデプリート不良というような
ものである。

【００３６】この実施例では、上記のような２つの不良
モードに対応して、図５に示したステップ（３）による
第１のデプリートベリファイ（第１の書き戻し動作）
と、図７に示したステップ（４）による第２のデプリー
トベリファイ（第２の書き戻し動作）とを行うようにさ
れる。

【００３７】図５において、Ｙアドレスを消去対象のス
タートアドレスに設定し、Ｘアドレスをスタートアドレ
スに設定する。そして、デプリートベリファイ７０４で
は、ワード線の電位を０Ｖにして、言い換えるならば、
デプリートベリファイ電位（１）を０Ｖにして、負のし
きい値電圧を持つことによりメモリ電流が流れるメモリ
セルを探し出し、書き戻し７０５を行うようにする。こ
の書き戻し７０５では、前記のようなステップ（１）で
のプレライトとは異なり、言い換えるならば、“１”に
消去されたメモリセルが“０”のように本来の書き込み
と同じようにされてしまうのを防ぐために、ワード線の
電位は通常の書き込み動作のときのように＋１１Ｖでは
なく、４Ｖ程度の低い電位により行われる。このとき、
ドレインが接続されたデータ線は、通常の書き込み動作
と同じく４．２Ｖ程度にされる。

【００３８】このときの書き込み動作は、データ線単位
で行われる。つまり、デプリートベリファイ７０４では
どのメモリセルにデプリート不良があるか不明であるの
で、１つのＹアドレスに対して全てのＸアドレスのメモ
リセルにデプリート不良がなくなるまで繰り返し、次い
でＹアドレスを更新して上記同様な動作を繰り返すこと
により、消去対象の全てのメモリセルについて負のしき
い値電圧を持つデプリート不良群８０１を解消させる。

【００３９】図６において、Ｙアドレスを消去対象のス
タートアドレスに設定し、Ｘアドレスをスタートアドレ
スに設定する。そして、デプリートベリファイでは、上
記のような０Ｖに近いしきい値電圧を探し出すために、
ワード線の電位を１．２Ｖにして、言い換えるならば、
デプリートベリファイ電位（２）を１．２Ｖにして、そ
れ以下の小さなしきい値電圧を持つことによりメモリ電
流が流れるメモリセルを探し出し、書き戻しを行うよう
にする。この書き戻しでは、前記のようなステップ
（３）と同様にワード線（コントロールゲート）を４Ｖ
程度の低い電位にして行われる。このとき、ドレインが
接続されたデータ線は、通常の書き込み動作と同じく
４．２Ｖ程度にされる。

【００４０】

【表１】

【００４１】このときの書き戻し動作は、メモリセル単
位で行われる。つまり、デプリートベリファイにより、
かかるデプリート不良が判明するためにそのメモリセル
毎にデプリート不良がなくなるまで繰り返し、次いでＸ
アドレスを更新して上記同様な動作及びＹアドレスを更
新して同様な動作を繰り返すことにより、消去対象の全
てのメモリセルについて小さなしきい値電圧を持つデプ
リート不良群８０２を解消させる。これにより、消去時
の温度に対して読み出し時の温度が異なるときでも動作
保証の確保を行うようにすることができる。

【００４２】上記図４ないし図６に示したようなステッ
プ（１）ないし（４）による消去と書き戻しが実施され
たメモリセルのしきい値電圧の分布は、図７（Ｄ）に示
したように小さな範囲に高精度に収めることができ、広
い温度保証を実現することができるものとなる。上記の
表１には、各動作での動作電圧の例が示されている。表
１において ── はフローティング状態を示してい
る。

【００４３】この実施例のフラッシュメモリを用いたマ
イクロコンピュータシステム等では、フラッシュメモリ
が前記のような自動消去機能を持つものであるため、マ
イクロプロセッサにあっては、かかるフラッシュメモリ
の消去アドレス指定して消去モードを指定する信号とコ
マンドを発生させる。この後は、フラッシュメモリが前
記のように内部で自動的な消去モードに入る。フラッシ
ュメモリが消去モードに入ると、前記のようにデータ端
子及び全コントロール端子がフリーになり、マイクロプ
ロセッサＣＰＵから、フラッシュメモリが電気的に分離
される。したがって、マイクロプロセッサＣＰＵは、フ
ラッシュメモリに対しては消去モードを指示するだけ
で、その後はシステムバスを用いて図示しない他のメモ
リ装置ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で
情報の授受を伴うデータ処理を実行することができる。

【００４４】これにより、システムのスループットを犠
牲にすることなく、フラッシュメモリを、フルファンク
ション（バイト毎の書き換え可能）のメモリと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサＣＰＵは、上記のような消去モードの
指示をした後は、適当な時間間隔で上記フラッシュメモ
リに対してデータポーリングモードを指定して、ステイ
タスレジスタを読み出して、消去が完了したならフラッ
シュメモリに書き込むべきデータが存在するなら書き込
みを指示するものである。そして、必要なら前記の消去
中断コマンドを発行して、必要なメモリセルの読み出し
等を行うことができる。

【００４５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 消去動作モードでは少なくとも上記メモリアレ
イのうち消去単位の複数のメモリセルを読み出してフロ
ーティングゲートに電荷が蓄積されていないメモリセル
に対して、単位の書き込み動作及び書き込み判定動作の
繰り返しによる所定量の書き込み状態に設定するプレラ
イト動作と、上記消去単位の複数のメモリセルについて
消去基準電圧のもとに一括して単位の消去動作及び消去
判定動作の繰り返しにより所定量の消去状態に設定する
消去動作とを行い、書き込み動作み動作モードでは選択
されたメモリセルに対して単位の書き込み動作及び書き
込み判定動作の繰り返しによる所定量の書き込み状態に
設定する書き込み動作を行うフラッシュメモリにおい
て、外部から供給されたコマンドによる上記消去動作モ
ード及び書き込み動作モードの設定のとき、それぞれに
対応した単位の消去動作及び消去判定動作の繰り返し回
数と、書き込み動作と書き込み判定動作の繰り返し回数
の計数制限値の少なくとも一方を外部からの設定を可能
にすることにより、プロービング工程や最終試験におい
て、信頼性の向上を図りつつ試験時間の短縮化を図るこ
とができるという効果が得られる。

【００４６】（２） 上記繰り返し回数の計数制限値
は、通常動作用として内部に固定的に設定されている制
限値と、上記外部から入力された制限値とが上記コマン
ドにより選択的に切り替えられるようにすることによ
り、通常モードと試験モード等の切り替えを簡単に行う
ことができるという効果が得られる。

【００４７】（３） 上記コマンドの入力は、コマンド
イネーブル制御信号に同期してデータ入出力端子から入
力するとともに、上記消去動作又は書き込み動作を指示
する第１のコマンドと、その消去動作又は書き込み動作
における上記計数制限値を入力する第２のコマンドとを
時系列的を追加することにより、簡単に２通りの動作モ
ードに対応した回数設定が実現でき、使い勝手を良くす
ることができるという効果が得られる。

【００４８】（４） 上記コマンドの入力は、コマンド
イネーブル制御信号に同期してデータ入出力端子から入
力するとともに、上記データ入出力端子から入力される
複数からなる入力信号は、モード設定用ビットと、上記
制限値を直接的に設定する回数指定ビットとすることに
より、簡単に２通りの動作モードに対応した回数設定が
１回の入力動作で実現でき、使い勝手を良くすることが
できるという効果が得られる。

【００４９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、フラ
ッシュメモリの書き込み動作は、前記のようにホットエ
レクトロンを用いるもの他、トンネル電流によりフロー
ティングゲートに電子を注入して行うようにするもので
あってもよい。上記のような消去シーケンスを実効する
ための具体的回路は、μマシンを用いるものに代えてラ
ンダム・ロジック回路等で実現ずく等種々の実施形態を
採ることができるものである。また、外部からのコマン
ド入力により、単位の書き込み・消去量を電圧値をプロ
グラマブルに切り替えて行うようにするものであっても
よい。

【００５０】上記通常動作でも書き込み・消去回数を外
部から指定できるようにするものであってもよい。つま
り、図２又は図３において、レジスタＲ１とスイッチＭ
ＯＳＦＥＴＱ１とＱ２を省略して、全ての動作モードに
おいて上記回数を逐一設定できるようにするものであっ
てもよい。この場合、コマンドの中に、書き換え回数優
先度、あるいは書き込み速度優先度の重み付けをしてお
いて、それぞれの重みに対応して書き込み、消去回数が
前記レジスタＲ１等に対応した記憶回路に複数通りに予
め設定され、書き換え回数優先度、あるいは書き込み速
度優先度の重み付けに対応して１つが自動的に選ばれる
ようにするものであってもよい。アドレス信号は、専用
のアドレス端子から入力するものであってもよい。消去
モードでは、第１のデプリートベリファイ（第１の書き
戻し動作）のみによって負のしきい値電圧を持つメモリ
セルを解消させるようにするものであってもよい。この
発明はフラッシュメモリ等の半導体不揮発性メモリに広
く利用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、消去動作モードでは少なく
とも上記メモリアレイのうち消去単位の複数のメモリセ
ルを読み出してフローティングゲートに電荷が蓄積され
ていないメモリセルに対して、単位の書き込み動作及び
書き込み判定動作の繰り返しによる所定量の書き込み状
態に設定するプレライト動作と、上記消去単位の複数の
メモリセルについて消去基準電圧のもとに一括して単位
の消去動作及び消去判定動作の繰り返しにより所定量の
消去状態に設定する消去動作とを行い、書き込み動作み
動作モードでは選択されたメモリセルに対して単位の書
き込み動作及び書き込み判定動作の繰り返しによる所定
量の書き込み状態に設定する書き込み動作を行うフラッ
シュメモリにおいて、外部から供給されたコマンドによ
る上記消去動作モード及び書き込み動作モードの設定の
とき、それぞれに対応した単位の消去動作及び消去判定
動作の繰り返し回数と、書き込み動作と書き込み判定動
作の繰り返し回数の計数制限値を外部からの設定を可能
にすることにより、プロービング工程や最終試験におい
て、信頼性の向上を図りつつ試験時間の短縮化を図るこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの一実施例を
示す全体ブロック図である。

【図２】この発明に係るフラッシュメモリにおける書き
込み・消去回数設定回路の一実施例を示す概略ブロック
図である。

【図３】この発明に係るフラッシュメモリにおける書き
込み・消去回数設定回路の他の一実施例を示す構成図で
ある。

【図４】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための一部の概略フローチャート図
である。

【図５】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための他の一部の概略フローチャー
ト図である。

【図６】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための残り一部の概略フローチャー
ト図である。

【図７】この発明に係るフラッシュメモリの消去方法に
対応したメモリセルのしきい値電圧の分布図である。

【符号の説明】

Ｒ１〜Ｒ３…レジスタ、Ｑ１〜Ｑ２…スイッチＭＯＳＦ
ＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 敬一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 氏家 和聡 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 コントロールゲートとフローティングゲ
   ートとを備え、上記フローティングゲートに電荷を注入
   又はフローティングゲートか電荷を放出させることの一
   方を行うことにより書き込み動作を行い、他方により消
   去動作を行うようにしたメモリセルがマトリックス配置
   されてなるメモリアレイと、 上記メモリアレイのメモリセルの選択動作を行うアドレ
   ス選択回路と、 外部から供給されたコマンドに従って上記メモリアレイ
   に対して一連のメモリセルの書き込み動作モード、読み
   出し動作モード及び消去動作モードを行わせる制御回路
   とを備え、 上記制御回路は、 上記消去動作モードでは、少なくとも上記メモリアレイ
   のうち消去単位の複数のメモリセルを読み出してフロー
   ティングゲートに電荷が蓄積されていないメモリセルに
   対して、単位の書き込み動作及び書き込み判定動作の繰
   り返しによる所定量の書き込み状態に設定するプレライ
   ト動作と、上記消去単位の複数のメモリセルについて消
   去基準電圧のもとに一括して単位の消去動作及び消去判
   定動作の繰り返しにより所定量の消去状態に設定する消
   去動作とを行い、 上記書き込み動作み動作モードでは、選択されたメモリ
   セルに対して単位の書き込み動作及び書き込み判定動作
   の繰り返しによる所定量の書き込み状態に設定する書き
   込み動作を行い、 上記外部から供給されたコマンドによる上記消去動作モ
   ード及び書き込み動作モードの設定において、それぞれ
   に対応した単位の消去動作及び消去判定動作の繰り返し
   回数と、書き込み動作と書き込み判定動作の繰り返し回
   数の少なくとも一方の計数制限値を外部から設定可能に
   してなることを特徴とする半導体不揮発性メモリ。
2. 【請求項２】 コントロールゲートとフローティングゲ
   ートとを備え、消去によって上記フローティングゲート
   に蓄積された電荷をドレイン側に放出させて書き込みを
   行うようにしたメモリセルがマトリックス配置されてな
   るメモリアレイと、 上記メモリアレイのメモリセルの選択動作を行うアドレ
   ス選択回路と、 外部から供給されたコマンドに従って上記メモリアレイ
   に対して一連のメモリセルの書き込み動作モード、読み
   出し動作モード及び消去動作モードを行わせる制御回路
   とを備え、 上記制御回路は、 上記消去動作モードでは、少なくとも上記メモリアレイ
   のうち消去単位の複数のメモリセルを読み出してフロー
   ティングゲートに電荷が蓄積されていないメモリセルに
   対して、単位の書き込み動作及び書き込み判定動作の繰
   り返しによる所定量の書き込み状態に設定するプレライ
   ト動作と、上記消去単位の複数のメモリセルについて消
   去基準電圧のもとに一括して単位の消去動作及び消去判
   定動作の繰り返しにより所定量の消去状態に設定する消
   去動作とを行い、 上記書き込み動作み動作モードでは、選択されたメモリ
   セルに対して単位の書き込み動作及び書き込み判定動作
   の繰り返しによる所定量の書き込み状態に設定する書き
   込み動作を行い、 上記外部から供給されたコマンドによる上記消去動作モ
   ード及び書き込み動作モードの設定において、それぞれ
   に対応した単位の消去動作及び消去判定動作の繰り返し
   回数と、書き込み動作と書き込み判定動作の繰り返し回
   数の計数制限値を外部から設定可能にしてなることを特
   徴とする半導体不揮発性メモリ。
3. 【請求項３】 上記繰り返し回数の計数制限値は、通常
   動作用として内部に固定的に設定されている制限値と、
   上記外部から入力された制限値とが上記コマンドにより
   選択的に切り替えられるようにされるものであることを
   特徴とする請求項２の半導体不揮発性メモリ。
4. 【請求項４】 上記コマンドの入力は、コマンドイネー
   ブル制御信号に同期してデータ入出力端子から入力され
   るものであり、 上記外部から指定された制限回数に従った消去動作又は
   書き込み動作を指示する第１のコマンドと、 上記消去動作又は書き込み動作における上記計数制限値
   を入力する第２のコマンドからなるものであることを特
   徴とする請求項３の半導体不揮発性メモリ。
5. 【請求項５】 上記コマンドの入力は、コマンドイネー
   ブル制御信号に同期してデータ入出力端子から入力され
   るものであり、 上記データ入出力端子から入力される複数からなる入力
   信号は、モード設定用ビットと、上記制限値を直接的に
   設定する回数指定ビットからなるものであることを特徴
   とする請求項３の半導体不揮発性メモリ。