JPH11143783A - コンピュータシステムの二重化メモリ診断方法 - Google Patents
コンピュータシステムの二重化メモリ診断方法Info
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- JPH11143783A JPH11143783A JP9305253A JP30525397A JPH11143783A JP H11143783 A JPH11143783 A JP H11143783A JP 9305253 A JP9305253 A JP 9305253A JP 30525397 A JP30525397 A JP 30525397A JP H11143783 A JPH11143783 A JP H11143783A
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- cpu
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Abstract
(57)【要約】
【課題】実行系と待機系が切り替わったときにおいて
も、メモリ転写の動作保証を可能とし、障害発生時に障
害発生系を明確にする二重化メモリ診断方法を提供す
る。 【解決手段】ＣＰＵ内のメモリにテストエリアを設け、
実行系ＣＰＵにおいてメモリのテストエリアにデータを
書き込んだ場合は、実行系ＣＰＵから待機系ＣＰＵにデ
ータを転送した後、再度待機系ＣＰＵから実行系ＣＰＵ
にデータを転送し、８バイトずらしたアドレスでメモリ
に書き込み、最初に書いたデータとコンペアチェックを
行う。
も、メモリ転写の動作保証を可能とし、障害発生時に障
害発生系を明確にする二重化メモリ診断方法を提供す
る。 【解決手段】ＣＰＵ内のメモリにテストエリアを設け、
実行系ＣＰＵにおいてメモリのテストエリアにデータを
書き込んだ場合は、実行系ＣＰＵから待機系ＣＰＵにデ
ータを転送した後、再度待機系ＣＰＵから実行系ＣＰＵ
にデータを転送し、８バイトずらしたアドレスでメモリ
に書き込み、最初に書いたデータとコンペアチェックを
行う。
Description
【０００１】
【発明の属する技術分野】本発明は高信頼化コンピュー
タシステムに関し、特に、二重化メモリ診断方法に関す
る。
タシステムに関し、特に、二重化メモリ診断方法に関す
る。
【０００２】
【従来の技術】従来の高信頼化コンピュータシステム
は、例えば、特開平8−255115 号公報に記載のように、
二重化ＣＰＵ専用共通メモリを設け、一方のＣＰＵから
他方のＣＰＵのメモリへ高速にメモリ転写を実現してい
るものがある。
は、例えば、特開平8−255115 号公報に記載のように、
二重化ＣＰＵ専用共通メモリを設け、一方のＣＰＵから
他方のＣＰＵのメモリへ高速にメモリ転写を実現してい
るものがある。
【０００３】
【発明が解決しようとする課題】上記のマニュアルの構
成では、待機系ＣＰＵから実行系ＣＰＵのメモリへのメ
モリ転写のパスは通常動作していないため、実行系と待
機系が切り替わったときに動作の保証ができないという
問題点がある。又、データ転送パスに異常が発生して
も、データの送信側（実行系）で異常が発生したのか，
データ受信側（待機系）で異常が発生したのか，障害系
が切り分けられないという問題点がある。
成では、待機系ＣＰＵから実行系ＣＰＵのメモリへのメ
モリ転写のパスは通常動作していないため、実行系と待
機系が切り替わったときに動作の保証ができないという
問題点がある。又、データ転送パスに異常が発生して
も、データの送信側（実行系）で異常が発生したのか，
データ受信側（待機系）で異常が発生したのか，障害系
が切り分けられないという問題点がある。
【０００４】本発明の目的は、高信頼化コンピュータシ
ステムにおいて、実行系と待機系が切り替わったときに
おいてもメモリ転写の動作保証を可能とするための二重
化メモリ診断方法を提供することにある。
ステムにおいて、実行系と待機系が切り替わったときに
おいてもメモリ転写の動作保証を可能とするための二重
化メモリ診断方法を提供することにある。
【０００５】本発明の他の目的は、二重化メモリで障害
が発生した時に、どちらの系で障害発生したのか切り分
け、以降の運転をどちらの系で行えばよいのか明確にす
るための二重化メモリ診断方法を提供することにある。
が発生した時に、どちらの系で障害発生したのか切り分
け、以降の運転をどちらの系で行えばよいのか明確にす
るための二重化メモリ診断方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ａ系とＢ系からなるプロセッサ装置（以
下、ＣＰＵ）を備え、通常運転している系を実行系，他
方を待機系とし、ＣＰＵ内にはメモリを内蔵し、実行系
ＣＰＵからメモリに書き込まれたデータを転送して、待
機系ＣＰＵの前記メモリに書き込んでメモリの一致化を
図り、実行系ＣＰＵがダウンした時には一致化したメモ
リで待機系が運転を続行する。二重系運転を行うコンピ
ュータシステムにおいて、メモリ転写の診断を行う場合
は、実行系ＣＰＵから待機系ＣＰＵにデータを転送した
後、再度待機系ＣＰＵから実行系ＣＰＵにデータを転送
できるように構成したことを特徴とする。
に、本発明は、Ａ系とＢ系からなるプロセッサ装置（以
下、ＣＰＵ）を備え、通常運転している系を実行系，他
方を待機系とし、ＣＰＵ内にはメモリを内蔵し、実行系
ＣＰＵからメモリに書き込まれたデータを転送して、待
機系ＣＰＵの前記メモリに書き込んでメモリの一致化を
図り、実行系ＣＰＵがダウンした時には一致化したメモ
リで待機系が運転を続行する。二重系運転を行うコンピ
ュータシステムにおいて、メモリ転写の診断を行う場合
は、実行系ＣＰＵから待機系ＣＰＵにデータを転送した
後、再度待機系ＣＰＵから実行系ＣＰＵにデータを転送
できるように構成したことを特徴とする。
【０００７】再度待機系ＣＰＵから実行系ＣＰＵにデー
タを転送したときに、８バイトずらしたアドレスでメモ
リに書き込み、最初に書いたデータとコンペアチェック
を行うためのアドレス変換手段を設けていることを特徴
とする。
タを転送したときに、８バイトずらしたアドレスでメモ
リに書き込み、最初に書いたデータとコンペアチェック
を行うためのアドレス変換手段を設けていることを特徴
とする。
【０００８】前記メモリにテストエリアを設け、実行系
ＣＰＵにおいてメモリのテストエリアにデータを書き込
んだ場合は、メモリ転写の診断と判断し、実行系ＣＰＵ
から待機系ＣＰＵにデータを転送した後、再度待機系Ｃ
ＰＵから実行系ＣＰＵにデータを転送するためのテスト
エリアアドレス判定手段を設けていることを特徴とす
る。
ＣＰＵにおいてメモリのテストエリアにデータを書き込
んだ場合は、メモリ転写の診断と判断し、実行系ＣＰＵ
から待機系ＣＰＵにデータを転送した後、再度待機系Ｃ
ＰＵから実行系ＣＰＵにデータを転送するためのテスト
エリアアドレス判定手段を設けていることを特徴とす
る。
【０００９】本構成によれば、待機系ＣＰＵから実行系
ＣＰＵのメモリにデータを書き込む動作における、待機
系のメモリ読み出しから実行系のメモリ書き込みまでの
パスの保証、及びデータの保証に加えアドレスについて
も保証することができる。
ＣＰＵのメモリにデータを書き込む動作における、待機
系のメモリ読み出しから実行系のメモリ書き込みまでの
パスの保証、及びデータの保証に加えアドレスについて
も保証することができる。
【００１０】上記他の目的を達成するために、二重化メ
モリに異常を検出した系は、両系間のメモリデータ転送
パスを切り離して前記メモリ診断の起動を行い、切り離
された状態で前記メモリ診断を実行した時には、相手系
のメモリに書き込むべきデータを前記転送パスで折り返
し実行することにより、自系のパスの診断を行い障害系
の切り分けを行う構成にしたことを特徴とする。
モリに異常を検出した系は、両系間のメモリデータ転送
パスを切り離して前記メモリ診断の起動を行い、切り離
された状態で前記メモリ診断を実行した時には、相手系
のメモリに書き込むべきデータを前記転送パスで折り返
し実行することにより、自系のパスの診断を行い障害系
の切り分けを行う構成にしたことを特徴とする。
【００１１】又、データ転送パスの切り離しを検出する
ことにより、相手系のＣＰＵにおいても前記メモリ診断
の起動を行い、自系のパスの診断を行い障害系の切り分
けを行う構成にしたことを特徴とする。
ことにより、相手系のＣＰＵにおいても前記メモリ診断
の起動を行い、自系のパスの診断を行い障害系の切り分
けを行う構成にしたことを特徴とする。
【００１２】前記診断結果を相手系に連絡することによ
り、両系の診断結果により障害系の切り分けを行う構成
にしたことを特徴とする。
り、両系の診断結果により障害系の切り分けを行う構成
にしたことを特徴とする。
【００１３】本構成によれば、二重化メモリで障害が発
生した時には、障害検出系と他の系の両系で自己診断を
行って障害系の切り分けを行うことにより、健全で運転
を続行して良い系を保証することができる。
生した時には、障害検出系と他の系の両系で自己診断を
行って障害系の切り分けを行うことにより、健全で運転
を続行して良い系を保証することができる。
【００１４】
【発明の実施の形態】図１は、本発明の一実施形態によ
るコンピュータシステムの構成図である。本例のコンピ
ュータシステムで、プロセッサ装置（以下、ＣＰＵ）１
はシステムバス２により、拡張プロセッサ装置（以下、
ＸＰＵと称する）３と入出力装置（以下、Ｉ／Ｏと称す
る）４に接続されている。また、二重化構成では二重化
共有メモリ（以下、ＤＣＭと称する）バス５により他系
ＣＰＵ１と接続されている。
るコンピュータシステムの構成図である。本例のコンピ
ュータシステムで、プロセッサ装置（以下、ＣＰＵ）１
はシステムバス２により、拡張プロセッサ装置（以下、
ＸＰＵと称する）３と入出力装置（以下、Ｉ／Ｏと称す
る）４に接続されている。また、二重化構成では二重化
共有メモリ（以下、ＤＣＭと称する）バス５により他系
ＣＰＵ１と接続されている。
【００１５】図２は、二重化したＣＰＵ１の構成図であ
る。ＣＰＵ１はプロセッサ（以下、ＭＰＵと称する）１
１，メモリインタフェース（以下、ＭＥＭＩＦと称す
る）１２，メモリ１３，システムコントロールユニット
（以下、ＳＣＵと称する）１４により構成されている。
ＭＰＵ１１とMEMIF12 はプロセッサバス１５により接続
され、MEMIF12 とメモリ１３とＳＣＵ１４はメモリバス
１７により接続され、さらに、MEMIF12 とＳＣＵ１４は
ローカルバス１６により接続されている。
る。ＣＰＵ１はプロセッサ（以下、ＭＰＵと称する）１
１，メモリインタフェース（以下、ＭＥＭＩＦと称す
る）１２，メモリ１３，システムコントロールユニット
（以下、ＳＣＵと称する）１４により構成されている。
ＭＰＵ１１とMEMIF12 はプロセッサバス１５により接続
され、MEMIF12 とメモリ１３とＳＣＵ１４はメモリバス
１７により接続され、さらに、MEMIF12 とＳＣＵ１４は
ローカルバス１６により接続されている。
【００１６】また、二重化した場合、SCUA14−１とSCUB
14−２はＤＣＭバス５により接続され、途中にはバスの
接続，切り離しを行うＭＯＳ−ＳＷ２５が設けてある。
14−２はＤＣＭバス５により接続され、途中にはバスの
接続，切り離しを行うＭＯＳ−ＳＷ２５が設けてある。
【００１７】ＭＯＳ−ＳＷ２５のオン／オフ制御はバス
接続状態１９により行われ、本状態がわかるようにSCUA
14−１とSCUB14−２にも接続されており、又、バス接続
状態１９はＡＮＤゲート２６より出力され、ＡＮＤゲー
ト２６の入力にはSCUA14−１とSCUB14−２から各々バス
接続要求Ａ１８−１と接続要求Ｂ１８−２で接続されて
いるので、バス接続状態１９はバス接続要求Ａ１８−１
と接続要求Ｂ１８−２の両信号がオンした時だけオンす
る。さらにSCUA14−１とSCUB14−２はループバックステ
ータス２０により接続され、本信号により二重化メモリ
自己診断結果を相手系に伝える。
接続状態１９により行われ、本状態がわかるようにSCUA
14−１とSCUB14−２にも接続されており、又、バス接続
状態１９はＡＮＤゲート２６より出力され、ＡＮＤゲー
ト２６の入力にはSCUA14−１とSCUB14−２から各々バス
接続要求Ａ１８−１と接続要求Ｂ１８−２で接続されて
いるので、バス接続状態１９はバス接続要求Ａ１８−１
と接続要求Ｂ１８−２の両信号がオンした時だけオンす
る。さらにSCUA14−１とSCUB14−２はループバックステ
ータス２０により接続され、本信号により二重化メモリ
自己診断結果を相手系に伝える。
【００１８】図３にメモリ１３の割り付けを示す。メモ
リのエリア内にはＤＣＭエリアとテストエリアを設け、
ＤＣＭエリアに書き込まれた場合には、待機系にデータ
を転送し、待機系のメモリにも同じデータを書き込み一
致化を行う。テストエリアは前半８バイトのテストエリ
ア１と後半８バイトのテストエリア２の計１６バイト設
け、メモリ診断の時にテストエリア１は最初に書き込ま
れるエリアとし、テストエリア２は戻ってきたデータを
書き込むエリアとする。ＭＰＵ１１は両エリアのデータ
をコンペアチェックすることにより診断を行う。
リのエリア内にはＤＣＭエリアとテストエリアを設け、
ＤＣＭエリアに書き込まれた場合には、待機系にデータ
を転送し、待機系のメモリにも同じデータを書き込み一
致化を行う。テストエリアは前半８バイトのテストエリ
ア１と後半８バイトのテストエリア２の計１６バイト設
け、メモリ診断の時にテストエリア１は最初に書き込ま
れるエリアとし、テストエリア２は戻ってきたデータを
書き込むエリアとする。ＭＰＵ１１は両エリアのデータ
をコンペアチェックすることにより診断を行う。
【００１９】図４に、ＳＣＵ１４の構成を示す。ＳＣＵ
１４はＲＥＧ２１，アドレスエリア判定回路２２，バッ
ファ（以下、ＢＵＦ）２３，アドレス変換回路２４によ
り構成されている。又、ＳＣＵ１４に接続されるメモリ
バス１７はメモリアドレス１７１とメモリデータ１７
２、ＤＣＭバス５はＤＣＭアドレス５１とＤＣＭデータ
５２、ローカルバス１６はローカルアドレス１６１，ロ
ーカルデータ１６２からなり、各々アドレス情報とデー
タ情報が転送される。
１４はＲＥＧ２１，アドレスエリア判定回路２２，バッ
ファ（以下、ＢＵＦ）２３，アドレス変換回路２４によ
り構成されている。又、ＳＣＵ１４に接続されるメモリ
バス１７はメモリアドレス１７１とメモリデータ１７
２、ＤＣＭバス５はＤＣＭアドレス５１とＤＣＭデータ
５２、ローカルバス１６はローカルアドレス１６１，ロ
ーカルデータ１６２からなり、各々アドレス情報とデー
タ情報が転送される。
【００２０】さらにローカルバス１６にはマスタ１６
３，バス接続要求１６４，バス接続状態１６５，ループ
バックステータス１６６からなり、マスタ１６３以外は
それぞれＢＵＦ２３−３経由でバス接続要求１８，バス
接続状態１９，ループバックステータス２０となってＭ
ＯＳ−ＳＷ２５及び他系ＳＣＵ１４と接続される。マス
タ１６３はＭＰＵ１１により実行系ではオン、待機系で
はオフするように設定し、バス接続要求１６４はＭＰＵ
１１よりＤＣＭバス５が相手系と接続要求時にオンに設
定し、バス接続状態１６５はＤＣＭバス５が相手系と接
続されている時にオンとなってＭＰＵ１１に報告し、ル
ープバックステータス１６６はＭＰＵ１１から自系の診
断結果を他系へ連絡し、他系の診断結果をＭＰＵ１１に
報告する。図５にアドレスエリア判定回路２２及びアド
レス変換回路２４の真理値表を示す。アドレスエリア判
定回路２２−１ではバス接続状態＝１かつマスタ＝１で
メモリアドレス１７１がＤＣＭエリア又はテストエリア
１の場合と、バス接続状態＝１かつマスタ＝０又はバス
接続状態＝０でメモリアドレス１７１がテストエリア１
の場合に出力が１となる。アドレスエリア判定回路２２
−２ではバス接続状態＝１かつマスタ＝１又はバス接続
状態＝０でＤＣＭアドレス５１がテストエリアの場合
と、バス接続状態＝１かつマスタ＝０でＤＣＭアドレス
５１がＤＣＭエリア又はテストエリアの場合に出力が１
となる。アドレス変換回路２４ではバス接続状態＝１か
つマスタ＝１又はバス接続状態＝０でＲＥＧ２１−２に
取り込まれたＤＣＭアドレスがテストエリア１の時にテ
ストエリア２に変換してローカルバス１６に転送され
る。
３，バス接続要求１６４，バス接続状態１６５，ループ
バックステータス１６６からなり、マスタ１６３以外は
それぞれＢＵＦ２３−３経由でバス接続要求１８，バス
接続状態１９，ループバックステータス２０となってＭ
ＯＳ−ＳＷ２５及び他系ＳＣＵ１４と接続される。マス
タ１６３はＭＰＵ１１により実行系ではオン、待機系で
はオフするように設定し、バス接続要求１６４はＭＰＵ
１１よりＤＣＭバス５が相手系と接続要求時にオンに設
定し、バス接続状態１６５はＤＣＭバス５が相手系と接
続されている時にオンとなってＭＰＵ１１に報告し、ル
ープバックステータス１６６はＭＰＵ１１から自系の診
断結果を他系へ連絡し、他系の診断結果をＭＰＵ１１に
報告する。図５にアドレスエリア判定回路２２及びアド
レス変換回路２４の真理値表を示す。アドレスエリア判
定回路２２−１ではバス接続状態＝１かつマスタ＝１で
メモリアドレス１７１がＤＣＭエリア又はテストエリア
１の場合と、バス接続状態＝１かつマスタ＝０又はバス
接続状態＝０でメモリアドレス１７１がテストエリア１
の場合に出力が１となる。アドレスエリア判定回路２２
−２ではバス接続状態＝１かつマスタ＝１又はバス接続
状態＝０でＤＣＭアドレス５１がテストエリアの場合
と、バス接続状態＝１かつマスタ＝０でＤＣＭアドレス
５１がＤＣＭエリア又はテストエリアの場合に出力が１
となる。アドレス変換回路２４ではバス接続状態＝１か
つマスタ＝１又はバス接続状態＝０でＲＥＧ２１−２に
取り込まれたＤＣＭアドレスがテストエリア１の時にテ
ストエリア２に変換してローカルバス１６に転送され
る。
【００２１】バス接続状態１９がオンでＤＣＭバスが接
続されている時、実行系ＳＣＵ１４ではMEMIF12 からメ
モリ１３に書き込むメモリアドレス１７１をアドレスエ
リア判定回路２２−１に入力し、ＤＣＭエリア又はテス
トエリア１アドレスと判定した場合はＲＥＧ２１−１の
イネーブル（以下、ＥＮ）をオンし、メモリアドレス１
７１及びメモリデータ１７２を取り込む。さらに、ＢＵ
Ｆ２３−１を経由し、ＤＣＭアドレス５１及びＤＣＭデ
ータ５２として他系の待機系ＳＣＵ１４へ転送する。他
系の待機系ＳＣＵ１４ではＤＣＭアドレス５１及びＤＣ
Ｍデータ５２をＢＵＦ２３−２を介して取り込む。
続されている時、実行系ＳＣＵ１４ではMEMIF12 からメ
モリ１３に書き込むメモリアドレス１７１をアドレスエ
リア判定回路２２−１に入力し、ＤＣＭエリア又はテス
トエリア１アドレスと判定した場合はＲＥＧ２１−１の
イネーブル（以下、ＥＮ）をオンし、メモリアドレス１
７１及びメモリデータ１７２を取り込む。さらに、ＢＵ
Ｆ２３−１を経由し、ＤＣＭアドレス５１及びＤＣＭデ
ータ５２として他系の待機系ＳＣＵ１４へ転送する。他
系の待機系ＳＣＵ１４ではＤＣＭアドレス５１及びＤＣ
Ｍデータ５２をＢＵＦ２３−２を介して取り込む。
【００２２】アドレスエリア判定回路２２−２にＤＣＭ
アドレス５１を入力し、ＤＣＭエリア又はテストエリア
１アドレスと判定した場合はＲＥＧ２１−２のＥＮをオ
ンし、ＤＣＭアドレス５１及びＤＣＭデータ５２を取り
込む。ＲＥＧ２１−２からデータはローカルデータ１６
２とし、アドレスはアドレス変換回路に入力する。待機
系ではマスタ１６３はオフしているので、アドレスは変
換せずにそのままローカルアドレス１６１として出力す
る。
アドレス５１を入力し、ＤＣＭエリア又はテストエリア
１アドレスと判定した場合はＲＥＧ２１−２のＥＮをオ
ンし、ＤＣＭアドレス５１及びＤＣＭデータ５２を取り
込む。ＲＥＧ２１−２からデータはローカルデータ１６
２とし、アドレスはアドレス変換回路に入力する。待機
系ではマスタ１６３はオフしているので、アドレスは変
換せずにそのままローカルアドレス１６１として出力す
る。
【００２３】ローカルアドレス１６１及びローカルデー
タ１６２はMEMIF12 によってメモリアドレス１７１及び
メモリデータ１７２としてメモリに書き込まれる。待機
系ＳＣＵ１４では実行系ＳＣＵ１４と同様にメモリアド
レス１７１をアドレスエリア判定回路２２−１に入力
し、テストエリア１アドレスと判定した場合はREG21−
１のＥＮをオンし、メモリアドレス１７１及びメモリデ
ータ１７２を取り込み、ＢＵＦ２３−１を経由し、ＤＣ
Ｍアドレス５１及びＤＣＭデータ５２として実行系ＳＣ
Ｕ１４へ転送する。
タ１６２はMEMIF12 によってメモリアドレス１７１及び
メモリデータ１７２としてメモリに書き込まれる。待機
系ＳＣＵ１４では実行系ＳＣＵ１４と同様にメモリアド
レス１７１をアドレスエリア判定回路２２−１に入力
し、テストエリア１アドレスと判定した場合はREG21−
１のＥＮをオンし、メモリアドレス１７１及びメモリデ
ータ１７２を取り込み、ＢＵＦ２３−１を経由し、ＤＣ
Ｍアドレス５１及びＤＣＭデータ５２として実行系ＳＣ
Ｕ１４へ転送する。
【００２４】転送された実行系ＳＣＵ１４ではＤＣＭア
ドレス５１及びＤＣＭデータ５２をＢＵＦ２３−２を介
して取り込む。アドレスエリア判定回路２２−２にＤＣ
Ｍアドレス５１を入力し、テストエリア１アドレスと判
定した場合はＲＥＧ２１−２のＥＮをオンし、ＤＣＭア
ドレス５１及びＤＣＭデータ５２を取り込む。REG21−
２からはデータはローカルデータ１６２とし、アドレス
はアドレス変換回路に入力する。実行系ではマスタ１６
３はオンしているので、アドレスがテストエリア１なら
テストエリア２アドレスに変換してローカルアドレス１
６１として出力する。ローカルアドレス１６１及びロー
カルデータ１６２はMEMIF12 によってメモリアドレス１
７１及びメモリデータ１７２としてメモリ１３のテスト
エリア２に書き込まれる。
ドレス５１及びＤＣＭデータ５２をＢＵＦ２３−２を介
して取り込む。アドレスエリア判定回路２２−２にＤＣ
Ｍアドレス５１を入力し、テストエリア１アドレスと判
定した場合はＲＥＧ２１−２のＥＮをオンし、ＤＣＭア
ドレス５１及びＤＣＭデータ５２を取り込む。REG21−
２からはデータはローカルデータ１６２とし、アドレス
はアドレス変換回路に入力する。実行系ではマスタ１６
３はオンしているので、アドレスがテストエリア１なら
テストエリア２アドレスに変換してローカルアドレス１
６１として出力する。ローカルアドレス１６１及びロー
カルデータ１６２はMEMIF12 によってメモリアドレス１
７１及びメモリデータ１７２としてメモリ１３のテスト
エリア２に書き込まれる。
【００２５】バス接続状態１９がオフでＤＣＭバスが切
れている時、両系ともＳＣＵ１４ではMEMIF12 からメモ
リ１３に書き込むメモリアドレス１７１をアドレスエリ
ア判定回路２２−１に入力し、テストエリア１アドレス
と判定した場合はＲＥＧ２１−１のイネーブル（以下、
ＥＮ）をオンし、メモリアドレス１７１及びメモリデー
タ１７２を取り込む。さらに、ＢＵＦ２３−１を経由
し、ＤＣＭアドレス５１及びＤＣＭデータ５２に出力
し、その情報をＢＵＦ２３−２を介して取り込む。アド
レスエリア判定回路２２−２にＤＣＭアドレス５１を入
力し、テストエリア１アドレスと判定した場合はＲＥＧ
２１−２のＥＮをオンし、ＤＣＭアドレス５１及びＤＣ
Ｍデータ５２を取り込む。ＲＥＧ２１−２からデータは
ローカルデータ１６２とし、アドレスはアドレス変換回
路に入力する。アドレスがテストエリア１ならテストエ
リア２アドレスに変換してローカルアドレス１６１とし
て出力する。ローカルアドレス１６１及びローカルデー
タ１６２はMEMIF12 によってメモリアドレス１７１及び
メモリデータ１７２としてメモリ１３のテストエリア２
に書き込まれる。
れている時、両系ともＳＣＵ１４ではMEMIF12 からメモ
リ１３に書き込むメモリアドレス１７１をアドレスエリ
ア判定回路２２−１に入力し、テストエリア１アドレス
と判定した場合はＲＥＧ２１−１のイネーブル（以下、
ＥＮ）をオンし、メモリアドレス１７１及びメモリデー
タ１７２を取り込む。さらに、ＢＵＦ２３−１を経由
し、ＤＣＭアドレス５１及びＤＣＭデータ５２に出力
し、その情報をＢＵＦ２３−２を介して取り込む。アド
レスエリア判定回路２２−２にＤＣＭアドレス５１を入
力し、テストエリア１アドレスと判定した場合はＲＥＧ
２１−２のＥＮをオンし、ＤＣＭアドレス５１及びＤＣ
Ｍデータ５２を取り込む。ＲＥＧ２１−２からデータは
ローカルデータ１６２とし、アドレスはアドレス変換回
路に入力する。アドレスがテストエリア１ならテストエ
リア２アドレスに変換してローカルアドレス１６１とし
て出力する。ローカルアドレス１６１及びローカルデー
タ１６２はMEMIF12 によってメモリアドレス１７１及び
メモリデータ１７２としてメモリ１３のテストエリア２
に書き込まれる。
【００２６】図６及び図７は図２の構成図において、Ｄ
ＣＭバス５が接続状態でＣＰＵＡ１−１が実行系ＣＰ
Ｕ、ＣＰＵＢ１−２が待機系ＣＰＵとしたときの本発明
の動作を示すフローチャートである。まず、MPUA11−１
からメモリＡ１３−１のテストエリア１にデータを書き
込む（ｓｔ１）。
ＣＭバス５が接続状態でＣＰＵＡ１−１が実行系ＣＰ
Ｕ、ＣＰＵＢ１−２が待機系ＣＰＵとしたときの本発明
の動作を示すフローチャートである。まず、MPUA11−１
からメモリＡ１３−１のテストエリア１にデータを書き
込む（ｓｔ１）。
【００２７】SCUA14−１は書き込みアドレスを監視し、
テストエリア１のときはそのアドレスと書き込みデータ
を取り込む（ｓｔ２）。SCUA14−１はSCUB14−２へアド
レスとデータを転送する（ｓｔ３）。SCUB14−２は書き
込みアドレスをチェックし、テストエリア１のときはSC
UB14−２からMEMIFB12−２を経由して、メモリＢ１３−
２に書き込み、且つ、そのアドレスと書き込みデータを
取り込む（ｓｔ４）。SCUB14−２は取り込んだアドレス
とデータをSCUA14−１へ転送する（ｓｔ５）。SCUA14−
１は書き込みアドレスをチェックし、テストエリア１の
ときはテストエリア２アドレスに変換してメモリＡ１３
−１にデータを書き込む（ｓｔ６）。
テストエリア１のときはそのアドレスと書き込みデータ
を取り込む（ｓｔ２）。SCUA14−１はSCUB14−２へアド
レスとデータを転送する（ｓｔ３）。SCUB14−２は書き
込みアドレスをチェックし、テストエリア１のときはSC
UB14−２からMEMIFB12−２を経由して、メモリＢ１３−
２に書き込み、且つ、そのアドレスと書き込みデータを
取り込む（ｓｔ４）。SCUB14−２は取り込んだアドレス
とデータをSCUA14−１へ転送する（ｓｔ５）。SCUA14−
１は書き込みアドレスをチェックし、テストエリア１の
ときはテストエリア２アドレスに変換してメモリＡ１３
−１にデータを書き込む（ｓｔ６）。
【００２８】MPUA11−１はテストエリア１とテストエリ
ア２のデータを読み込み、コンペアチェックをする（ｓ
ｔ７）。コンペアチェックの結果を判定し（ｓｔ８）、
エラーの場合はMPUA11−１からＤＣＭバス接続要求１８
−１をオフし、ＤＣＭバス５を切り離す（ｓｔ９）。MP
UA11−１からメモリＡ１３−１のテストエリア１にデー
タを書き込む（ｓｔ１０）。SCUA14−１は書き込みアド
レスを監視し、テストエリア１のときはそのアドレスと
書き込みデータを取り込む（ｓｔ１１）。
ア２のデータを読み込み、コンペアチェックをする（ｓ
ｔ７）。コンペアチェックの結果を判定し（ｓｔ８）、
エラーの場合はMPUA11−１からＤＣＭバス接続要求１８
−１をオフし、ＤＣＭバス５を切り離す（ｓｔ９）。MP
UA11−１からメモリＡ１３−１のテストエリア１にデー
タを書き込む（ｓｔ１０）。SCUA14−１は書き込みアド
レスを監視し、テストエリア１のときはそのアドレスと
書き込みデータを取り込む（ｓｔ１１）。
【００２９】SCUA14−１はＢＵＦ２３−１からＤＣＭバ
ス５へアドレスとデータを転送し、ＢＵＦ２３−２で取
り込む(ｓｔ１２)。SCUA14−１は書き込みアドレスをチ
ェックし、テストエリア１のときはテストエリア２アド
レスに変換してメモリＡ１３−１にデータを書き込む
（ｓｔ１３）。MPUA11−１はテストエリア１とテストエ
リア２のデータを読み込み、コンペアチェックをする
（ｓｔ１４）。コンペアチェック結果をループバックス
テータス２０にてＢ系に連絡する（ｓｔ１５）。又、MP
UB11−２はＤＣＭバス５が切り離されたことをバス接続
状態１６５にて検出し、MPUA11−１と同じ手順でメモリ
診断を行い、診断結果をＡ系に連絡する（ｓｔ１６〜２
１）。
ス５へアドレスとデータを転送し、ＢＵＦ２３−２で取
り込む(ｓｔ１２)。SCUA14−１は書き込みアドレスをチ
ェックし、テストエリア１のときはテストエリア２アド
レスに変換してメモリＡ１３−１にデータを書き込む
（ｓｔ１３）。MPUA11−１はテストエリア１とテストエ
リア２のデータを読み込み、コンペアチェックをする
（ｓｔ１４）。コンペアチェック結果をループバックス
テータス２０にてＢ系に連絡する（ｓｔ１５）。又、MP
UB11−２はＤＣＭバス５が切り離されたことをバス接続
状態１６５にて検出し、MPUA11−１と同じ手順でメモリ
診断を行い、診断結果をＡ系に連絡する（ｓｔ１６〜２
１）。
【００３０】図８は両系でメモリ診断後、どちらの系で
運転を続行するかを示す。
運転を続行するかを示す。
【００３１】Ａ系が正常でＢ系が異常又はＢ系が正常で
Ａ系で異常であった場合は、正常であった系で運転を行
い、障害系は修理を行う。
Ａ系で異常であった場合は、正常であった系で運転を行
い、障害系は修理を行う。
【００３２】両系とも正常の場合は、インターミッテン
トな障害が発生したものと判断し、ＤＣＭバス５を再接
続し、そのまま実行系であるＡ系で運転を続けて様子を
見る。又、両系で異常を検出した場合は、ＭＯＳ−ＳＷ
等の共通部での故障と判断し、そのまま実行系であるＡ
系でシングル運転を続け、運転を停止できるタイミング
で修理を行う。
トな障害が発生したものと判断し、ＤＣＭバス５を再接
続し、そのまま実行系であるＡ系で運転を続けて様子を
見る。又、両系で異常を検出した場合は、ＭＯＳ−ＳＷ
等の共通部での故障と判断し、そのまま実行系であるＡ
系でシングル運転を続け、運転を停止できるタイミング
で修理を行う。
【００３３】本実施例はメモリ診断により、待機系ＣＰ
Ｕから実行系ＣＰＵのメモリへのパス診断の異常を実行
系であるＡ系での検出例を示したが、当然ながら二重化
メモリ異常の診断はこれが全てではなく、たとえば待機
系であるＢ系がＤＣＭエリアを読み出し、データがソフ
ト的にありえないパターンであることから、二重化メモ
リ異常を検出した場合、この時にはMPUB11−２からＤＣ
Ｍバス接続要求１８−２をオフしてＤＣＭバス５を切り
離し、同様な手順で両系にてメモリ診断を実行する。
Ｕから実行系ＣＰＵのメモリへのパス診断の異常を実行
系であるＡ系での検出例を示したが、当然ながら二重化
メモリ異常の診断はこれが全てではなく、たとえば待機
系であるＢ系がＤＣＭエリアを読み出し、データがソフ
ト的にありえないパターンであることから、二重化メモ
リ異常を検出した場合、この時にはMPUB11−２からＤＣ
Ｍバス接続要求１８−２をオフしてＤＣＭバス５を切り
離し、同様な手順で両系にてメモリ診断を実行する。
【００３４】このようにして、待機系ＣＰＵから実行系
ＣＰＵのメモリへのパスの健全性を保証するとともに、
待機系ＣＰＵのメモリに書き込んだデータの保証に加
え、アドレスについても保証し、より高信頼なコンピュ
ータシステムを実現することができる。又、二重化メモ
リの障害が発生した時には両系の自己診断による障害系
の切り分けを行い、健全で運転を続行して良い系を保証
することができる。
ＣＰＵのメモリへのパスの健全性を保証するとともに、
待機系ＣＰＵのメモリに書き込んだデータの保証に加
え、アドレスについても保証し、より高信頼なコンピュ
ータシステムを実現することができる。又、二重化メモ
リの障害が発生した時には両系の自己診断による障害系
の切り分けを行い、健全で運転を続行して良い系を保証
することができる。
【００３５】
【発明の効果】本発明によれば、ＣＰＵ内のメモリにテ
ストエリアを設け、実行系ＣＰＵにおいてテストエリア
にデータを書き込んだ場合は、実行系ＣＰＵから待機系
ＣＰＵのメモリにデータを書き込んだ後に、再度待機系
ＣＰＵから実行系ＣＰＵのメモリにデータを書き込み比
較することにより、通常動作していない待機系ＣＰＵか
ら実行系ＣＰＵのメモリへのデータ転送における、待機
系のメモリ読み出しから実行系のメモリ書き込みまでの
パスの保証、及びデータの保証に加えアドレスについて
も保証することができ、システムの信頼性を向上でき
る。
ストエリアを設け、実行系ＣＰＵにおいてテストエリア
にデータを書き込んだ場合は、実行系ＣＰＵから待機系
ＣＰＵのメモリにデータを書き込んだ後に、再度待機系
ＣＰＵから実行系ＣＰＵのメモリにデータを書き込み比
較することにより、通常動作していない待機系ＣＰＵか
ら実行系ＣＰＵのメモリへのデータ転送における、待機
系のメモリ読み出しから実行系のメモリ書き込みまでの
パスの保証、及びデータの保証に加えアドレスについて
も保証することができ、システムの信頼性を向上でき
る。
【００３６】又、二重化メモリの障害を検出した時に
は、検出系が転送パスを切り離して転送パスで折り返し
上記診断を行い、他系も転送パスの切り離しを検出して
同様に診断を行うことにより、両系で自己診断を行って
障害系の切り分けを行うことにより、健全で運転を続行
して良い系を保証することができ、システムの信頼性を
向上できる。
は、検出系が転送パスを切り離して転送パスで折り返し
上記診断を行い、他系も転送パスの切り離しを検出して
同様に診断を行うことにより、両系で自己診断を行って
障害系の切り分けを行うことにより、健全で運転を続行
して良い系を保証することができ、システムの信頼性を
向上できる。
【図１】本発明の一実施例によるコンピュータシステム
の構成図。
の構成図。
【図２】図１のＣＰＵの内部構成図。
【図３】図１のメモリの内部構成図。
【図４】本発明のＳＣＵの内部構成図。
【図５】アドレスエリア判定及びアドレス変換判定真理
値表を示す図。
値表を示す図。
【図６】本発明のＣＵＰの動作を示すフローチャート。
【図７】本発明のＣＵＰの動作を示すフローチャート。
【図８】本発明の自己診断後の運転系の判定表を示す
図。
図。
１…ＣＰＵ、２…システムバス、３…ＸＰＵ、４…Ｉ／
Ｏ、５…ＤＣＭバス、１１…ＭＰＵ、１２…ＭＥＭＩ
Ｆ、１３…メモリ、１４…ＳＣＵ、１５…プロセッサバ
ス、１６…ローカルバス、１７…メモリバス、１８，１
６４…バス接続要求、１９，１６５…バス接続状態、２
０，１６６…ループバックステータス、２１…ＲＥＧ、
２２…ＤＥＣ、２３…ＢＵＦ、２４…アドレス変換、２
５…MOS−ＳＷ、２６…ＡＮＤゲート、５１…ＤＣＭア
ドレス、５２…ＤＣＭデータ、１６１…ローカルアドレ
ス、１６２…ローカルデータ、１６３…マスタ、１７１
…メモリアドレス、１７２…メモリデータ。
Ｏ、５…ＤＣＭバス、１１…ＭＰＵ、１２…ＭＥＭＩ
Ｆ、１３…メモリ、１４…ＳＣＵ、１５…プロセッサバ
ス、１６…ローカルバス、１７…メモリバス、１８，１
６４…バス接続要求、１９，１６５…バス接続状態、２
０，１６６…ループバックステータス、２１…ＲＥＧ、
２２…ＤＥＣ、２３…ＢＵＦ、２４…アドレス変換、２
５…MOS−ＳＷ、２６…ＡＮＤゲート、５１…ＤＣＭア
ドレス、５２…ＤＣＭデータ、１６１…ローカルアドレ
ス、１６２…ローカルデータ、１６３…マスタ、１７１
…メモリアドレス、１７２…メモリデータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 猿田 隆弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 渡部 隆一 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内
Claims (8)
- 【請求項１】異なる２系統からなるプロセッサ装置（以
下、ＣＰＵ）及びＩ／Ｏとシステムバスを備え、前記Ｃ
ＰＵ内にはメモリを内蔵し、前記通常運転している実行
系ＣＰＵから前記メモリに書き込まれたデータを、通常
動作していない前記待機系ＣＰＵの前記メモリに書き込
んでメモリの一致化を図り、実行系ＣＰＵがダウンした
時には一致化したメモリで待機系が運転を続行する二重
系運転を行うコンピュータシステムにおいて、 メモリ診断が起動された場合は、前記実行系ＣＰＵから
前記待機系ＣＰＵのメモリにデータを書き込んだ後に、
前記待機系ＣＰＵから前記実行系ＣＰＵのメモリにデー
タを書き込む動作を行いデータ転送パスの健全性を確認
することを特徴とするコンピュータシステムの二重化メ
モリ診断方法。 - 【請求項２】請求項１において、 前記待機系ＣＰＵからのデータを前記実行系ＣＰＵのメ
モリに最初にデータを書き込んだアドレスとは異なるア
ドレスで書き込み、データを比較するためのアドレス変
換手段を設けていることを特徴とするコンピュータシス
テムの二重化メモリ診断方法。 - 【請求項３】請求項１において、 前記メモリにテストエリアを設け、前記実行系ＣＰＵの
メモリに書き込むアドレスがテストエリアに一致してい
れば、メモリ診断を起動するためのテストエリアアドレ
ス判定手段を設けていることを特徴とするコンピュータ
システムの二重化メモリ診断方法。 - 【請求項４】請求項２において、 前記メモリのアドレスを指定するフラグを設け、前記実
行系ＣＰＵのメモリに書き込むアドレスが前記フラグに
一致していれば、メモリ診断を起動するためのアドレス
判定手段を設けていることを特徴とするコンピュータシ
ステムの二重化メモリ診断方法。 - 【請求項５】異なる２系統からなるプロセッサ装置（以
下、ＣＰＵ）及びＩ／Ｏとシステムバスを備え、前記Ｃ
ＰＵ内にはメモリを内蔵し、前記通常運転している実行
系ＣＰＵから前記メモリに書き込まれたデータを、通常
動作していない前記待機系ＣＰＵの前記メモリに書き込
んでメモリの一致化を図り、実行系のＣＰＵがダウンし
た時には一致化したメモリで待機系が運転を続行する、
二重系運転を行うコンピュータシステムにおいて、 メモリ診断が起動された場合は、前記実行系ＣＰＵから
前記待機系ＣＰＵのメモリにデータを書き込み、且つ、
ＣＰＵ内部のレジスタに記憶した後に、通常動作してい
ない前記待機系ＣＰＵから、前記実行系ＣＰＵのレジス
タにデータを書き込み比較するための２つのレジスタを
設けていることを特徴とするコンピュータシステムの二
重化メモリ診断方法。 - 【請求項６】請求項１及び請求項５において、両系間の
メモリデータ転送パス切り離す手段と、切り離された状
態で前記メモリ診断を実行した時には、相手系のメモリ
に書き込むべきデータを前記転送パスで折り返す手段を
有し、二重化メモリ異常を検出した系でのＣＰＵは、前
記切り離し手段により両系間のメモリデータ転送パスを
切り離し、前記メモリ診断の起動を行い、障害系の切り
分けを行うことを特徴とするコンピュータシステムの二
重化メモリ診断方法。 - 【請求項７】請求項６において、両系間のメモリデータ
転送パスが切り離されたことを検出する手段を有し、前
記検出手段により両系間のメモリデータ転送パスが切り
離されたことを検出した系のＣＰＵでは、前記メモリ診
断の起動を行い、障害系の切り分けを行うことを特徴と
するコンピュータシステムの二重化メモリ診断方法。 - 【請求項８】請求項６及び請求項７において、前記メモ
リ診断結果を相手系に連絡する手段を有し、二重化メモ
リ異常を検出した系と両系間のメモリデータ転送パス切
り離しを検出した系との両系の前記メモリ診断結果によ
り、障害系の切り分けを行うことを特徴とするコンピュ
ータシステムの二重化メモリ診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305253A JPH11143783A (ja) | 1997-11-07 | 1997-11-07 | コンピュータシステムの二重化メモリ診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305253A JPH11143783A (ja) | 1997-11-07 | 1997-11-07 | コンピュータシステムの二重化メモリ診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143783A true JPH11143783A (ja) | 1999-05-28 |
Family
ID=17942886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9305253A Pending JPH11143783A (ja) | 1997-11-07 | 1997-11-07 | コンピュータシステムの二重化メモリ診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143783A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288048A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Signal Co Ltd:The | ワンチップマイクロコントローラ及びそのシステム |
| JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
| US9086963B2 (en) | 2012-06-29 | 2015-07-21 | Fujitsu Limited | System and defect position specifying method |
| JP2016212727A (ja) * | 2015-05-12 | 2016-12-15 | 日本電気通信システム株式会社 | 半導体装置およびメモリの検査方法 |
-
1997
- 1997-11-07 JP JP9305253A patent/JPH11143783A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288048A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Signal Co Ltd:The | ワンチップマイクロコントローラ及びそのシステム |
| JP4748871B2 (ja) * | 2001-03-28 | 2011-08-17 | 日本信号株式会社 | ワンチップマイクロコントローラシステム |
| JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
| US9086963B2 (en) | 2012-06-29 | 2015-07-21 | Fujitsu Limited | System and defect position specifying method |
| JP2016212727A (ja) * | 2015-05-12 | 2016-12-15 | 日本電気通信システム株式会社 | 半導体装置およびメモリの検査方法 |
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