JPH11143529A

JPH11143529A - 制御装置

Info

Publication number: JPH11143529A
Application number: JP31067297A
Authority: JP
Inventors: Shingo Mochizuki; 信吾望月; Atsushi Shimizu; 敦清水
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】通信回線異常が発生した場合には、表示装置
に通信回線異常の内容を表示させて、制御機器システム
の障害復旧の時間を短縮させるようにする。【解決手段】ＣＰＵユニット１は、通信異常検知する
と、通信異常を特定するための探索信号を、通信異常が
発生したＣＰＵユニット１と周辺装置３間の回線に出力
し、出力した探索信号に対する応答信号のフォーマット
と、探索信号の出力されたのちこれに対する応答信号を
受信するまでの時間とから通信異常項目を特定し、特定
した通信異常項目を表示装置３に表示させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、センサ，サーボモ
ータ等の周辺装置を制御する制御装置に関する。

【０００２】

【従来の技術】近年、サーボモータ，センサ等の周辺装
置を制御するプログラマブルコントローラ，マイコンボ
ードおよびパソコン等の制御装置は、制御対象となる周
辺装置の点数が著しく増加したことにより、また、周辺
装置が広範囲に配置される必要性があることにより、ホ
ストとしてのＣＰＵユニットと、このＣＰＵユニットか
ら分散して設置された通信機能を有する＃１〜＃ｎのＩ
／Ｏユニットとを備え、ＣＰＵユニットと各＃１〜＃ｎ
のＩ／Ｏユニットとが回線で接続された構成になってい
る。

【０００３】このような構成からなる制御装置は、例え
ば、ＣＰＵユニットとＩ／Ｏユニット間の通信が途絶え
るという通信異常が発生した場合には、図１９に示すよ
うに、ブザー音とともに表示装置が単に“通信異常”で
ある旨の表示を出力するようになっている。

【０００４】なお、Ｉ／Ｏユニットにつながっているサ
ーボモータ，センサ等の周辺装置では、７セグメントの
ＬＥＤ表示でアラームコードを警告表示するようになっ
ている場合もある。

【０００５】

【発明が解決しようとする課題】上述したような制御装
置では、ＣＰＵユニットとＩ／Ｏユニット間の通信異常
が発生した場合に、ブザー音とともに表示装置が単に通
信異常である旨の表示を出力するのみで、通信異常の原
因を特定する通信異常項目を表示しないため、通信異常
の障害復旧に時間を要するという問題点があった。

【０００６】また、ＦＡシステムが実際に稼働中の場合
におけるデバッグやシステム構築時においても、表示装
置に通信異常項目を表示しないため、バグを消していく
処理に多大な時間を要するという問題点があった。

【０００７】そこで、本発明は上述した問題点に鑑み、
通信異常が発生した場合には、表示装置に通信異常項目
を表示させ、制御機器システムの障害復旧の時間を短縮
させる制御装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、ＣＰＵユニットと、この
ＣＰＵユニットに接続された表示装置と、ＣＰＵユニッ
トに接続されセンサ，サーボモータ等の周辺装置のＩ／
Ｏを制御するＩ／Ｏユニットとを備える制御装置におい
て、前記ＣＰＵユニットと前記周辺装置間の通信異常が
検知されると、該通信異常に対する通信異常項目を前記
表示装置に出力させる異常項目表示制御手段を具備する
ようにする。

【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記異常項目表示制御手段が、前記通信異
常を特定するための探索信号を、通信異常が発生した前
記ＣＰＵユニットと周辺ユニット間の回線に出力する探
索信号出力手段と、この探索信号出力手段により該探索
信号が出力されたのち、これに対する応答信号を受信す
るまでの時間を計測する時間計測手段と、前記探索信号
出力手段が出力した該探索信号に対する応答信号のフォ
ーマットと、前記時間計測手段により該探索信号の出力
されたのちこれに対する応答信号を受信するまでの時間
とから、該通信異常項目を特定する通信異常項目特定手
段と、この通信異常項目特定手段により通信異常項目を
特定すると、前記表示装置に特定した通信異常項目を表
示させる指示を出力する表示指示出力手段とを有するよ
うにする。

【００１０】請求項３記載の発明は、請求項２記載の発
明において、前記通信異常項目ごとにその発生頻度を記
憶する通信異常発生頻度記憶手段を有しており、前記異
常項目表示制御手段が、通信異常が発生するとその都
度、または所定間隔ごとに前記通信異常発生頻度記憶手
段に記憶されている該通信異常項目を、発生頻度の大き
い順に並び替える通信異常項目並び替え手段を有するよ
うにする。

【００１１】請求項４の発明は、請求項２記載の発明に
おいて、前記探索信号出力手段が、前記通信異常発生頻
度記憶手段に記憶されている該通信異常項目の発生頻度
の大きい順に、その通信異常項目に対応した該探索信号
を出力するようにする。

【００１２】請求項５記載の発明は、請求項１乃至４記
載の発明において、前記異常項目表示制御手段が、前記
ＣＰＵユニットに有するようにする。

【００１３】請求項６記載の発明は、請求項１乃至４記
載の発明において、前記異常項目表示制御手段が前記Ｃ
ＰＵユニットに有するとともに、前記異常項目表示制御
手段を実行させる異常項目探索プログラムを記憶する外
付けメモリユニットを有しており、前記ＣＰＵユニット
が、前記外付けメモリユニットから前記異常項目探索プ
ログラム取得するようにする。

【００１４】請求項７記載の発明は、請求項１乃至４記
載の発明において、ＣＰＵユニットと、このＣＰＵユニ
ットに接続された表示装置と、ＣＰＵユニットに接続さ
れセンサ，サーボモータ等の周辺装置のＩ／Ｏを制御す
る第１のＩ／Ｏユニットと、この第１のＩ／Ｏユニット
を制御する第２のＩ／Ｏユニットとを備えており、この
第２のＩ／Ｏユニットが前記ＣＰＵユニットと接続して
おり、前記異常項目表示制御手段が、前記ＣＰＵユニッ
トに有するようにする。

【００１５】請求項８記載の発明は、請求項１乃至４記
載の発明において、ＣＰＵユニットと、このＣＰＵユニ
ットに接続された表示装置と、ＣＰＵユニットおよび前
記表示装置に接続されセンサ，サーボモータ等の周辺装
置のＩ／Ｏを制御するＩ／Ｏユニットとを備えており、
前記異常項目表示制御手段が、前記表示装置に有するよ
うにする。

【００１６】請求項９記載の発明は、請求項１乃至４記
載の発明において、前記異常項目表示制御手段が前記表
示装置に有するとともに、前記異常項目表示制御手段を
実行させる異常項目探索プログラムを記憶する外付けメ
モリユニットを有しており、前記表示装置が、前記外付
けメモリユニットから前記異常項目探索プログラム取得
するようにする。

【００１７】本発明では、ＣＰＵユニットと周辺装置間
の通信異常が検知されると、通信異常に対する通信異常
項目を表示装置に出力させため、通信異常の障害復旧に
対する対策が迅速に行うことができる。

【００１８】さらに詳しく説明すると、通信異常を特定
するための探索信号を、通信異常が発生したＣＰＵユニ
ットと周辺装置間の回線に出力し、出力した探索信号に
対する応答信号のフォーマットと、探索信号の出力され
たのちこれに対する応答信号を受信するまでの時間とか
ら通信異常項目を特定し、特定した通信異常項目を表示
装置に表示する。

【００１９】

【発明の実施の形態】以下、本発明に係る制御装置の実
施形態を図面を参照して説明する。

【００２０】＜第１実施形態＞図１は本発明に係る第１
実施形態の制御装置の概略構成を示すブロック図であ
る。

【００２１】この実施形態の制御装置は、サーボモー
タ，センサ等の周辺装置を備えた制御機器システムを制
御するものであって、図１に示すように、この制御機器
システムを統括して制御するホストとしてのＣＰＵユニ
ット１と、このＣＰＵユニット１と接続する＃１〜＃ｎ
のＩ／Ｏユニット２と、ＣＰＵユニット１と接続する表
示装置３とから構成されている。

【００２２】ここで、ＣＰＵユニット１は、図２に示す
ように、後述する演算装置１１，この制御装置を制御す
るシステムプログラムを記憶するとともに、探索プログ
ラムを記憶するシステムＲＯＭ１２，前記＃１〜＃ｎの
Ｉ／Ｏユニット２間と表示装置間のデータ通信のための
通信インターフェース回路１３，回線の切替えを行う切
替え回路１４，表示装置３と回線接続するコネクタ１５
および前記＃１〜＃ｎのＩ／Ｏユニット２間と回線接続
するコネクタ１６から構成されている。

【００２３】演算装置１１は、図３に示すように、＃１
〜＃ｎのＩ／Ｏユニット２間に対してデータを送受信す
る第１通信手段１１１，＃１〜＃ｎのＩ／Ｏユニット２
との通信異常を示す情報を感知する異常状態感知手段１
１２，通信異常をきたしたＣＰＵユニット１と周辺装置
を結ぶ回線に回線異常を探索する探索信号を出力する探
索信号出力手段１１３，探索信号を受けたＩ／Ｏユニッ
ト２からの応答信号が所定のフォーマットに適合するか
否かを判断するフォーマット判断手段１１４，応答信号
の応答時間を計測するタイマ／カウント手段１１５，通
信異常項目に応じた探索信号の送信順および表示装置３
に表示させる通信異常項目の順を決定する送信順／表示
順決定手段１１６，この演算装置１１自体の全体制御を
実行するシステム実行手段１１７，発生頻度順に通信異
常項目を並び替える項目並替え手段１１８，表示装置３
に表示させる画像を形成する表示画像形成手段１１９，
表示装置３に画像を送信する第２通信手段１２０，デバ
ックツールからのシステム設定データをインタフェース
するインタフェース手段１２１，デバックツールに対し
てシステム設定データを送受信する第３通信手段１２２
およびシステムＲＯＭ１２に記憶されている探索プログ
ラムを読み出す探索プログラム読出し手段１２３から構
成されている。

【００２４】＃１〜＃ｎのＩ／Ｏユニット２は、例えば
ＣＰＵユニット１と接続する周辺装置であるサーボモー
タを制御するサーボモータユニット，周辺装置であるセ
ンサからの信号を増幅するアンプユニット等のものがあ
る。

【００２５】表示装置３は、図４に示すように、デジィ
タル（ＤＣ）電圧を取り入れる端子台３１，取り入れら
れた電圧を内部ロジックように使用するＤＣ５Ｖの電圧
に変換するＤＣ／ＤＣコンバータ回路３２，端子台３１
で取り出されたＤＣ電圧からバックライト１４の照射光
の周波数のアナログ電圧に変換するインバータ回路３
３，インバータ回路３３から出力された電圧で表示素子
を照射するバックライト３４，液晶表示する表示素子３
５，後述するグラフィックコントローラ３６，表示装置
自体を制御するシステムプログラムを記憶するシステム
ＲＯＭ３７，ＣＰＵユニット１から送信されてきた画像
データを記憶する画像デーらメモリ３８，ワーク領域と
して使用されるワークメモリ３９，表示素子３５を表示
させる表示素子ドライバー回路４０，タッチスイッチ４
１，表示する画像を記憶する画像メモリ（Ｖ−ＲＡＭ）
４２，漢字辞書である漢字ＲＯＭ４３，タッチスイッチ
とインターフェースするタッチスイッチインターフェー
ス回路４４，表示素子を駆動させる電圧を出力する表示
素子駆動電源回路４５，ＣＰＵユニット１間とのデータ
通信のインターフェースを行うインターフェース回路４
６，ＣＰＵユニット１と回線接続するコネクタ４７およ
びシステムＲＯＭに記憶されているシステムプログラム
に基づいた処理を実行する演算装置４８から構成されて
いる。

【００２６】グラフィック回路３６は、表示画面に画像
を表示させる表示制御手段３６１を有しており、この表
示制御手段３６１には、ＣＰＵユニット１の演算装置１
１から送信されてきた画像データを画像データメモリ３
８に保管させる画像データ保管手段３６２，画像データ
メモリ３８に保管されている画像データを読み出す画像
データ読出し手段３６３，漢字ＲＯＭ４３から文字を読
み出す文字データ読出し手段３６４，および画像データ
メモリ３８から読み出された画像データと、漢字ＲＯＭ
４３から読み出された文字データとから絵柄および文字
等でなるグラフィック画像を表示する描画手段を有して
いる。

【００２７】次に、この制御装置の通信異常の内容を探
索する動作を、図６を参照して説明する。

【００２８】制御装置のＣＰＵユニット１が＃１〜＃ｎ
のＩ／Ｏユニット２を介してセンサ，サーボモータ等の
周辺装置を制御している際には常時、ＣＰＵユニット１
の演算装置１１は、周辺装置間との通信異常が発生した
か否かを検知しており（ステップ１１０）、通信異常を
検知しない場合には（ステップ１１０；Ｎ）、通信異常
を検知するまで検知処理を続行する一方、通信異常を検
知した場合には（ステップ１１０；Ｙ）、ＣＰＵユニッ
ト１内のシステムＲＯＭ１２に記憶されている探索プロ
グラムを読み出す（ステップ１２０）。

【００２９】演算装置１１は、システムＲＯＭ１２に記
憶されている探索プログラムを読み出すと、このプログ
ラムの指示に従い、異常を感知した周辺装置を制御する
Ｉ／Ｏユニット２に対して探索信号を送信する（ステッ
プ１２５）。

【００３０】その後、演算装置１１は、探索信号に送信
したＩ／Ｏユニット２から応答信号があったか否かを判
断し（ステップ１３０）、応答信号があった場合（ステ
ップ１３０；Ｙ）と、応答信号がなかった場合（ステッ
プ１３０；Ｙ）とで、それぞれ以下のような処理を行
う。

【００３１】応答信号があった場合には（ステップ１３
０；Ｙ）、演算装置１１は、その応答信号が所定のフォ
ーマットに適合しているか否かを判断し（ステップ１３
５）、その結果、応答信号がフォーマットに適合してい
ると判断した場合には（ステップ１３５；Ｙ）、通信異
常がデータの送信を要因とするものでないとして、表示
装置３に“可能性なし”と表示させ（ステップ１４
０）、ステップ１６０に処理を移行する一方、応答信号
がフォーマットに適合していないと判断した場合には
（ステップ１３５；Ｎ）、後述するステップ１５０に処
理を移行する。

【００３２】ステップ１３０において、応答信号がなか
った場合には（ステップ１３０；Ｎ）、演算装置１１
は、探索信号を送信したのち、所定時間経過したか否か
を判断し（ステップ１４５）、所定時間経過しない場合
には（ステップ１４５；Ｎ）、所定時間経過するまで待
機し、所定時間経過した場合には（ステップ１４５；
Ｙ）、通信異常がデータの送信を要因とするものである
として、表示装置３に“可能性あり”と表示させる。
（ステップ１５０）。

【００３３】演算装置１１は、表示装置３の表示画面に
“可能性なし”または“可能性あり”と表示すると、他
の通信異常項目を探索する探索信号が残っているか否か
を判断する（ステップ１６０）。

【００３４】演算装置１１は、探索信号が残っていると
判断した場合には（ステップ１６０；Ｙ）場合には、ス
テップ１２５に処理を戻し同様な処理を行う一方、探索
信号が残っていないと判断した場合には（ステップ１６
０；Ｎ）、すべての探索信号に対する探索結果を表示装
置３の表示素子３５に表示させる。

【００３５】その後、演算装置１１は、以後、通信異常
項目の頻度に合わせて探索信号を送信するため、通信異
常項目を発生頻度順に並び替える後述する発生頻度並替
え処理を行い（ステップ１７０）、処理を終了する。

【００３６】ステップ１７０の発生頻度並替え処理を、
図７を参照して説明する。

【００３７】演算装置１１は、前回の各通信異常項目の
発生頻度（Ｘ0 ）に、探索結果により得られた発生数α
を加算し、新たに発生頻度（Ｘ1 ＝Ｘ0 ＋α）を算出し
（ステップ１７１）、その後、発生頻度（Ｘ1 ）が大き
い順に探索項目を並び替える（ステップ１７２）。

【００３８】続いて、演算装置１１は、通信異常項目の
発生頻度（Ｘ1 ）の順に変動があったか否かを判断し
（ステップ１７３）、通信異常項目の発生頻度（Ｘ1 ）
の順に変動があったと判断した場合には（ステップ１７
３；Ｙ）、発生頻度（Ｘ1 ）が大きいほど、先に出力す
るように通信異常項目を並べ替える発生頻度並替え処理
を終了する一方、通信異常項目の発生頻度（Ｘ1 ）の順
に変動がなかったと判断した場合には（ステップ１７
３；Ｎ）、探索信号を並べ替えることなく発生頻度並替
え処理を終了する。

【００３９】上述のような処理を実行することにより、
表示装置３により、表示される画面は、以下の通りであ
る。

【００４０】つまり、ステップ１１０において、演算装
置１１が通信異常を検知したときには、図８（ａ）に示
すように、“ホスト異常”“原因探索中”と表示され
る。ただし、“原因探索中”は点滅表示する。なお、ブ
ザー音は有っても無くてもよい。

【００４１】次に、演算装置１１が通信異常の内容を特
定するため、通信異常項目ごとの探索信号を送信する
と、通信異常項目ごとに、図８（ｂ）に示すように、
“ホスト異常”“原因探索中”“要因Ａの可能性あり”
“要因Ｂの可能性はない”等と表示される。

【００４２】続いて、演算装置１１がステップ１７０に
おいて発生頻度ごとに通信異常項目を並び替えると、図
８（ｃ）に示すように、すでに表示されている通信異常
項目の要因のうち、“可能性あり”のものを画面の上側
に一括して表示され、“可能性はない”ものを画面の下
側に一括して表示される。

【００４３】この実施形態の制御装置では、ＣＰＵユニ
ット１の演算装置１１は、通信異常を特定するための探
索信号を、通信異常が発生したＣＰＵユニット１と周辺
装置間の回線に出力し、出力した探索信号に対する応答
信号のフォーマットと、探索信号の出力されたのちこれ
に対する応答信号を受信するまでの時間とから通信異常
項目を特定し、特定した通信異常項目を表示装置３に表
示する。

【００４４】このため、通信異常が発生した場合でも、
表示された通信異常項目により通信異常内容が容易に判
断でき、障害復旧に要する時間を短縮することができ
る。

【００４５】特に、例えばＦＡシステムを実際に稼働さ
せる場合に行うデバッグ等を行う必要があるが、その
際、通信異常があっても迅速に回線が復旧するため、デ
バック処理も迅速に行うことができ、システムの立ちあ
げがスムーズにいくことができる。

【００４６】＜第２実施形態＞図９は本発明に係る第２
実施形態の制御装置の概略構成を示すブロック図であ
る。

【００４７】この実施形態の制御装置は、図９に示すよ
うに、第１実施形態の制御装置と同様、制御機器システ
ムを統括して制御するホストとしてのＣＰＵユニット１
と、このＣＰＵユニット１と接続する＃１〜＃ｎのＩ／
Ｏユニット２と、ＣＰＵユニット１と接続する表示装置
３とから構成されているものであるが、異なる構成とし
て、ＣＰＵユニット１中のシステムＲＯＭ１２には、第
１実施形態のもののシステムＲＯＭ１２のように前記探
索プログラムが記憶されておらず、この探索プログラム
を後述する外付けメモリユニット５に持たせ、必要に応
じて、外付けメモリユニット５中のＲＯＭから探索プロ
グラムを読み出すような構成になっている。

【００４８】従って、この実施形態のＣＰＵユニット１
は、第１実施形態のＣＰＵユニット１に比べ、図１０に
示すように、外付けメモリユニット５と接続するための
コネクタ１７がさらに追加された構成になっている。

【００４９】しかも、ＣＰＵユニット１を構成する演算
装置１１は、第１実施形態のものの演算装置に比べ、図
１１に示すように、さらに外付けメモリユニット５から
探索プログラムを受信する第４通信手段１２４が追加さ
れた構成になっている。

【００５０】外付けメモリユニット５は、図１２に示す
ように、ＣＰＵユニット１のコネクタ１７と接続するコ
ネクタ５１，および探索プログラムを記憶するＲＯＭ５
２から構成されており、筐体で覆われたユニット形とし
て使い勝手を良くしてあるものである。

【００５１】なお、この実施形態の制御装置は、上述し
たように、探索プログラムがＣＰＵユニット１内のシス
テムＲＯＭ１２になくて、外付けメモリユニット５中の
ＲＯＭ５２にあり、必要に応じて、外付けメモリユニッ
ト５中のＲＯＭ５２から読み出すようになっているのみ
であるため、これ以外の構成部分についての詳細説明
と、その動作につての説明を省略する。

【００５２】この実施形態の制御装置では、探索プログ
ラムが外付けメモリユニット５のＲＯＭ５２に記憶させ
てあるため、この分のシステムＲＯＭ１２内のメモリ容
量があき、システムプログラム専用に使用することがで
きる。

【００５３】＜第３実施形態＞図１３は本発明に係る第
３実施形態の制御装置の概略構成図である。

【００５４】この実施形態の制御装置は、図１３に示す
ように、第１実施形態の制御装置と同様、制御機器シス
テムを統括して制御するホストとしてのＣＰＵユニット
１と、このＣＰＵユニット１と接続された＃１〜＃ｎの
Ｉ／Ｏユニット２と、ＣＰＵユニット１と接続する表示
装置３とから構成されているものであるが、＃１〜＃ｎ
のＩ／Ｏユニット２の制御のもと、さらに周辺装置のＩ
／Ｏ情報を制御するとともに、通信異常を知らせる回線
７がＣＰＵユニット１に接続する複数のＩ／Ｏユニット
２０ａを備えたような構成になっている。

【００５５】ここで、Ｉ／Ｏユニット２とＩ／Ｏユニッ
ト２０ａは、図１４に示すように、両端がコネクタ６１
を有するケーブル６２で接続されている。

【００５６】なお、この実施形態の制御装置は、上述し
たように、＃１〜＃ｎのＩ／Ｏユニット２と、これらＩ
／Ｏユニット２の制御下にあるＩ／Ｏユニット２０ａを
有しており、Ｉ／Ｏユニット２０ａが通信異常をＣＰＵ
ユニット１に出力するようになっている以外、第１実施
形態の制御装置と同様であるので、これ以外の構成部分
についての詳細説明と、その動作につての説明を省略す
る。

【００５７】＜第４実施形態＞図１５は本発明に係る第
４実施形態の制御装置の概略構成を示すブロック図で
る。

【００５８】この実施形態の制御装置は、図１５に示す
ように、第１実施形態の制御装置と同様、制御機器シス
テムを統括して制御するホストとしてのＣＰＵユニット
１と、このＣＰＵユニット１と接続する＃１〜＃ｎのＩ
／Ｏユニット２と、ＣＰＵユニット１と接続する表示装
置３とから構成されているものであるが、異なるところ
として、＃１〜＃ｎの各Ｉ／Ｏユニット２と表示装置３
間に回線８で接続され、通信異常を各Ｉ／Ｏユニット２
から表示装置３に出力するような構成になっている。

【００５９】しかも、この実施形態の制御装置は、ＣＰ
Ｕユニット１のシステムＲＯＭ１２には、探索プログラ
ムを記憶しておらず、この探索プログラムが表示装置３
側にあるように構成されている。

【００６０】従って、この実施形態の制御装置の表示装
置３は、第１実施形態の表示装置３とは異なり、システ
ムＲＯＭ３７に探索プログラムを記憶しており、図１６
に示すように、＃１〜＃ｎのＩ／Ｏユニット２と接続す
るコネクタ４９と、ＣＰＵユニット１とＩ／Ｏユニット
２との回線を切り替える切替え回路５０とをさらに追加
した構成になっている。

【００６１】なお、この実施形態の制御装置は、上述し
たように、通信異常を各Ｉ／Ｏユニット２から表示装置
３に出力するような構成以外では、第１実施形態の制御
装置と同様であるので、これ以外の構成部分についての
詳細説明と、その動作につての説明を省略する。

【００６２】＜第５実施形態＞図１７は本発明に係る第
５実施形態の制御装置の概略構成を示すブロック図であ
る。

【００６３】この実施形態の制御装置は、図１７に示す
ように、第４実施形態の制御装置の表示装置に、第２実
施形態の制御装置に示した外付けメモリユニットと同
様、探索プログラムを記憶する外付けメモリユニット５
を備えた構成になっている。

【００６４】従って、この実施形態の表示装置は、第４
実施形態の制御装置の表示装置の構成に、図１８に示す
ように、外付けメモリユニット５と接続するコネクタ５
０がさらに追加した構成になっている。

【００６５】なお、この実施形態の制御装置は、上述し
たように、第４実施形態の制御装置の表示装置に、第２
実施形態の制御装置に示した外付けメモリユニットと同
様、探索プログラムを記憶する外付けメモリユニット５
を備えた構成になっているので、これ以外の構成部分に
ついての詳細説明と、その動作につての説明を省略す
る。

【００６６】

【発明の効果】以上本発明によれば、ＣＰＵユニットと
周辺装置間の通信異常が検知されると、通信異常に対す
る通信異常項目を表示装置に出力させるようにしたこと
により、通信異常の障害復旧に対する対策が迅速に行う
ことができ、制御機器システムの障害復旧の時間を短縮
させることができる。

【００６７】特に、例えばＦＡシステムを実際に稼働さ
せる場合に行うデバッグ等を行う必要があるが、その
際、通信異常があっても迅速に回線が復旧するため、デ
バック処理も迅速に行うことができ、システムの立ちあ
げがスムーズにいくことができる。

【図面の簡単な説明】

【図１】本発明に係る第１実施形態の制御装置の概略構
成を示すブロック図。

【図２】図１中のＣＰＵユニットの構成を示すブロック
図。

【図３】図２中の演算装置の構成を示すブロック図。

【図４】図１中の表示装置の構成を示すブロック図。

【図５】図４中のグラフィックコントローラの構成を示
すブロック図。

【図６】第１実施形態の制御装置の動作を示すフローチ
ャート。

【図７】図６中のステップ１７０のサブルーチン処理を
示すフローチャート

【図８】図１中の表示装置が表示する表示画面の内容を
説明する説明図。

【図９】本発明に係る第２実施形態の制御装置の概略構
成を示すブロック図。

【図１０】図９中のＣＰＵユニットの構成を示すブロッ
ク図。

【図１１】図１０中の演算装置の構成を示すブロック
図。

【図１２】図９中の外付けメモリユニットの構成を示す
ブロック図。

【図１３】本発明に係る第３実施形態の制御装置の概略
構成を示すブロック図。

【図１４】図１３中の上位のＩ／Ｏユニットと下位のＩ
／Ｏユニット間の接続態様を説明する説明図。

【図１５】本発明に係る第４実施形態の制御装置の概略
構成を示すブロック図。

【図１６】図１５中の表示装置の構成を示すブロック
図。

【図１７】本発明に係る第５実施形態の制御装置の概略
構成を示すブロック図。

【図１８】図１７中の表示装置の構成を示すブロック
図。

【図１９】表示装置に表示される従来の表示画像を示し
た図。

【符号の説明】

１ＣＰＵユニット１１演算装置１２システムＲＯＭ１３通信インターフェース１４切替え回路１５，１６コネクタ２，２ａ，２ｂＩ／Ｏユニット３表示装置３１端子台３２ＤＣ／ＤＣ回路３３インバータ回路３４バックライト３５表示素子３６グラフィックコントローラ３７システムＲＯＭ３８画像データメモリ３９ワークメモリ４０表示素子ドライバー回路４１タッチパネル４２画像メモリ（Ｖ−ＲＡＭ）４３漢字ＲＯＭ４４タッチスイッチインターフェース４５表示素子駆動電源回路４６通信インターフェース回路４７コネクタ４８演算装置５外付けメモリユニット５１コネクタ５２探索プログラムＲＯＭ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵユニットと、このＣＰＵユニット
に接続された表示装置と、ＣＰＵユニットに接続された
センサ，サーボモータ等の周辺装置のＩ／Ｏを制御する
Ｉ／Ｏユニットとを備える制御装置において、前記ＣＰＵユニットと前記周辺装置間の通信異常が検知
されると、該通信異常に対する通信異常項目を前記表示
装置に出力させる異常項目表示制御手段を具備すること
を特徴とする制御装置。
【請求項２】前記異常項目表示制御手段は、前記通信異常を特定するための探索信号を、通信異常が
発生した前記ＣＰＵユニットと周辺ユニット間の回線に
出力する探索信号出力手段と、この探索信号出力手段により該探索信号が出力されたの
ち、これに対する応答信号を受信するまでの時間を計測
する時間計測手段と、前記探索信号出力手段が出力した該探索信号に対する応
答信号のフォーマットと、前記時間計測手段により該探
索信号の出力されたのちこれに対する応答信号を受信す
るまでの時間とから、該通信異常項目を特定する通信異
常項目特定手段と、この通信異常項目特定手段により通信異常項目を特定す
ると、前記表示装置に特定した通信異常項目を表示させ
る指示を出力する表示指示出力手段と、を有することを特徴とする請求項１記載の制御装置。
【請求項３】前記通信異常項目ごとにその発生頻度を
記憶する通信異常発生頻度記憶手段を有しており、前記異常項目表示制御手段は、通信異常が発生するとその都度、または所定間隔ごとに
前記通信異常発生頻度記憶手段に記憶されている該通信
異常項目を、発生頻度の大きい順に並び替える通信異常
項目並び替え手段を有することを特徴とする請求項２記
載の制御装置。
【請求項４】前記探索信号出力手段は、前記通信異常発生頻度記憶手段に記憶されている該通信
異常項目の発生頻度の大きい順に、その通信異常項目に
対応した該探索信号を出力することを特徴とする請求項
２記載の制御装置。
【請求項５】前記異常項目表示制御手段は、前記ＣＰ
Ｕユニットに有するこを特徴とする請求項１乃至４記載
の制御装置。
【請求項６】前記異常項目表示制御手段が前記ＣＰＵ
ユニットに有するとともに、前記異常項目表示制御手段
を実行させる異常項目探索プログラムを記憶する外付け
メモリユニットを有しており、前記ＣＰＵユニットは、前記外付けメモリユニットから前記異常項目探索プログ
ラム取得することを特徴とする請求項１乃至４記載の制
御装置。
【請求項７】ＣＰＵユニットと、このＣＰＵユニット
に接続された表示装置と、ＣＰＵユニットに接続された
センサ，サーボモータ等の周辺装置のＩ／Ｏを制御する
第１のＩ／Ｏユニットと、この第１のＩ／Ｏユニットを
制御する第２のＩ／Ｏユニットとを備えており、この第
２のＩ／Ｏユニットが前記ＣＰＵユニットと接続してお
り、前記異常項目表示制御手段は、前記ＣＰＵユニットに有するこを特徴とする請求項１乃
至４記載の制御装置。
【請求項８】ＣＰＵユニットと、このＣＰＵユニット
に接続された表示装置と、ＣＰＵユニットおよび前記表
示装置に接続されたセンサ，サーボモータ等の周辺装置
のＩ／Ｏを制御するＩ／Ｏユニットとを備えており、前記異常項目表示制御手段が、前記表示装置に有するこ
とを特徴とする請求項１乃至４記載の制御装置。
【請求項９】前記異常項目表示制御手段が前記表示装
置に有するとともに、前記異常項目表示制御手段を実行
させる異常項目探索プログラムを記憶する外付けメモリ
ユニットを有しており、前記表示装置は、前記外付けメモリユニットから前記異常項目探索プログ
ラム取得することを特徴とする請求項１乃至４記載の制
御装置。